CN100511642C - 半导体芯片的制造方法和半导体芯片 - Google Patents

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Abstract

用于在具有第一表面和第二表面的半导体晶片的第二表面上执行等离子体刻蚀的制造方法中，在任意时间在半导体晶片上执行各向同性刻蚀。在所述第一表面中，将绝缘膜放置在划分区中。第二表面与第一表面相对，并且在所述第二表面上放置了用于限定划分区的掩模，从而通过去除与划分区相对应的部分、并且随后继续在以由于等离子体中的离子导致的电荷对绝缘膜的已暴露表面进行充电的状态下执行等离子体刻蚀来从刻蚀底部部分上暴露出绝缘膜，从而去除了器件形成区中与绝缘膜接触的角落部分。

Description

半导体芯片的制造方法和半导体芯片
技术领域
本发明涉及一种半导体芯片制造方法，用于形成在多个器件形成区中排列的半导体器件，通过在半导体晶片的第一表面上划分区域并且沿划分区域单独地分离半导体晶片的器件形成区来限定所述多个器件形成区，从而制造包括个体化半导体器件的半导体芯片，本发明还涉及一种半导体芯片。
背景技术
通常，作为通过这种半导体芯片的制造方法将半导体芯片划分为单个半导体芯片的方法，已经公知了各种方法。例如，用于通过称为切片刀片的旋转刀片机械地切割晶片来划分半导体晶片的方法。
然而，近年来本发明晶片已经越来越薄，并且易受外力的半导体晶片受到上述机械切片时，通常是剪切时损坏半导体晶片的情况。这导致不能避免处理产量减小的问题。例如作为这种损坏，由于锐利地剪切形状导致半导体芯片的角落部分(边缘)变得有缺口的碎屑的出现。
近年来，使用等离子蚀刻的等离子体切片(plasma dicing)已经代替上述传统机械切片吸引了大家的注意(例如，参考日本未审专利公开No.2004-172365A)。这里参考图27A至27C和图28A和图28B所示的示意性示范图描述通过传统等离子体切片将半导体晶片划分为单个半导体芯片的方法。
首先，如图27A所示，使半导体晶片501进入这样的状态：通过在通过半导体晶片的电路形成面501a上划分区域R2限定的各个器件形成区R1中形成半导体器件502。每一个半导体器件502包括诸如MOS(金属-氧化物-半导体)结构晶体管之类的器件，所述MOS结构晶体管由半导体晶片501(半导体)在电路形成面501a上直接形成的氧化硅551(氧化物)和在氧化硅551上形成的金属膜(金属)构成。另外，半导体器件502还包括连接端子552(也称为接合焊盘)，用于将器件与外部电子装置电连接。此外，将表面保护膜553形成于半导体器件502的表面上，使得包括半导体器件502的表面。将连接端子552暴露在外，没有用表面保护膜553覆盖。在与电路形成面501a的划分区R2相对应的部分中既不形成氧化硅551也不形成表面保护膜553。
接下来，如图27B所示，经由粘附剂将保护片504可剥离粘附地粘到电路形成面501a，使得半导体晶片501的电路形成面501a不会受到损坏。随后，将掩模(掩模图案)505放置到待处理表面501b(即处理目标面)或与电路形成面501a相对的表面上，使得对与划分区R2相对应的部分进行暴露。
接下来，通过在其上这样形成掩模505的半导体晶片501上执行等离子体刻蚀，对表面501b上没有覆盖掩模505的暴露表面进行刻蚀，去除了与划分区R2相对应的部分。通过如图27C所示的该工艺，单独地分离了器件形成区，形成了包括半导体器件502的半导体芯片510的单片。因此，将半导体晶片501划分为沿划分区R2包括各个半导体器件502的半导体芯片510的单片。
随后，如图28A所示，例如通过执行灰化(ashing)工艺去除了仍然保持在已分离半导体芯片510的待处理表面501b上的掩模505。随后如图28B所示，将粘附带(切片带)506粘贴到半导体晶片501的待处理表面501b上，并且对已经保护了半导体晶片501的电路形成面501a的保护片504进行剥离。结果，将半导体芯片510排列在粘附带506上处于将半导体芯片分离为单片的状态。
通过使用上述传统等离子体切片划分半导体晶片501，与前述机械切片相比，可以减小对于所制造的半导体芯片510的损坏。
发明内容
然而，即使通过上述传统等离子体切片划分为单片的半导体芯片510也具有通过如图27C、28A和28B所示的分离形成的锐利角落部分554(边缘)。存在以下问题：当如上所述在半导体芯片上形成锐利角落部分554时，不能避免碎屑(chipping)的产生。
具体地，上述传统等离子体切片具有以下特征：等离子体中的离子当越靠近底部部分时越难以到达刻蚀底部。因此有时存在这样的情况：例如在图29中所示的已刻蚀划分区R2的部分放大示意图中所示，在已分离的半导体芯片510的底部末端形成凸出形状的角落部分554。在这种情况下存在以下问题：角落部分554变得更加易于切碎，并且减小了半导体芯片的横向破裂强度。
另外，在如图29所示的半导体芯片510中，结果不但在电路形成面501a上形成锐利的角落部分554，而且在待处理的表面501b上形成锐利的角落部分555，这导致以下问题：半导体芯片510的横向破裂强度减小变得更加显著。
本发明的目的是解决上述问题，并且提出了一种半导体芯片的制造方法，用于通过划分半导体晶片形成个体化的半导体芯片，以便在不损坏半导体芯片的情况下使半导体芯片具有高的横向破裂强度，本发明还提出了一种具有这种高横向破裂强度的半导体芯片。
为了实现所述目的，本发明组成如下。
根据本发明的第一方面，存在一种半导体芯片的制造方法，包括：
在具有第一表面和第二表面的半导体晶片的第二表面上执行等离子体刻蚀，在所述第一表面上形成在通过划分区限定的多个器件形成区中放置的半导体器件和在划分区中放置的绝缘膜，并且将保护片粘贴到所述第一表面上，以及在所述第二表面上放置了用于限定划分区的掩模，所述第二表面与所述第一表面相对，从而去除了与划分区相对应的部分，并且将绝缘膜从刻蚀底部部分中暴露出来；
通过在以由于等离子体中的离子导致的电荷对绝缘膜的已暴露表面充电的状态下执行等离子体刻蚀，去除器件形成区中与绝缘膜接触的第一表面一侧上的角落部分；以及
随后，去除已暴露的绝缘膜，使得将器件形成区分离为单独的半导体芯片，从而制造了每一个均包括个体化半导体器件的半导体芯片，
其中，利用在暴露绝缘膜、去除第一表面一侧上的角落部分、或者去除绝缘膜之前或之后的任意时间放置的掩模，从半导体晶片或单独的半导体芯片上的第二表面另外执行各向同性等离子体刻蚀。
根据本发明的第二方面，提出了一种如第一方面所限定的半导体芯片的制造方法，其中通过执行各向同性等离子体刻蚀，在半导体晶片的器件形成区或半导体芯片中去除与在第二表面一侧上放置的掩模相接触的角落部分。
根据本发明的第三方面，提出了一种如在第一方面中限定的半导体芯片的制造方法，其中：
通过在半导体晶片上执行各向异性等离子体刻蚀来执行绝缘膜的暴露；
通过连续地执行各向异性刻蚀去除角落部分；
通过从各向异性刻蚀切换到各向同性刻蚀，通过执行各向同性刻蚀去除与掩模相接触的角落部分；以及
然后去除绝缘体。
根据本发明的第四方面，提出了一种如在第三方面中限定的半导体芯片的制造方法，其中：
通过在用于各向异性刻蚀的等离子体条件和用于各向同性刻蚀的等离子体条件之间切换来执行各向异性刻蚀和各向同性刻蚀间的切换，通过将包括等离子体发生气体的压力、气体成分、高频输出或放电频率在内的一个参数或多个参数进行组合来确定所述用于各向异性刻蚀的等离子体条件和所述用于各向同性刻蚀的等离子体条件。
根据本发明的第五方面，提出了一种如在第一方面中限定的半导体芯片的制造方法，其中，在从第二表面进行的等离子体刻蚀中，将在半导体晶片的第一表面上由氧化硅(SiO2)构成的绝缘膜从刻蚀底部部分中暴露出来。
根据本发明的第六方面，提出了一种如在第一方面中限定的半导体芯片的制造方法，其中，在从第二表面进行的等离子体刻蚀中，将由聚酰亚胺(PI)构成的表面保护膜作为绝缘膜从刻蚀底部部分中暴露出来，所述表面保护膜用于保护在半导体晶片的第一表面上形成的半导体器件的表面。
根据本方面的第七方面，提出了一种如在第一方面中限定的半导体芯片的制造方法，其中，在去除绝缘膜之后，通过在半导体晶片的第二表面上执行灰化来去除所述掩模。
根据本发明的第八方面，提出了一种在第一至第七方面的任一方面中限定的半导体芯片的制造方法，其中，从其上放置了掩模的半导体晶片的第二表面执行等离子体刻蚀，所述掩模具有在与每一个器件形成区的角落部分相对应的部分中形成的粗略弯曲的凸起部分，每一个器件形成区具有粗略的矩形区域。
根据本发明的第九方面，提出了一种半导体芯片的制造方法，包括：
在具有第一表面和第二表面的半导体晶片的第二表面上执行等离子体刻蚀，在所述第一表面上形成在通过划分区限定的多个器件形成区中放置的半导体器件和在划分区中放置的绝缘膜，并且将保护片粘贴到所述第一表面上，以及在所述第二表面上放置了用于限定划分区的掩模，所述第二表面与所述第一表面相对，从而去除了与划分区相对应的部分，并且将绝缘膜从刻蚀底部部分中暴露出来；
通过在以由于等离子体中的离子导致的电荷对绝缘膜的已暴露表面充电的状态下执行等离子体刻蚀，在去除器件形成区中与绝缘膜接触的第一表面一侧上的角落部分的同时，去除已暴露的绝缘膜，从而将器件形成区分离为单独的半导体芯片，并且因此制造了每一个均包括个体化半导体器件的半导体芯片，
其中，利用在暴露绝缘膜、去除第一表面一侧上的角落部分、或者去除绝缘膜之前或之后的任意时间放置的掩模，从半导体晶片或单独的半导体芯片上的第二表面另外执行各向同性等离子体刻蚀。
根据本发明的第十方面，提出了一种如第九方面所限定的半导体芯片的制造方法，其中通过执行各向同性等离子体刻蚀，在半导体晶片的器件形成区或半导体芯片中去除与在第二表面一侧上放置的掩模相接触的角落部分。
根据本发明的第十一方面，提出了一种如在第九方面中限定的半导体芯片的制造方法，其中：
通过在半导体晶片上执行各向异性等离子体刻蚀来执行绝缘膜的暴露；
通过连续地执行各向异性刻蚀去除角落部分；以及
然后通过从各向异性刻蚀切换到各向同性刻蚀，通过执行各向同性刻蚀去除与掩模相接触的角落部分。
根据本发明的第十二方面，提出了一种如在第十一方面中限定的半导体芯片的制造方法，其中：
通过在用于各向异性刻蚀的等离子体条件和用于各向同性刻蚀的等离子体条件之间切换来执行各向异性刻蚀和各向同性刻蚀间的切换，通过将包括等离子体发生气体的压力、气体成分、高频输出或放电频率在内的一个参数或多个参数进行组合来确定所述用于各向异性刻蚀的等离子体条件和所述用于各向同性刻蚀的等离子体条件。
根据本发明的第十三方面，提出了一种如在第九方面中限定的半导体芯片的制造方法，其中，在从第二表面进行的等离子体刻蚀中，将在半导体晶片的第一表面上由氮化硅(Si3N4)构成的表面保护膜作为绝缘膜从刻蚀底部部分中暴露出来，所述表面保护膜用于保护在半导体晶片的第一表面上形成的半导体器件的表面。
根据本发明的第十四方面，提出了一种如在第九方面中限定的半导体芯片的制造方法，其中，在通过执行各向同性刻蚀去除与掩模相接触的角落部分之后，通过在半导体晶片的第二表面上执行灰化来去除所述掩模。
根据本发明的第十五方面，提出了一种在第九至第十四方面的任一方面中限定的半导体芯片的制造方法，其中，从其上放置了掩模的半导体晶片的第二表面执行等离子体刻蚀，所述掩模具有在与每一个器件形成区的角落部分相对应的部分中形成的粗略弯曲的凸起部分，每一个器件形成区具有粗略的矩形区域。
根据本发明的第十六方面，提出了一种半导体芯片的制造方法，包括：
在具有第一表面和第二表面的半导体晶片的第二表面上执行等离子体刻蚀，在所述第一表面上形成在通过划分区限定的多个器件形成区中放置的半导体器件，并且将具有绝缘性质的保护片粘贴到所述第一表面上，以及在所述第二表面上放置了用于限定划分区的掩模，所述第二表面与所述第一表面相对，从而去除了与划分区相对应的部分，并且将绝缘保护片从刻蚀底部部分中暴露出来，然后将器件形成区分离为单独的半导体芯片；
通过在以由于等离子体中的离子导致的电荷对绝缘膜的已暴露表面充电的状态下执行等离子体刻蚀，去除每一个半导体芯片处与绝缘保护片接触的第一表面一侧上的角落部分，从而因此制造了包括个体化半导体器件的半导体芯片；
其中，利用在暴露绝缘保护片、或者去除第一表面一侧上的角落部分之前或之后的任意时间放置的掩模，从半导体晶片或单独的半导体芯片上的第二表面另外执行各向同性等离子体刻蚀。
根据本发明的第十七方面，提出了一种如第十六方面所限定的半导体芯片的制造方法，其中通过执行各向同性等离子体刻蚀，在半导体晶片的器件形成区或半导体芯片中去除与在第二表面一侧上放置的掩模相接触的角落部分。
根据本发明的第十八方面，提出了一种如在第十六方面中限定的半导体芯片的制造方法，其中：
通过在半导体晶片上执行各向异性等离子体刻蚀来执行保护片的暴露；
通过连续地执行各向异性刻蚀来实现角落部分去除处理；
然后通过从各向异性刻蚀切换到各向同性刻蚀，通过执行各向同性刻蚀去除与掩模相接触的角落部分。
根据本发明的第十九方面，提出了一种如在第十八方面中限定的半导体芯片的制造方法，其中：
通过在用于各向异性刻蚀的等离子体条件和用于各向同性刻蚀的等离子体条件之间切换来执行各向异性刻蚀和各向同性刻蚀间的切换，通过将包括等离子体发生气体的压力、气体成分、高频输出或放电频率在内的一个参数或多个参数进行组合来确定所述用于各向异性刻蚀的等离子体条件和所述用于各向同性刻蚀的等离子体条件。
根据本发明的第二十方面，提出了一种如在第十六方面中限定的半导体芯片的制造方法，其中，在通过执行各向同性刻蚀来去除与掩模接触的角落部分之后，通过从半导体晶片的第一表面剥离来去除绝缘保护片。
根据本发明的第二十一方面，提出了一种在第十六至第二十方面的任一方面中限定的半导体芯片的制造方法，其中，从其上放置了掩模的半导体晶片的第二表面执行等离子体刻蚀，所述掩模具有在与每一个器件形成区的角落部分相对应的部分中形成的粗略弯曲的凸起部分，每一个器件形成区具有粗略的矩形区域。
根据本发明，通过采用其上在与第一表面的划分区相对应的部分中放置了绝缘膜的半导体晶片作为半导体晶片，并且通过在第二表面上执行等离子体刻蚀工艺来去除所形成的半导体芯片的角落部分，可以实现能够在已去除的角落部分处形成R部分(倒角部分或弯曲的凸起表面部分)、并且改善横向破裂强度的半导体芯片的制造方法。
具体地，通过在半导体晶片上执行等离子体刻蚀来去除与划分区相对应的部分，将绝缘膜从刻蚀底部部分暴露出来。随后，通过继续所述等离子体刻蚀工艺，可以使已暴露的绝缘膜充满由于等离子体中的离子导致的正电荷。通过上述电荷弯曲所施加离子的轨迹，可以去除与绝缘膜接触的半导体芯片的锐利角落部分或山脊线。
通过去除半导体芯片的锐利角落部分，可以制造半导体芯片，所述半导体芯片可以抑制在所制造的半导体芯片中碎屑的产生，并且改善了横向破裂强度。
另外，通过在绝缘体暴露工艺、角落部分去除工艺或绝缘体去除工艺之前或之后的任意时间放置掩模的状态下，在半导体晶片或单独的半导体芯片上执行各向同性等离子体刻蚀，可以沿半导体晶片的表面方向(即划分区的宽度方向)执行刻蚀。通过这样执行各向同性刻蚀，在每一个器件形成区中去除了与在第二表面一侧上放置的掩模相接触的角落部分，并且可以改善所形成的半导体芯片的结构强度。
因此，可以从所形成的半导体芯片上去除全部山脊线，并且可以在与山脊线相对应的位置中形成弯曲的凸起表面部分。此外，上述弯曲的凸起表面部分不但可以通过切割、摩擦等机械处理来形成，而且可以通过等离子体刻蚀处理来形成，并且因此这使得能够防止残余应力和损坏层的出现。因此，可以提供一种改善了其结构强度并且改善了其横向破裂强度的半导体芯片。
此外，当暴露的绝缘膜由氧化硅或聚酰亚胺形成时，例如，可以通过改变气体种类来执行等离子体刻蚀来对绝缘膜进行肯定地刻蚀，并且可以可靠地实现去除。
此外，当暴露的绝缘膜由氮化硅形成时，可以在用于角落部分去除所执行的刻蚀的同时对暴露的绝缘膜进行刻蚀。
此外，通过采用绝缘保护片作为粘附性地放置以保护半导体晶片的第一表面的保护片，去除与划分区相对应的部分用于暴露绝缘保护片，并且在暴露的绝缘保护片充电的状态下随后继续等离子体刻蚀，可以改善半导体芯片的角落部分，意味着可以获得与前述效果类似的效果。
附图说明
参考附图，根据接合本发明优选实施例的以下描述，本发明的这些和其他方面和特征将是清楚的，其中：
图1是示出了根据本发明第一实施例的等离子体处理设备结构的示意性结构图；
图2是图1的等离子体处理设备的下电极的部分放大剖面图；
图3A和图3B是图1的等离子体处理设备的示意性结构图，其中：
图3A是示出了驱动功率单元静电吸引用负电荷对下电极的表面充电的状态的示意性结构图；以及
图3B是示出了通过驱动高频功率单元在处理腔室中产生等离子体的状态的示意性结构图；
图4是示出了图1的等离子体发生设备的控制系统的结构的控制方框图；
图5是用于解释在第一实施例中使用的等离子体切片工艺方法原理的示意性示范图，示出了其中没有将绝缘膜从刻蚀底部暴露出的状态；
图6是用于解释在第一实施例中使用的等离子体切片工艺方法的示意性示范图，示出了利用从刻蚀底部部分暴露出的绝缘膜执行凹口形成的状态；
图7是示出了根据第一实施例的半导体晶片划分方法的程序的流程图；
图8A至图8C是示出了根据第一实施例的半导体芯片制造方法的过程的半导体晶片的示意性示范图，其中：
图8A是开始处理之前的状态的视图；
图8B是其中粘附性地放置了保护片的状态的视图；以及
图8C是其中形成抗蚀剂膜的状态的视图；
图9A至图9C是示出了从图8C继续的半导体芯片制造方法的过程的半导体晶片的示意性示范图，其中：
图9A是其中形成用于限定划分区的掩模图案的状态的视图；
图9B是其中执行用于暴露氧化硅的等离子体切片工艺的状态的视图；
图9C是其中执行用于凹口形成的等离子体切片工艺的状态的视图；
图10A至图10C是示出了从图9C继续的半导体芯片制造方法的过程的半导体晶片的示意性示范图，其中：
图10A是其中通过各向同性刻蚀形成的倒角部分的状态的视图；
图10B是其中执行氧化硅去除工艺的状态的视图；以及
图10C是其中执行灰化处理的状态的视图；
图11A和图11B是示出了从图10C继续的半导体芯片制造方法的过程的半导体晶片的示意性示范图，其中：
图11A是其中将粘附带粘附性地粘贴到半导体芯片的掩模放置面上的状态的视图；以及
图11B是其中从电路形成面剥离保护片的状态的视图；
图12是示出了用于半导体晶片的等离子体切片工艺的等离子体处理条件的数据表；
图13是在加载半导体晶片的状态下的等离子体处理设备的示意性剖面图；
图14是执行等离子体切片处理状态下的等离子体处理设备的示意性剖面图；
图15是执行等离子灰化处理状态下的等离子体处理设备的示意性剖面图；
图16A至图16C是示出了根据本发明第二实施例的半导体芯片制造方法的过程的半导体晶片的示意性示范图，其中：
图16A是开始处理之前的状态的视图；
图16B是粘附性地放置了保护片的状态的视图；以及
图16C是形成抗蚀剂膜的状态的视图；
图17A至图17C是示出了从图16C继续的半导体芯片制造方法过程的半导体晶片的示意性示范图，其中：
图17A是其中形成用于限定划分区的掩模图案的状态的视图；
图17B是其中执行用于暴露聚酰亚胺膜的等离子体切片工艺的状态的视图；
图17C是其中执行用于凹口形成的等离子体切片工艺的状态的视图；
图18A至图18C是示出了从图17C继续的半导体芯片制造方法过程的半导体晶片的示意性示范图，其中：
图18A是示出了通过各向同性刻蚀形成的倒角部分的状态的视图；
图18B是其中执行聚酰亚胺膜去除工艺的状态的视图；以及
图18C是其中执行灰化工艺的状态的视图；
图19A和图19B是示出了从图18C继续的半导体芯片制造方法过程的半导体晶片的示意性示范图，其中：
图19A是其中将粘附带放置到半导体芯片的掩模放置面上的状态的视图；
图19B是其中从电路形成面剥离保护片的状态的视图；
图20是示出了根据第二实施例的修改示例的半导体晶片划分方法过程的流程图；
图21是示出了根据第二实施例的修改示例的半导体芯片制造方法的半导体晶片的示意性剖面图；
图22是示出了根据本发明第三实施例的半导体晶片划分方法过程的流程图；
图23A至图23C是示出了根据本发明第三实施例的半导体芯片制造方法过程的半导体晶片的示意性示范图，其中：
图23A是开始处理工艺之前的状态的视图；
图23B是其中粘附性地放置了保护片的状态的视图；以及
图23C是其中形成抗蚀剂膜的状态的视图；
图24A至图24C是示出了从图23C继续的半导体芯片制造方法过程的半导体晶片的示意性示范图，其中：
图24A是其中形成用于限定划分区的掩模图案的状态的视图；
图24B是其中执行用于暴露出绝缘保护片的等离子体切片工艺的状态的视图；
图24C是其中执行用于凹口形成的等离子体切片工艺的状态的视图；
图25A和图25B是从图24C继续的半导体芯片制造方法的过程的半导体晶片的示意性示范图，其中：
图25A是示出了通过各向同性刻蚀形成倒角部分的状态的视图；以及
图25B是其中执行灰化工艺的状态的视图；
图26A和图26B是从图25B继续的半导体芯片制造方法的半导体晶片的示意性示范图，其中：
图26A是其中将粘附带放置到半导体芯片的掩模放置面上的状态的视图；以及
图26B是其中将绝缘保护片从电路形成面剥离的状态的视图；
图27A至图27C是示出了传统的半导体芯片制造方法的半导体晶片的示意性示范图，其中：
图27A是开始处理之前的状态的视图；
图27B是其中形成用于限定划分区的掩模图案的状态的视图；以及
图27C是其中执行等离子体切片工艺的状态的视图；
图28A和图28B是示出了从图27C继续的半导体芯片制造方法过程的半导体晶片的示意性示范图，其中：
图28A是其中执行灰化工艺的状态的视图；以及
图28B是示出了将绝缘保护片从电路形成面上剥离的状态的视图；
图29是在其中执行传统半导体晶片的等离子体切片工艺的状态下的半导体晶片的划分区附近的部分放大示意图；
图30是示出了通过第一实施例的半导体芯片制造方法形成的半导体芯片的外观的示意性透视图(包括部分移除的剖面图)；以及
图31是示出了通过第一实施例的半导体芯片制造方法在角落部分处形成倒角部分的状态终端抗蚀剂膜的放置的示意性平面图。
具体实施方式
在本发明的描述开始之前，应该注意的是贯穿全图将相同的部分用相同的附图标记来表示。
在下文中，参考附图详细描述本发明的一个实施例。
第一实施例
等离子体处理设备的结构
图1示出了示意性结构视图，示意性地示出了用于通过本发明第一实施例的半导体芯片的制造方法划分半导体晶片的等离子体处理设备的结构。应该注意的是图1是示出了等离子体处理设备101的纵向剖面图。等离子体处理设备101是通过在其上形成了多个半导体器件的电路形成面(第一表面)上将半导体晶片划分为包括半导体器件的半导体芯片的单片来制造半导体芯片的设备。
在如上所述的半导体制造工艺的序列中，将由比作为半导体晶片的基本材料的硅更难刻蚀的材料构成的保护片粘贴到半导体晶片的电路形成面上(即，其上形成器件的表面)，其中在通过粗略光栅状排列的划分区限定的器件形成区中形成半导体器件，在与电路形成面相对表面的掩模放置面(第二表面)上形成掩模，所述掩模用于限定划分区，所述划分区用于将器件形成区从半导体晶片分离为单片。然后，通过该等离子体处理设备101在处于这种状态的目标半导体晶片上执行诸如等离子体切片之类的等离子体刻蚀工艺(等离子体处理)。
参考图1具体地描述等离子体处理设备101的结构。
在图1的等离子体处理设备101中，真空腔室1的内侧用作处理腔室2，用于执行目标半导体晶片的处理，并且能够形成用于在减小的压力下产生等离子体的密封空间。将下电极3(第一电极)放置到处理腔室2内部的下侧，并且将上电极4(第二电极)放置到下电极3的上面并且与下电极3相对。下电极3和上电极4具有粗略圆柱形形状，并且同心地排列在处理腔室2中。
将下电极3放置为处于这样的状态：下电极的外围由绝缘构件5A和5B包围，所述绝缘构件是安装以填满处理腔室2的底部部分的两层，并且将所述下电极的用于保持待处理目标的上表面固定暴露在处理腔室2的底部部分的中央部分处。下电极3由诸如铝之类的导体构成，并且包括用于保持待处理目标的碟形电极部分3a和柱形支架部分3b，所述柱形支架部分3b从电极部分3a的下表面向下凸出，并且将其一个末端形成为暴露在集成状态下的真空腔室1的外部。此外，支架部分3b经由绝缘构件5C用真空腔室1来支撑，并且将下电极3粘附到真空腔室1通过这样保持的电绝缘状态。
上电极4与下电极3类似地由诸如与铝之类的导体构成，并且包括碟形电极部分4a和柱形支架部分4b，所述柱形支架部分4b从电极部分4a的上表面向上凸出，并且将其一个末端形成为暴露在集成状态下的真空腔室1的外部。此外，支架部分4b与真空腔室1电接续，并且通过电极提升但愿24是可提升的(参见图13)。通过电极提升单元24，上电极4在晶片加载/卸载位置和放电空间形成位置之间是可提升的；所述晶片加载/卸载位置是提升的上部末端位置，并且其中在上电极4和下电极3之间形成用于加载和卸载半导体晶片的较大空间；所述放电空间形成位置是提升的下部末端位置，并且其中在上电极4和下电极3之间形成用于产生用于等离子体处理的等离子体放电的放电空间。电极提升单元24作为电极间距离改变装置，并且能够通过向上和向下移动上电极4来改变下电极3和上电极4之间的电极间距离D(参见图2)。
接下来，描述下电极3和待处理物体的半导体晶片的详细结构。如图1所示，下电极3的电机部分3a的上表面是其上放置半导体晶片6的平面保持表面(保持部分的一个示例)，并且将绝缘涂层3f设置在保持表面的外部边缘部分的整个圆周周围。绝缘涂层3f由诸如氧化铝之类的陶瓷构成，并且绝缘涂层3f的外部边缘部部分地用如图1所示的绝缘构件5A覆盖处于其中将下电极3安装到真空腔室1的内侧的状态。通过这种结构将下电极3的外部边缘部分与在放电空间中产生的等离子体绝缘，并且可以防止产生异常放电。
图2是示出了开始等离子体切片之前在下电极3上放置了半导体晶片6的状态的部分示意性剖面图。半导体晶片6是由例如硅之类的主要材料构成的半导体衬底，并且将保护片30粘附性地粘贴到半导体晶片6表面的电路形成面6a(第一表面)上。在其中将半导体晶片6放置到作为下电极3的上表面的电极部分3a的保持表面3g上的状态下，将保护片30紧密地粘附到保持表面3g上。
保护片30具有这样的结构：包括通过将诸如聚酰亚胺之类的绝缘膜形成为约100微米厚的膜而获得的绝缘层；并且将所述保护片30可剥离地粘贴到具有粘附材料的半导体晶片6的电路形成面6a上。当将保护片30所粘贴到的半导体晶片6保持在下电极3上时，绝缘层作为通过随后所述的电极部分3a的保持表面3g与半导体晶片6静电吸引的电介质。
此外，关于保护片30的材料，优选的是选择在随后所述的等离子体切片期间比作为半导体晶片的主要材料的硅更难刻蚀的材料。
此外，将掩模放置面6b(第二表面)设置到电路形成面6a的相对表面(图2中的上侧)上，在所述掩模放置面6b上放置了在随后所述的等离子体切片阶段时用于限定划分区的掩模。例如，通过随后所述的机械以及随后对具有抗蚀剂膜31a的表面进行构图，通过对成为掩模放置面6b一侧的表面进行侵蚀形成所述掩模，据此将排除了与将要受到等离子体等式的划分区相对应的部分之外的区域用抗蚀剂膜31a覆盖。即，在半导体晶片6的掩模放置面6b上将与器件形成区相对应的部分用抗蚀剂膜31a覆盖，使得将掩模狭缝部分31b排列在与划分区相对应的部分中。
此外，如图2所示，下电极3具有在保持表面3g上打开的多个吸引孔3e，并且所述吸引孔3e与设置在下电极3中的抽吸孔3c互通。如图1所示，所述抽吸孔3c经由气体线路转换阀门11与真空抽吸泵12相连，并且所述气体线路转换阀门11与提供N2气体的N2供气单元13相连。通过切换气体线路转换阀门11，抽吸孔3c可以选择性地与真空抽吸泵12或N2供气单元13相连。
具体地，通过由气体线路转换阀门11选择真空抽吸泵12并且驱动真空抽吸泵12处于其中抽吸孔3c与真空抽吸泵12互通的状态，可以由使通过吸引孔3e的真空抽吸生效导致的真空吸引来保持在下电极3上放置的半导体晶片6。因此，吸引孔3e、抽吸孔3c和真空抽吸泵用作真空抽吸装置，用于由通过在下电极3的保持表面3g上打开的吸引孔3e使抽吸生效，从而通过将保护片30紧密地安装到电极部分3a的保持表面3g状态的真空吸引来保持半导体晶片6。
此外，通过由气体线路转换阀门11选择N2供气单元13并且将抽吸孔3c与N2供气单元13相连，可以将N2气体通过吸引孔3e涌向保护片30的下表面。N2气体是用于鼓风目的的气体，用于如随后所述强制地将保护片30与保持表面3g分离。
此外，如图1所示，将用于冷却用途的制冷剂通道3d设置在下电极3中，并且所述制冷剂通路3d与冷却单元10相连。通过驱动冷却单元3d，诸如冷却水之类的制冷剂在制冷剂通道3d中循环，据此经由下电极3将半导体晶片6冷却，并且通过在等离子体处理期间产生的热使下电极3上的保护片的温度上升。应该注意的是冷却剂通道3d和冷却单元10用作用于冷却下电极3的冷却装置。
此外，在图1的等离子体处理设备101中，真空泵8经由排气转换阀门7与配置用于与处理腔室2互通的排气端口相连。通过将排气转换阀门7切换到排气一侧来驱动真空泵8，对真空腔室1的处理腔室2内部地排气，允许处理腔室2内部地减压。此外，处理腔室2具有压力传感器28(在图1中未示出，参见图4)，并且基于压力传感器28的压力测量结果，通过由随后所述的控制单元33(参见图4)控制真空泵8，可以将处理腔室2内部地减压至所需压力。例如，可以通过使用可变容量类型真空泵8或者在抽气通路上提供开口调节阀门(蝶形阀)等直接控制真空泵8本身的抽气能力，以及通过控制开口来间接地控制抽气能力。应该注意的是真空泵8和排气转换阀7用作内部地将处理腔室减压到所需压力的抽气单元(减压装置)。此外，通过将排气转换阀7切换到空气开口一侧，通过排气端口1a将空气引入到处理腔室2中，允许将处理腔室2的内部压力恢复到大气压力。
接下来，描述上电极4的详细结构。上电极具有中心电极4a和环形构件4f，所述环形构件4f由配置为固定到电极的外围部分一边围绕电极部分4a的绝缘膜构成。环形构件4f具有约等于上电极4的电极部分4a外径的内径，并且同心地排列向下电极3的圆周表面的外部扩展的形状。环形构件4f用作保持将碟形鼓气部分4e放置在上电极4的下部中心部分的角色。
鼓气部分4e提供用于在上电极4和下电极3之间形成的放电空间中产生等离子体放电的等离子体发生气体。鼓气部分4e是一种通过将内部具有许多微孔的多孔材料处理为碟形形状而获得的构件，并且能够通过使气体经由微孔均匀地鼓入到放电空间中，按照均匀的状态提供供应给气体保持空间4g中的等离子体发生气体，所述气体保持空间4g被上电极4的电极部分4a的下表面、鼓气部分4e的上表面和环形构件4f的内表面包围。
将与气体保持空间4g互通的供气孔4c设置在支架部分4b中，并且供气孔4c与放置在真空腔室1外部的等离子体发生气体供应单元相连。等离子体发生设备具有：第一供气单元20A、第二供气单元20B、第三供气单元20C和第四供气单元20D作为多个供气单元，所述供气单元单独地供应不同种类的气体；气体混合部分(管道接口)19，用于将从供气单元20A、20B、20C和20D提供的气体进行混合，并且将气体混合物进入均匀状态；以及气体流速调节部分21，放置在气体混合部分19和供气单元20A、20B、20C和20D之间，并且单独地调节供应给气体混合部分19的供应流速。
气体流速调节部分21具有：第一流速控制阀门23A，独立地调节从第一供气单元20A供应的气体的流速；第一接通/断开阀门22A，能够中断气体供应；第二流速控制阀门23B，独立地调节从第二供气单元20B供应的气体的流速；第二接通/断开阀门22B，能够中断气体供应；第三流速控制阀门23C，独立地调节从第三供气单元20C供应的气体的流速；第三接通/断开阀门22C，能够中断气体供应；第四流速控制阀门23D，独立地调节从第四供气单元20D供应的气体的流速；以及第四接通/断开阀门22D，能够中断气体供应。开口控制和阀门的接通/断开控制将通过如下所述的控制单元33来执行。
例如，该第一实施例的等离子体处理设备101能够从第一供气单元20A供应六氟化硫(SF6)、从第二供气单元20B供应氦气(He)、从第三供气单元20C供应氧气(O2)以及从第四供气单元20D供应三氟甲烷(CHF3)。如上所述构造的等离子体发生气体供应单元使得可以通过气体流速调节部分21单独地调节从供气单元20A、20B、20C和20D中选定的一个或多个供气单元供应的气体的流速，并且将所需气体成分和流速的混合气体(或单一气体)供应给气体混合部分19，并且将在气体混合部分19中混合气体(已混合气体)通过供气孔4c、气体保持空间4g和鼓气部分4e供应到放电空间中。
此外，通过只改变供应流速而不改变气体成分(即通过使用可以单独地调节每一种气体的流速的气体流速调节部分21的功能获得的气体供应比率)，可以控制处理腔室2的内部压力。具体地，基于预设压力条件和由压力传感器28检测到的处理腔室2的内部压力，通过由控制单元33控制气体流速调节部分21，可以将处理腔室2的内部压力调节为与所述压力条件一致。因此，气体流速调节部分21同时具有调节供应到处理腔室2中的气体成分的功能和控制处理腔室2的内部压力的功能。
此外，如图1所示，下电极3经由匹配电路16与高频功率单元17相连。通过驱动高频功率单元17，将高频电压施加到与接地至接地部分9的真空腔室1电连接的上电极4和下电极3之间。结果，在处理腔室2中的上电极4和下电极3之间的放电空间中产生等离子体放电，并且供应到处理腔室2中的等离子体发生气体转换为等离子体状态。此外，匹配电路16具有在产生等离子体时将处理腔室2中的等离子体放电电路的阻抗与高频功率单元17相匹配的功能。在本实施例中，高频功率单元17和匹配电路16用作高频功率施加装置的一个示例。
另外，用于静电吸引的DC功率单元18经由RF滤波器15与下电极3相连。通过驱动用于静电吸引的DC功率单元18，将下电极3的表面如图3A的等离子体处理设备101的示意性剖面图所示地充满负电荷(在图中用“-”表示)。如图3B中的等离子体处理设备101的示意性剖面图中所示，如果通过驱动处于这种状态的高频功率单元17在处理腔室2中产生等离子体34(在图中用点状部分表示)，在处理腔室2中经由等离子体34形成支流施加电路32，所述支流施加电路32将经由保护片放置到保持表面3g上的半导体晶片与接地部分9相连。结果，形成了顺序连接下电极3、RF滤波器15、用于静电吸引的DC功率单元18、接地部分9、等离子体34和半导体晶片6的闭合电路，并且半导体晶片6充满正电荷(图中用“+”来表示)。
然后，在由导体形成的下电极3的保持表面3g中的负电荷“-”和在半导体晶片6中的正电荷“+”之间经由包括作为电介质的绝缘层的保护片30库仑力生效，使得通过库仑力将半导体晶片6保持在下电极3上。此时，RF滤波器15防止将射频功率单元17的射频电压直接施加到用于静电吸引的DC功率单元18上。应该注意的是，可以使用于静电吸引的DC功率单元18的极性反转。如上所述在等离子体处理设备101中，也可以将对于等离子体的发生实质上有贡献的部件成为等离子体发生设备。
此外，在以上构造中，用于静电吸引的DC功率单元18用作静电吸引装置，用于通过向下电极3施加DC电压、利用在通过保护片30分离的半导体晶片6和下电极3的保持表面3g之间生效的库仑力来静电吸引半导体晶片6。即，对于用于将半导体晶片6保持在下电极3上的保持装置，可以适当地使用两种类型的真空抽吸装置和静电吸引装置，所述真空抽吸装置用于经由在保持表面3g上打开的多个吸引孔3e对保护片30的真空吸引。
此外，可以将用于冷却用途的冷却剂通道4d与在下电极3中一样地设置在上电极4中，并且冷却通道4d与冷却单元10相连。通过驱动冷却单元10使诸如冷却水之类的冷却剂在冷却通道4d中循环，并且这使得可以对由在等离子体处理期间产生的热升温的上电极进行冷却。
此外，将用于加载和卸载作为待处理物体的半导体晶片6的开口1b设置在处理腔室2的侧面上(参见图13)。将通过门打开/关闭单元20可以向上和向下移动的门25设置在开口1b外侧，并且通过向上和向下移动门25来打开和关闭开口1b。图7示出了其中用通过由门打开/关闭单元26向下移动门25而打开的开口1b加载和卸载半导体晶片6的状态。
此外，如图13所示，通过用电极提升单元24向上移动上电极4，以在半导体晶片6的加载和卸载期间，将电极定位在晶片加载/卸载位置，在上电极4和下电极3之间确保用于运输用途的空间。在这种状态下，通过操作臂状物27a使用于抽吸和保持半导体晶片6的吸入压头27经由开口1b进入处理腔室2中。通过该操作，执行将半导体晶片6(半导体器件)加载到下电极上以及已处理半导体晶片6的卸载。
控制系统的结构
接下来，参考图4中所示的控制系统的方框图描述具有以上结构的等离子体处理设备101的控制系统的结构。
如图4所示，控制单元33具有：存储部分92，用于存储各种数据和处理程序；以及工艺控制部分91，通过基于这些数据和处理程序执行等离子体处理设备101的部件的操作控制，来执行等离子体处理的控制。存储部分92存储等离子体处理条件81(允许是等离子体条件或操作条件)和等离子体处理的操作程序82，并且工艺控制部分91基于操作程序82和等离子体处理条件81执行等离子体处理的控制。操作/输入部分94是诸如键盘之类的输入装置，并且执行等离子体操作条件的数据输入等和操作命令的输入。显示部分93是显示装置，在操作输入时显示指南屏幕等。尽管未示出，也可以是这样的情况：控制单元33具有外部输入/输出接口并且执行与装置外部的信息交换。
在这种情况下，在这里描述在本第一实施例的等离子体处理设备101中使用的等离子体处理条件。在本第一实施例中执行的等离子体处理步骤粗略地包括三个步骤，分别是如随后所述的等离子体切片处理(等离子体刻蚀处理)、绝缘体去除处理和掩模去除处理。此外，在上述等离子体切片处理中，通过执行如随后所述的等离子体刻蚀来执行绝缘体暴露处理、角落部分去除处理和各向同性刻蚀处理这三种等离子体处理步骤，并且预先单独地确定了用于执行所述处理步骤的等离子体处理条件81。具体地，通过例如等离子体发生气体的气体成分、处理腔室2的内部压力以及在上电极4和下电极3之间施加的高频电压的频率(放电频率)的组合条件来确定等离子体处理条件81。
此外，在本第一实施例的等离子体处理设备101中，将相互不同刻蚀特征的两种类型刻蚀用于等离子体刻蚀：各向异性刻蚀，沿厚度方向比沿半导体晶片6的表面方向具有更强烈的刻蚀特征(即，刻蚀特征主要沿厚度方向生效)；以及各向同性刻蚀，沿表面方向和厚度方向具有粗略相等的刻蚀特征。具体地，在等离子体切片处理中，通过在相同的等离子体处理条件下执行各向异性刻蚀来实现绝缘体暴露处理和角落部分去除处理，并且通过将各向异性刻蚀切换到各向同性刻蚀来实现各向同性刻蚀。这里，沿厚度方向的刻蚀特征的强度表示为“A”，沿半导体晶片6的表面方向的刻蚀强度表示为“B”，理想地针对如下各种类型的刻蚀来是设定“A”和“B”之间的比率：
对于各向异性刻蚀：A/B≥10
对于各向同性刻蚀：2≥A/B≥1
如上所述的等离子体处理条件的一个示例示出为图12的数据表。如图12所示，用于绝缘体暴露处理和角落部分去除处理的各向异性刻蚀的等离子体处理条件81A通过以下组合条件来提供：混合气体的成分(即气体的混合比)由10:2比例的SF6和O2组成，压力是100Pa，以及频率是60MHz。此外，用于各向同性刻蚀的等离子体处理条件81B通过以下组合条件来提供：混合气体的成分由10:30比例的SF6和氦气组成，压力是500Pa，以及频率是13.56MHz。作为除了这些等离子体切片工艺之外的条件，在上电极4和下电极3之间存在电极间距离D，例如将认为是5至50mm范围内的值(假设是电极间距离是D1)作为最佳的电极间距离D设定为等离子体处理条件81A和81B。
此外，用于绝缘膜去除工艺的等离子体处理条件8C通过以下组合条件来提供：当二氧化硅(SiO2)作为如下所述的绝缘体时，气体成分由20比例的CHF3组成，压力是50Pa，以及频率是13.56MHz。另外，用于掩模去除工艺的等离子体处理条件81D通过以下组合条件来提供：气体成分由20比例的O2组成，压力是50Pa，以及频率是13.56MHz。此外，将认为是50至100mm范围内的值(假设是电极间距离D2)作为最佳的电极间距离D设定为用于掩模去除的等离子体处理条件81D。此外，等离子体处理条件81包括处理时间的条件。
此外，尽管优选地应该通过由如上所述的气体成分、压力和频率的组合条件来确定的等离子体处理条件81A和等离子体处理条件81B之间的转换来实现刻蚀特征的转换，即各向异性刻蚀和各向同性刻蚀之间的转换，本发明不局限于条件的转换。代替以上条件，例如甚至当只转换气体成分、压力和频率的一个参数时，可以实现刻蚀特征的转换。对于刻蚀特征的转换，气体成分是最有效的参数，并且第二和第三有效的参数分别是压力和频率。例如，当通过只改变气体成分来执行刻蚀特征的转换时，可以通过将SF6:O2:He的气体成分从10:2:0变化为10:0:30来实现从各向异性刻蚀到各向同性刻蚀的转换。此外，当通过只改变处理腔室2的内部压力来执行刻蚀特性的转换时，可以通过增加压力(例如，从100Pa到500Pa)来实现从各向异性刻蚀到各向同性刻蚀的转换。此外，当只通过改变高频频率来执行刻蚀特征的转换时，可以通过降低频率(例如，从60MHz至13.56MHz)来实现从各向异性刻蚀到各向同性刻蚀的转换。应该注意的是，例如，也可以使用高频输出(即，设定在500至3000W的范围之内)和气体供应流速作为除了这些参数之外的参数。
此外，作为用于各向异性刻蚀的气体成分，优选地使用这样的气体成分，使得易于沉积反应产物(沉积：气相沉积或沉积)。例如，可以通过使用包括氧作为用于各向异性刻蚀的气体成分的气体混合物来产生硅的氟氧化物(SixFyOz，在这种情况系x、y和z是整数)作为反应产物。氧化氟具有比硅更难刻蚀的特性。利用该特征允许通过执行各向异性刻蚀在半导体晶片的表面上形成凹槽部分，并且允许通过使所产生的氧化氟粘附到表面上(侧壁沉积)来在所形成凹槽的内表面一侧上形成膜。另一方面，通过利用加速离子的物理刻蚀，氧化氟不易于粘附到凹槽部分的内表面。由于以上原因，可以使凹槽部分的内表面比底部表面更难以刻蚀，并且这从而允许所述刻蚀沿半导体晶片的厚度方向产生强烈的效果，使得可以实现更理想的各向异性刻蚀。因此，优选地，使用促进各向异性刻蚀的气体成分，即易于引起侧壁沉积的气体成分作为用于各向异性刻蚀的气体成分。
将用于各向异性刻蚀的等离子体处理条件81A、用于各向同性刻蚀的等离子体处理条件81B、用于绝缘物去除工艺的等离子体处理条件81C和用于掩模去除工艺的等离子体处理条件81D存储在控制单元33的存储部分92中。基于操作程序82来选定每一个步骤所必需的等离子体处理条件81，并且基于选定的等离子体处理条件81来通过工艺控制部分91来执行等离子体处理。
如图4所示，在基于操作程序82执行等离子体处理期间，通过工艺控制部分91来控制以下部件：气体流速调节部分21、气体线路转换阀门11、高频功率单元17、用于静电吸引的DC功率单元18、排气转换阀门7、真空泵8、真空抽吸泵12、门打开/关闭单元26和电极提升单元24。
此外，基于由压力传感器28得到的压力检测结果，通过工艺控制单元91控制气体流速调节部分21来调节总的气体供应量，可以将处理腔室2的内部压力控制为与等离子体处理条件81一致。
另外，如图4所示，控制单元33具有处理时间测量部分95，所述处理时间测量部分95测量等离子体处理的时间并且执行控制，使得当测量结果到达在等离子体处理条件81中包括的处理时间条件时，可以执行通过工艺控制部分91控制以结束处理。
接下来，参考如图5和图6所示的半导体晶片6的划分区域附近的部分放大示意性示范图来描述在本第一实施例中使用的等离子体刻蚀处理方法的原理。
图5是示出了在与掩模狭缝部分(或掩模剪切部分)31b相对应的部分上实现等离子体刻蚀工艺的状态的视图，即从半导体晶片6上的掩模放置面6b到电路形成面6a的划分区，将保护片30粘附性地粘贴到所述电路形成面6a上，并且在所述电路形成面6a上将抗蚀剂掩模31a放置为限定掩模放置面6b上的划分区。此外，如图5所示，在本实施例中使用的半导体晶片6是由在与划分区相对应的部分中形成的绝缘膜(即，绝缘薄膜或绝缘层)的一个示例的氧化硅(SiO2)形成的氧化硅膜35的电路形成面6a上的半导体晶片。所述半导体晶片具有与在与划分区相对应的部分中没有形成这种氧化硅的传统半导体晶片不同的结构。应该注意的是，将保护片30粘附性地粘贴到位于这样形成的氧化硅膜35一侧上的电路形成面6a上。
如图5所示，通过在等离子体处理设备101中产生的电场使等离子体中的离子粗略地入射到半导体晶片6上，并且入射的离子到达通过刻蚀工艺形成的凹槽部分的底部部分(刻蚀底部部分)，促进了刻蚀。已经到达刻蚀底部部分的离子(具有正电荷)与由作为半导体材料的硅构成的半导体晶片6中的电子再结合。即，因为硅材料也具有导体特征，由于刻蚀底部部分和半导体晶片6的内部的电连续性，已经到达刻蚀底部部分并且具有正电荷的离子与半导体晶片6中的电子再结合。只要实现电连续性，就不会用正电荷对刻蚀底部部分进行充电。
另一方面，如图6所示，当其中刻蚀进行去除刻蚀底部部分并且暴露氧化硅膜35的表面的状态时，在已暴露的氧化硅膜35和半导体晶片6的内部之间没有实现电连续性，并且因此，用正电荷对通过离子的到达而暴露的氧化硅膜35进行表面充电(电学充电)用于正电荷的充电。当用正电荷对这样暴露的氧化硅膜35充电的状态时，接下来进来的离子由于正电荷的电场而失去其直线度，并且其轨迹(轨道)是弯曲的。因此，如图6所示，离子到达凹槽部分的两个角落，使得在这两个部分处都执行刻蚀，并且在底部部分中沿宽度方向锐利地扩展的凹槽部分形成所谓“凹口”形状的已去除部分。这就是在本第一实施例中使用的等离子体刻蚀工艺的原理。
通过在凹槽部分的底部部分处这样形成凹口，可以实现分离的半导体芯片的角落部分的去除，或者例如形成当从半导体晶片6一侧、或待刻蚀的一侧观看是弯曲的凸起表面的倒角部分(角落部分去除处理)。此外，对于如上所述的等离子体处理方法的原理，优选的是执行各向异性刻蚀，使得在所施加的等离子体中的离子容易地到达如图5中所示的状态下的刻蚀底部部分，即处于其中没有暴露出氧化硅膜35的状态，并且在第一实施例的绝缘体暴露工艺中也执行各向异性刻蚀。此外，将用于暴露氧化硅膜35所必需的处理时间(即绝缘体暴露处理的处理时间)和在等离子体切片工艺中暴露氧化硅膜35之后用于形成指定尺寸的凹口所必需的处理时间(即，去除角落部分，例如倒角和倒角部分形成)包括在等离子体处理条件81A中。
半导体芯片制造方法
接下来，下面将描述通过具有上述结构的等离子体处理设备101实现的半导体芯片制造方法和通过半导体芯片制造方法的工艺实现的半导体晶片划分方法(等离子体切片工艺)。在图7中示出了半导体晶片划分方法的一系列过程的流程图，并且在图8A至图8C、图9A至图9C、图10A至图10C以及图11A和图11B中示出了用于解释半导体芯片制造方法的一系列处理内容的示意性示范图。主要参考这些附图做出参考。
半导体晶片6具有碟形形状，并且将多个器件形成区R1排列成电路形成面6a上的矩阵形式。根据将要制造的半导体芯片的尺寸来确定器件形成区R1的尺寸，并且例如将所述器件形成区排列为矩形区域。图8A示出了半导体晶片6的部分放大示意性剖面图。如图8A所示，将划分区R2排列在相邻的器件形成区R1之间，所述划分区是具有指定宽度尺寸的粗略带状的区域(即，具有比沿长度方向足够小的宽度尺寸的区域)。划分区R2用作在限定器件形成区R1的半导体晶片6的电路形成面6a上排列成粗略光栅形状的区域，并且也用作相对于与一个器件形成区R1的关系排列在器件形成区R1外部的框架形状的区域。另外，划分区R2位于其中在等离子体切片工艺中将器件形成区R1分离为单片的划分区中。此外，将半导体器件44形成于各个器件形成区R1中。
具体地，如图8A所示，半导体晶片6由具有碟形形状的硅衬底45构成，并且将由SiO2构成的氧化硅膜35形成于半导体晶片6的整个电路形成面6a上。另外，将半导体器件44形成于与电路形成面6a的器件形成区R1相对应的部分中。半导体器件44包括MOS(金属-氧化物-半导体)结构晶体管的器件，所述MOS结构晶体管由以下部分构成：硅衬底45(半导体)、在电路形成面6a上直接形成的氧化硅35(氧化物)、和在氧化硅35上形成的金属膜(金属)。另外，半导体器件44具有用于将所述器件与外部电子设备电连接的连接端子(也称作接合焊盘)。应该注意的是将表面保护膜46(例如由聚酰亚胺构成)形成于半导体器件44的表面上，用于保护半导体器件44的表面。连接端子43没有用表面保护膜35覆盖，而是暴露在外部。
如图8B所示，为了在半导体晶片6上随后执行的每一个工艺期间使电路形成面6a不会受到损坏，将保护片30经由粘附剂可剥离地粘贴到电路形成面6a上。对于保护片30，使用形状为与半导体晶片6的外部形状相同的保护片，使得所述带覆盖电路形成面6a的整个表面，并且不会从半导体晶片6凸出。通过使用所述形状的保护片30，可以防止在诸如等离子处理之类的随后处理中发生由等离子体对从半导体晶片6凸出的保护片30的损坏。
接下来，如图8C所示，将用于限定划分区R2的掩模形成于作为半导体晶片6的电路形成面6a背面的掩模放置面6b上，所述划分区R2用于将半导体晶片6划分为半导体芯片的单片。具体地，例如将由树脂构成的抗蚀剂膜31形成为掩模以覆盖半导体晶片6的掩模放置面6b的整个表面。随后，如图9A所示，通过光刻技术对抗蚀剂膜31进行构图、并且只去除与划分区R2相对应的部分例如20微米的宽度来形成掩模狭缝部分31b。结果，在半导体晶片6的掩模放置面6b上形成了掩模图案，使得与器件形成区R1相对应的部分用抗蚀剂膜31a覆盖，与划分区R2相对应的部分暴露在掩模狭缝部分(或者掩模剪切部分)处。配置有这种状态掩模的半导体晶片6成为受到随后所述的等离子体处理的物体。
参考在图13至图15中所示的等离子体处理设备101的示意图、根据图7的流程图描述用于将配置有掩模的半导体晶片6划分为半导体芯片的单片的方法。应该注意的是，通过工艺控制部分91基于在控制单元33的存储部分92中存储的操作程序82来控制部件来执行等离子体处理设备101中的每一个随后操作的控制。
首先，在图7的流程图的步骤S1中，如图13中所示，将配置有掩模的半导体晶片6加载到处理腔室2中。在加载操作期间，通过操作臂状物27a处于通过电极提升单元24向上移动上电极4的状态，使得通过吸入压头27经由掩模保持的半导体晶片6通过开口1b加载到处理腔室2中，并且将半导体晶片6经由保护片30放置到下电极3上。
接下来，驱动真空抽吸泵21以使真空抽吸通过吸引孔3e生效，以开启半导体晶片6的真空吸引，并且开启用于静电吸引的DC功率单元18(步骤S2)。通过真空吸引，通过下电极将半导体晶片6保持为处于以下状态：保护片30紧密地粘附到处理腔室2中的下电极3的保持表面3g上。
随后，如图14所示关闭门25，并且通过电极提升单元24向下移动上电极4(步骤S3)。此时，选择用于各向异性刻蚀的等离子体处理条件81A，并且基于操作程序82通过工艺控制部分91取出在控制单元33的存储部分92中存储的等离子体处理条件81，并且基于在用于各向异性刻蚀的等离子体处理条件81A中所包括的电极间距离D的条件，将上电极4和下电极3之间的电极间距离D设定为例如在5至50mm的范围之内的指定条件(即，电极间距离D1)。
接下来，操作真空泵8以开始处理腔室2中的减压(步骤S4)。当处理腔室2的内部达到指定程度的真空时，基于针对各向异性刻蚀的选定等离子体处理条件81A将通过气体流速调节部分21选定的气体调节为指定气体成分和指定流速，并且提供给处理腔室2(步骤S5)。具体地，基于针对各向异性刻蚀的等离子体处理条件81A接通第一接通/断开阀门22A，并且将SF6从第一供气单元20A供应给气体混合部分19，其中通过第一流速控制阀门23A来控制SF6的供气流速。此外，接通第三接通/断开阀门部分22C，并且将O2从第三供气单元20C供应给气体混合部分19，其中通过第三流速控制阀门23C来调节O2的供气流速。此时，使第二接通/断开阀门22B和第四接通/断开阀门22D放置为闭合状态，不会供应He也不会供应CHF3。此外，在气体混合部分19中将SF6和O2混合在一起以便具有10:2的气体成分，并且供应给处理腔室2。
然后，在供气过程中，通过压力传感器28检测处理腔室2的内部压力，并且与等离子体处理条件8A中的压力条件(例如100Pa)比较，并且确认检测到的压力已经达到通过压力条件表示的压力。即，基于针对各向异性刻蚀的等离子体处理条件81A来设定下电极3和上电极4之间的电极间距离D、供应给处理腔室2的气体成分、以及处理腔室2的内部压力。
然后，在完成条件设定之后，基于等离子体处理条件81A的频率(例如60MHz)和高频输出条件通过驱动高频功率单元18将与所述条件一致的高频电压施加到上电极4和下电极3之间，并且开始等离子体放电(步骤S6)。结果，所供应的混合气体在上电极4和下电极3之间的放电空间中转换为等离子体状态。通过等离子体的产生，将等离子体中的离子从掩模一侧(抗蚀剂膜31a一侧)施加到半导体晶片6上。通过离子的施加，只对与没有覆盖作为半导体晶片6的主要材料的硅(即，硅衬底45)的抗蚀剂膜31a的划分区R2相对应的部分进行刻蚀。
与此同时，通过等离子体在上电极4和下电极3之间的放电空间中形成直流电施加电路32。结果，在下电极3和半导体晶片6之间产生静电吸引力，并且利用静电吸引力通过下电极3保持半导体晶片6。因此，保护片30满意地粘附为靠近下电极3的保持表面3g，并且在等离子体处理工艺中稳定地保持半导体晶片6。此外，通过配置用于下电极的冷却功能对保护片30满意地进行冷却，并且防止了由于等离子体放电产生的热导致的热损坏。
此外，因为基于通过各向异性刻蚀在等离子体切片工艺(绝缘体暴露处理)中的等离子体处理条件81A来执行各向异性刻蚀，刻蚀具有沿半导体晶片6的厚度方向增加的特征。因此，如图9B所示，沿厚度方向对与掩模狭缝部分31b相对应的半导体晶片6进行刻蚀，使得形成宽度粗略等于掩模狭缝部分31b宽度(即，划分区的宽度)的凹槽部分6c。
此外，在步骤S7中，执行步骤S6中等离子体切片工艺(绝缘体暴露处理)，直到通过刻蚀去除了作为凹槽部分6c的底部部分的刻蚀底部部分并且从底部部分暴露出氧化硅膜35的表面为止(即，直到暴露了绝缘体的表面为止)，或者例如，直到通过处理时间测量部分95测量的时间达到在等离子体处理条件81A中所包括的用于暴露氧化硅膜35所需的处理时间的条件。通过这样设置在凹槽部分6c处暴露氧化硅膜35的状态，从硅衬底45中去除了与划分区R2相对应的部分。
当确定在步骤S7中达到了指定时间时，在步骤8中继续执行相同条件下的等离子体切片工艺作为用于执行凹口形成的等离子体切片工艺(即，凹口形成处理或角落部分去除处理)。结果，已暴露的氧化硅膜35成为用从等离子体内部施加到凹槽部分6c的底部部分的离子的正电荷进行充电，并且在凹槽部分6c中入射离子的轨迹因此是弯曲的，执行已划分硅衬底45的刻蚀，使得将凹槽部分6c的底部部分沿宽度方向扩展。因此，如图9C所示，在凹槽部分6c的底部部分的两个角落部分处均形成凹口42，即去除了与已划分硅衬底45的每一片的氧化硅膜35相接触的角落部分，形成倒角(R)部分40a。
在步骤S9中执行在步骤S8中用于凹口形成的等离子体切片工艺，直到形成指定尺寸的凹口42和倒角部分40a为止，例如通过处理时间测量部分95测量的时间达到用于形成在等离子体处理条件81A中所包括的指定尺寸的凹口所需的处理时间的条件。
如果确定在步骤S9中已经达到所述处理时间，那么结束通过各向异性刻蚀进行的等离子体切片工艺(凹口形成处理)，并且通过工艺控制部分91选定针对各向同性刻蚀的等离子体处理条件81B，并且基于所述条件将通过气体流速调节部分21选定的气体调节为指定气体成分和指定流速，并且将所述气体供应给处理腔室2(步骤S10)。具体地，基于针对各向同性刻蚀的等离子体处理条件81B，接通第一接通/断开阀门22A，使得将SF6从第一供气单元20A供应给气体混合部分19，其中通过第一流速控制阀门23A来控制其供气流速。同时，接通第二接通/断开阀门22B，使得将He从第二供气单元20B供应给气体混合部分19，其中通过第二流速控制阀门23B来控制其供气流速。应该注意到是，此时将第三接通/断开阀门22C和第四接通/断开阀门22D进入闭合状态，并且不会供应O2或CHF3。此外，在气体混合部分19将SF6和He进行混合，以便具有10:30的气体成分，并且将所述气体供应给处理腔室2。
然后，确认通过压力传感器28检测到的处理腔室2的内部压力已经达到在供气过程中的等离子体处理条件81B中的压力条件(例如，500Pa)(步骤S10)。应该注意的是原样保持下电极3和上电极4之间的电极间距离D1。
随后，基于等离子体处理条件81B的频率(例如13.56MHz)和输出条件，通过驱动高频功率单元18在上电极4和下电极3之间施加与所述条件一致的高频电压来开始等离子体放电，开始通过各向同性刻蚀的等离子体切片工艺(步骤S11)。
因为各向同性刻蚀具有以下特征：沿半导体晶片6的表面方向的刻蚀特征与沿厚度方向的刻蚀特征彼此粗略相等，在施加等离子体的部分中沿每一个方向粗略相等地执行刻蚀。尽管通过各向同性刻蚀沿厚度方向的刻蚀特征实际上倾向于变为比沿表面方向略微强一些，没有变化的是表现出与各向异性刻蚀明显不同的刻蚀特征。
如果通过各向同性刻蚀来实现等离子体刻蚀，如图10A所示，沿入口附近(即图中上部分附近)的半导体表面方向对通过各向异性刻蚀由等离子体切片工艺形成的凹槽部分6c进行刻蚀。因此，对凹槽部分6c进行刻蚀以便沿其宽度方向略微扩展。此外，刻蚀特征倾向于在凹槽部分6c的入口附近变得更强烈一些，而在到达底部时变得弱一些。因此，通过执行各向同性刻蚀，如图10A所示，可以在与器件形成区R1的掩模放置面6b上的划分区R2相接触的末端部分处形成是弯曲的凸起表面部分的倒角(R)部分40b。即，在位于器件形成区R1的掩模放置面6b一侧上的末端部分(角落部分)以及矩形平面的四个角落部分处形成倒角部分40b。
应该注意的是执行在步骤S11中通过各向同性刻蚀进行的等离子体切片工艺，直到将倒角部分40b形成为指定尺寸为止、或者直到通过处理时间测量部分95测量的时间过去了针对各向同性刻蚀的等离子体处理条件81B的处理时间。
当在步骤S12中确定已经到达指定时间时，结束通过各向同性刻蚀进行的等离子切片工艺。此外，通过工艺控制部分91选择用于绝缘膜去除工艺的等离子体处理条件81C，并且通过基于所述条件调节为指定的气体成分和指定的气体流速来将通过气体流速调节部分21选定的气体供应给处理腔室2。具体地，基于针对绝缘膜去除工艺的等离子体处理条件81C来接通第四接通/断开阀门22D，使得将CHF3从第四供气单元20D供应给气体混合部分19，其中通过第四流速控制阀门23D来调节其供气流速(步骤S13)。
然后，在供气步骤中确认通过压力传感器28检测到的处理腔室2的内部压力已经达到等离子体处理条件81C中的压力条件(例如，50Pa)。应该注意的是原样保持下电极3和上电极4之间的电极间距离D1。
随后，利用基于等离子体处理条件81C的高频的频率(例如，13.56MHz)和输出条件，通过在上电极4和下电极3之间施加与所述条件一致的高频电压来开始等离子体放电，并且开始用于去除在凹槽部分6c处暴露的氧化硅的等离子体刻蚀(步骤S14中的绝缘体去除处理)。
通过执行等离子体刻蚀，如图10B所示，肯定地去除了暴露的氧化硅35即与划分区R2相对应的部分中的氧化硅35，以去除所述部分中的氧化硅35。结果，从半导体晶片6上完全地去除了与划分区R2相对应的部分，并且将器件形成区R1分为单片，形成包括半导体器件44的半导体芯片40。应该注意的是执行等离子体刻蚀直到通过处理时间测量部分95测量的时间达到在等离子体处理条件81C中所包括的处理时间(步骤S15)。
如果在步骤S15中确定已经达到指定时间，那么结束用于绝缘膜去除工艺(即绝缘体去除处理)的等离子体刻蚀工艺。当结束处理时，停止混合气体的供应和高频电压的施加。随后，执行用于转变为等离子体灰化处理(掩模去除处理)的电极间距离变化(步骤S16)。具体地，通过工艺控制部分91选择用于掩模去除工艺的等离子体处理条件81D，并且基于所述条件如图15所示通过电极提升单元24向上移动上电极4，将上电极4和下电极3之间的电极间距离设定为电极间距离D2。将当通过等离子体灰化去除掩模时的电极间距离D2设定为比在等离子体切片工艺中的电极间距离D1宽。
随后，基于等离子体处理条件81D选择第三供气单元20C，并且从第三供气单元20C供应等离子体灰化气体(例如，氧气)，其中调节所述灰化气体的流速(步骤S17)。然后，通过在供气过程中检测处理腔室2的内部气体压力，并且与等离子体处理条件的内部气体压力相比较，确认所述压力已经达到由所述条件表示的压力。
随后，通过驱动高频功率单元18在上电极4和下电极3之间施加高频电压，开始等离子体放电(步骤S18)。结果，所供应的气体在上电极4和下电极3之间的放电空间中转变为等离子体状态。这样产生的等离子体在半导体晶片6的掩模放置面6b上生效，从而通过等离子体对由有机物质构成的抗蚀剂膜31a进行灰化(烧尽)。
然后，随着灰化的进行，抗蚀剂膜31a逐渐消失，并且最终从半导体晶片6上完全地去除了掩模，即将半导体芯片40的掩模放置面4b形成为如图10C所示的单片。基于等离子体处理条件81D将掩模去除工艺中高频功率源的输出设定为在例如100至1000W的范围之内设定的指定值。然后，在完全去除掩模之后，停止等离子体放电。
随后，停止真空泵8的操作(步骤S19)，并且将排气转换阀门7切换为用于释放到空气(步骤S20)。结果，将处理腔室2的内部压力恢复为大气压力。然后，关闭真空吸引，并且关闭用于静电吸引的DC功率单元(步骤S21)。结果，释放了在其中将半导体晶片划分为半导体芯片40的单片并且通过保护片30保持的状态下通过半导体晶片6的吸引的保持力。
随后，卸载已经进行了等离子体处理的半导体晶片6(步骤S22)。即，通过吸入压头将半导体晶片6吸入和保持，并且通过吹过吸引孔3e的N2气体将所述半导体晶片6卸载到处理腔室2的外部。结果，结束了在等离子体处理设备101中，用于连续地执行绝缘体去除处理凹口形成处理、各向同性刻蚀处理、绝缘膜去除工艺和掩模去除工艺的等离子体处理。
然后，将与保护片30一起卸载的半导体晶片6转移到带剥离工艺，其中将保护片30从半导体芯片40的电路形成面6a上剥离。如图11A和图11B所示，通过将用于保持用途的保护片37粘贴到半导体芯片40的掩模放置面6b上将半导体芯片40保持在粘附带37上之后，执行带的剥离。结果，完成了半导体芯片的制造工艺。
在这种情况下，图30示出了表示这样形成的半导体芯片40的外貌的示意性透视图(包括部分去除的剖面部分)。如图30所示，可以形成作为弯曲的凸起表面部分的倒角部分40a，以便在半导体芯片40的电路形成面6a一侧上的末端部分(即，沿全部四个方向的角落部分)处去除锐利的角落部分(或者山脊线)。另外，可以形成作为弯曲的凸起表面部分的倒角部分40b，以便在半导体芯片40的掩模放置面6b一侧上的末端部分(即，沿全部四个方向的角落部分)处去除锐利的角落部分(或者山脊线)。即，可以去除半导体芯片40的全部角落部分和山脊线。结果，可以抑制在所制造的半导体芯片40上出现由于使角落部分进行切削导致的碎屑，并且可以改善横向破裂强度。
接下来，例如，这样形成的半导体芯片40是减小厚度的半导体芯片，使得其厚度尺寸比其宽度尺寸足够小。具体地描述半导体芯片40的结构，半导体芯片40具有：第一表面(电路形成面)40c，具有粗略矩形的平坦表面，并且在所述第一表面40c上形成半导体器件；第二表面40d，与位于第一表面40c的相对一侧上的、与第一表面40c平行的粗略矩形的平坦表面；以及连接表面40e，位于第一表面40c和第二表面40d的外围，并且将第一表面40c末端部分与第二表面40d的末端部分相连。另外，构造半导体芯片40使得所述连接表面40e包括作为弯曲的凸起表面部分的倒角部分40a和40b，使得在第一表面40c和第二表面40d的末端部分处不会形成山脊线。因此，在所制造的半导体晶片40中，其中通过传统制造方法来定位山脊线的部分可以构造为弯曲的凸起表面部分，并且可以改善横向破裂强度。考虑在如上所述的半导体芯片40中厚度维度比宽度维度足够小的事实，还可以形成弯曲的凸起表面部分的全部连接表面40e。
此外，当在具有粗略的矩形平面形状的抗蚀剂膜31a的四个角落部分处形成弯曲的凸起表面部分、即倒角部分31c，并且将其排列在如图31的示意性示范图所示的半导体晶片6的掩模放置面6b上，可以将已形成的半导体芯片40的结构形成为更平整的结构，并且这是优选的。在这样形成的半导体芯片40中，例如，划分区R2的宽度尺寸是约5至20微米，已去除的角落部分的宽度维度即倒角部分40a和40b的直径尺寸是约0.5至20微米，并且另外已去除的氧化硅膜35的宽度尺寸小于等于50微米。尽管弯曲的凸起表面部分开始具有无限地类似的斜切部分(倾斜的平坦表面部分或锥形部分)，如果“倒角部分”的曲率或者“弯曲的凸起表面部分”变得无限小，只要这些部分是略微弯曲的凸起表面部分，这种斜切部分包括在本实施例的弯曲的凸起表面部分中。
尽管以上已经描述了通过在半导体芯片40的角落部分处形成凹口来形成倒角部分40a的情况，用于该第一实施例的半导体芯片制造方法不只局限于这种情况，并且可以是其中通过在角落部分处形成通过去除锐利部分而获得的斜切部分的情况。这是因为即使如上所述形成斜切部分，可以抑制碎屑的出现。
此外，尽管已经描述了其中半导体晶片6的主要部分是由硅构成的硅衬底45的情况，当半导体晶片是由GaAs基材料构成来代替以上情况时，可以类似地执行该第一实施例的凹口形成，并且可以获得类似的效果。应该注意的是，优选地，应该使用主要由氯基气体构成的气体作为等离子体处理气体，来代替用于刻蚀硅材料的氟基气体(SF6、CF4)。
此外，尽管以上已经描述了按照绝缘体暴露处理、凹口形成处理、各向同性刻蚀处理、绝缘体去除处理和掩模去除处理的顺序制造半导体芯片40，本实施例不局限于这种情况。可以是在执行绝缘体暴露处理、凹口形成处理或绝缘体去除处理之前或之后的任意时间执行各向同性刻蚀的情况。应该注意的是在相同的等离子体处理条件81A下执行绝缘体暴露处理和凹口形成处理，并且因此可以有效地连续执行这两个工艺。
根据第一实施例，可以获得如下的各种效果。
通过使用半导体晶片，将氧化硅膜35放置在所述半导体晶片上，作为在与电路形成面6a的划分区域R2相对应的部分中的绝缘膜，当半导体晶片6以及从掩模放置面6b执行等离子体切片工艺时，可以实现半导体芯片制造，所述半导体芯片制造能够在已形成的半导体芯片40的角落部分处形成倒角部分40a并且改善横向破裂强度。
具体地，通过在半导体晶片6上执行等离子体切片工艺，在与划分区R2相对应的部分中形成凹槽部分6c，并且根据刻蚀的进行将氧化硅膜35从刻蚀底部部分中暴露出来。随后，通过继续等离子体切片工艺，可以使已暴露的氧化硅膜35用由于等离子体中的离子导致的正电荷充电，并且可以通过充电而向所施加离子的轨迹弯曲，去除与氧化硅膜35接触的半导体芯片40的角落部分来形成倒角部分40a。
通过在半导体芯片40上这样形成倒角部分40a，可以制造这样的半导体芯片，所述半导体芯片能够抑制所制造半导体芯片40的碎屑的出现，并且改善了所述半导体芯片的横向破裂强度。
此外，对于已暴露的氧化硅膜35，可以通过例如切换气体种类的同时执行等离子体刻蚀，肯定地刻蚀氧化硅膜35，并且可以可靠地实现所述去除。因此，在与划分区R2相对应的部分中形成氧化硅膜35的情况下，可以通过切换气体种类来执行等离子体刻蚀工艺来去除氧化硅膜35，在进行等离子体切片工艺的传统半导体晶片501中的划分区R2相对应的部分中没有形成所述氧化硅膜35，并且可以可靠地将半导体晶片6划分为单片半导体芯片40。
另外，通过将刻蚀特征切换为各向同性刻蚀，沿半导体晶片6的表面方向在所形成的凹槽部分6c的内侧表面上执行刻蚀，可以在凹口部分6c的入口附近沿宽度方向实现刻蚀。通过这样执行刻蚀，可以在半导体芯片40的掩模放置面6b上的末端部分和角落部分处形成作为弯曲的凸起表面部分的倒角部分40b。
因此，可以从通过等离子体切片工艺分离的半导体芯片40上去除全部山脊线，使得可以在山脊线和角落部分最初所处的部分处形成平滑弯曲的凸起表面部分，并且可以改善横向破裂强度。
第二实施例
本发明不局限于以上实施例，而是允许按照各种模式实现。例如，以下参考在图16A至16C、图17A至图17C、图18A至图18C以及图19A和图19B中所示的示意性示范图来描述根据本发明第二实施例的半导体芯片制造方法。
该第二实施例的半导体芯片制造方法与第一实施例不同之处在于：使用聚酰亚胺(PI)膜作为绝缘膜来代替如在第一实施例的半导体晶片6中使用氧化硅膜35作为与划分区R2相对应的部分中形成的绝缘膜。以下只描述不同点。通过该第二实施例的半导体芯片制造方法类似地使用在第一实施例中使用的等离子体处理设备的事实是相同的，因此不提供针对设备的描述。此外，示出了该第二实施例的半导体芯片制造方法的程序的流程图与用于第一实施例的流程图类似，不提供对于流程图的描述。
首先，如图16A所示，在与半导体晶片106的电路形成面106a上的各个器件形成区R1相对应的部分中形成半导体器件144。每一个半导体器件144包括诸如MOS(金属-氧化物-半导体)结构晶体管之类的器件，所述MOS结构晶体管器件由硅衬底45(半导体)、在电路形成面106a上直接形成的氧化硅135(氧化物)和在氧化硅135上形成的金属膜(金属)构成。另外，半导体器件144还包括连接端子143(也称为接合焊盘)，用于将所述器件与外部电子设备电连接。在与划分区R2相对应的部分中，与第一实施例不同没有形成氧化硅135。
此外，如图16A所示，在半导体晶片106的电路形成面106a上，将聚酰亚胺膜146形成为覆盖已形成的半导体器件144的表面保护膜。聚酰亚胺膜146具有保护在电路形成面106a上形成、并且放置形成为也覆盖与电路形成面106a上的划分区R2相对应的部分的功能。在半导体器件144中，连接端子143的表面没有彻底地覆盖聚酰亚胺膜，但是暴露用于电连接。此外，半导体晶片106的主体与第一实施例的主体类似的一点是由硅衬底45形成。
如图16B所示，将保护片30粘附性地粘贴到半导体晶片106上，以便保护整个电路形成面106a。随后，如图16C和图17A所示，将抗蚀剂膜31a和掩模狭缝部分31b的的掩模图案形成为限定半导体晶片106的掩模放置面106b上的划分区R2。
通过使用等离子体处理设备101使配置有如上所述形成的掩模的半导体晶片106进行等离子体处理。
具体地，首先通过从半导体晶片106的掩模放置面106b的各向异性刻蚀来执行等离子体切片工艺，通过各向异性刻蚀去除在与划分区R2相对应的部分中的硅衬底45。如图17B所示，通过该工艺，在与划分区R2相对应的部分中形成凹槽部分106c。随着刻蚀的进行，聚酰亚胺膜146变为从刻蚀底部部分中暴露出来(图7的步骤S6中的绝缘体暴露处理)。当如上所述暴露作为绝缘膜的聚酰亚胺膜146时，所暴露的聚酰亚胺膜146充满在等离子体中的离子的正电荷，并且所施加离子的轨迹开始弯曲。因此，如图17C所示，在凹槽部分106c的角落部分处形成凹口142，并且在与聚酰亚胺膜146接触的已分离硅衬底45的角落部分处形成倒角部分140a(图7的步骤S8中的凹口形成处理)。当形成指定尺寸的倒角部分140a时，结束通过各向异性刻蚀的等离子体切片工艺。
随后，将刻蚀特征从各向异性刻蚀切换到各向同性刻蚀，并且开始通过各向同性刻蚀的等离子体切片工艺(图7的步骤S11中的各向同性刻蚀处理)。通过使用各向同性刻蚀的等离子体切片工艺，如图18A所示，在凹槽部分106c的入口部分附近沿半导体晶片6的表面方向对通过使用各向异性刻蚀的等离子体切片工艺形成的凹槽部分106c进行刻蚀(即，在图中上部附近)，并且刻蚀凹槽部分6c以便沿其宽度方向略微扩张。结果，可以在器件形成区R1的掩模放置面106b上形成作为与划分区R2接触的弯曲的凸起表面部分的倒角(R)部分140b。即，在位于器件形成区R1的掩模放置面106b一侧上的末端部分(角落部分)和矩形平面的四个角落部分处形成倒角部分140b。
接下来，开始在划分区域R2上暴露的聚酰亚胺膜146的去除，即绝缘体去除处理(图7的步骤S14)。然而，由于使用聚酰亚胺膜146作为用于该第二实施例的半导体晶片106的绝缘膜，使用能够肯定地影响聚酰亚胺膜146上的等离子体刻蚀的刻蚀。例如，使用包含氧的气体作为刻蚀气体。在等离子体处理设备101中，将在每一个处理中使用的气体种类存储在供气单元20A、20B、20C和20D中。通过这样执行绝缘膜去除工艺，如图18B所示，从与划分区R2相对应部分中去除已暴露的聚酰亚胺膜146。因此，将半导体晶片106划分为器件形成区R1的单片，并且形成半导体芯片140的单片。
随后，通过执行等离子体灰化(图7的步骤S18中的掩模去除处理)从如图18C所示分离的半导体芯片140的掩模放置面106b上去除抗蚀剂膜31a。另外，如图19A和图19B，将粘附带37粘贴到掩模放置面106b上，并且将保护片30从电路形成面106a上剥离。结果，完成了半导体芯片140的制造工艺。
如上所述，即使当半导体晶片106使用表面保护膜聚酰亚胺膜146作为在划分区R2中放置的绝缘膜，通过在等离子体切片工艺期间执行如第一实施例中的凹口形成，可以在电路形成面106a上的末端部分处形成倒角部分140a，并且可以通过使用各向同性刻蚀在掩模放置面106b的末端部分处形成倒角部分140b。因此，可以形成半导体芯片140，所述半导体芯片140具有由其中去除了全部山脊线的平滑弯曲的凸起表面部分构成的角落部分，并且可以制造改善了横向破裂强度的半导体芯片。
第二实施例的修改示例
尽管上面已经描述了使用形成作为表面保护膜的聚酰亚胺膜146作为在划分区R2中放置的绝缘膜的情况，该第二实施例不只局限于这种情况。可以是这样的情况：例如，使用由氮化硅(Si3N4)构成的氮化硅膜作为表面保护膜来代替这种情况。下面描述其中描述了使用氮化硅膜的情况作为根据该第二实施例的修改示例的半导体芯片制造方法。此外，为了描述，在图20中示出了半导体芯片制造方法程序的流程图，并且在图21中示出了其中同时执行凹口形成处理和氮化硅膜(绝缘体)去除处理的示意性示范图。
首先，如图20的流程图所示，在步骤S31中半导体晶片206的加载以完成步骤S37中的绝缘体暴露处理与图7的第一实施例的程序类似。随后，在步骤S38中通过各向异性刻蚀来去除已暴露的氮化硅膜246。关于用于刻蚀氮化硅膜246的气体，使用与用于刻蚀硅衬底145的气体的六氟化碳(SF6)相同的气体。因此，在示出了其中将氮化硅膜246形成为绝缘膜的半导体晶片206的等离子体切片处理状态的图21的示意性示范图中，当通过使用SF6对在与划分区R2相对应的部分中硅衬底245进行刻蚀、从所形成的凹槽部分206c的底部部分暴露出氮化硅膜246时，通过用正电荷对已暴露的氮化硅膜246进行充电来弯曲入射离子的轨迹，来执行凹口形成，并且同时对已暴露的氮化硅膜246进行刻蚀。因此，通过用于凹口形成的各向异性刻蚀执行等离子体切片工艺，可以去除已暴露的氮化硅膜246(凹口形成和绝缘体去除处理)。
如上所述，为了通过凹口形成和已暴露的氮化硅膜246的去除在半导体芯片240上同时执行倒角部分240a的形成，优选地，考虑用于形成所需凹口所需的等离子体处理时间来确定氮化硅膜246的形成厚度。
在图20的流程图中，在步骤S40至S42中执行各向同性刻蚀，随后在步骤S43至S45中执行掩模去除处理，通过在步骤S46至S49中的指定程序完成等离子体切片处理，并且形成半导体芯片240。
第三实施例
接下来，参考在图22中所示程序的流程图以及在图23A至图23C、图24A至图24C、图25A和图25B、以及图26A和图26B中所示的示意性示范图来描述根据本发明第三实施例的半导体芯片的制造方法。通过该第三实施例的半导体芯片的制造方法，通过使用具有作为绝缘膜的绝缘性质的保护片来执行凹口形成等，将所述绝缘膜放置在与第一和第二实施例不同的划分区R2中。以下只描述不同点。此外，可以通过在第一实施例中使用的处理设备101来执行第三实施例的半导体芯片的制造方法。因此，不会提供对于等离子体处理设备101的结构等的描述。
如图23A所示，在半导体晶片306的电路形成面306a上的每一个器件形成区R1中形成半导体器件344。半导体器件344包括诸如MOS结构晶体管之类的器件，所述MOS结构晶体管由硅衬底45、在电路形成面306a上直接形成的氧化硅335、以及在氧化硅335上形成的金属膜构成。另外，半导体器件344还具有连接端子，用于将器件与外部电子设备电连接。此外，半导体器件344的表面用表面保护膜346覆盖。连接端子343没有用表面保护膜335覆盖，而是暴露在外边。此外，在与划分区R2相对应的部分中既没有形成氧化硅335也没有形成表面保护膜346。
首先，如图23B所示，将保护片粘附性地粘贴到半导体晶片306的电路形成面306a上，用于保护所述表面。在该第三实施例中，使用具有电绝缘性质的绝缘保护片330作为这种保护片。此外，上述绝缘保护片330用作放置在划分区R2中的绝缘膜的一个示例。
随后，如图23C所示，形成覆盖半导体晶片306的掩模放置面306b的抗蚀剂膜31，并且形成由掩模狭缝部分31b和抗蚀剂膜31a构成的掩模图案，如图24A所示使得暴露与划分区R2相对应的部分。
通过使用等离子体处理设备101使配置有这样形成的掩模的半导体晶片306受到等离子体处理。具体地，在如图22中所示的步骤S51至步骤S55中执行指定的程序，并且随后，如图24B所示，通过各向异性刻蚀执行等离子体切片工艺去除了与划分区R2相对应的部分(图22的步骤S56和S57的保护片暴露工艺)。结果，将半导体晶片306划分为器件形成区R1的单片，使得形成半导体芯片340的单片。
此外，如果如上所述去除与划分区R2相对应的部分，在划分区R2中暴露了绝缘保护片330的表面(即，暴露了绝缘保护膜)。当如上所述暴露绝缘保护片时，将暴露的绝缘保护片330用等离子体中的离子的正电荷充电，弯曲了随后入射离子的轨迹，并且在位于在半导体芯片340的所示下部一侧上的角落部分处形成凹口342，即如图24C所示形成倒角部分340a。当形成所需尺寸的倒角部分340a时(图22的步骤S58和S59的凹口形成处理)，结束了通过各向异性刻蚀进行的等离子体切片工艺。
随后，将刻蚀特性从各向异性刻蚀切换到各向同性刻蚀，并且执行各向同性刻蚀处理(图22的步骤S60至S62)。通过执行各向同性刻蚀处理，在如图25A所示的已分离半导体芯片340的掩模放置面306b一侧上的角落部分处形成倒角部分340b。
随后，如图25B所示，执行等离子体灰化(图22的步骤S63至S65的掩模去除处理)以去除抗蚀剂膜31a，并且通过执行在步骤S66至S69中指定的程序来完成通过等离子体切片实现的半导体芯片340的分离工艺。另外，如图26A和图26B所示，将粘附带37粘贴到半导体晶片306的掩模放置面306b上，并且从电路形成面306a上剥离绝缘保护片330。结果，制造了半导体芯片340，其中在电路形成面306a的角落部分处形成倒角部分340a并且在掩模放置面306b的角落部分处形成倒角部分340b。
因为如上所述执行凹口形成，可以制造半导体芯片，甚至当使用绝缘保护片330作为在划分区R2中放置的绝缘膜时所述半导体芯片也可以在所制造的半导体芯片340上形成倒角部分340a，并且改善了所述半导体芯片的横向破裂强度。
此外，可以提供半导体芯片的制造方法，所述制造方法可以消除通过使用绝缘保护片330执行等离子体刻蚀工艺以去除绝缘膜的需要，所述绝缘保护片330可以自由地粘附性地作为绝缘膜粘贴到半导体晶片306上、或者从半导体晶片306上剥离，并且提高了所述制造方法的效率。
通过本发明的半导体芯片制造方法制造的半导体芯片可以通过在与其中形成山脊线的部分相对应的部分中形成弯曲的凸起表面部分，使得去除了全部山脊线来改善横向破裂强度。因此，对于使用半导体芯片用于具有诸如个人证明卡片之类的内置半导体芯片的IC卡片尤为有效。以上是因为这种IC卡片具有以下特征：他们通常便携使用，并且通常包含重要的信息分离侧，并且可以通过使用改善了抗弯曲强度的本发明的半导体芯片来改善可靠性。
应该注意的是，通过适当地接合上述各种实施例的任意实施例，可以产生由上述各种实施例所拥有的效果。
尽管已经参考附图接合优选实施例全面地描述了本发明，应该注意的是对于本领域普通技术人员，各种变化和修改是显而易见的。应该理解的是，在不脱离所述权利要求范围的情况下，这些变化和修改包括在由所述权利要求所限定的本发明的范围之内。
将包括说明书、附图和权利要求的、2005年4月14日递交的日本专利申请No.2005-117221的全部公开内容合并在此作为参考。

Claims (21)

1.一种半导体芯片的制造方法，包括：
在具有第一表面和第二表面的半导体晶片的第二表面上执行等离子体刻蚀，在所述第一表面上形成在通过划分区限定的多个器件形成区中放置的半导体器件和在划分区中放置的绝缘膜，并且将保护片粘贴到所述第一表面上，以及在所述第二表面上放置了用于限定划分区的掩模，所述第二表面与所述第一表面相对，从而去除了与划分区相对应的部分，并且将绝缘膜从刻蚀底部部分中暴露出来；
通过在以由于等离子体中的离子导致的电荷对绝缘膜的已暴露表面充电的状态下执行等离子体刻蚀，去除器件形成区中与绝缘膜接触的第一表面一侧上的角落部分；以及
随后，去除已暴露的绝缘膜，使得将器件形成区分离为单独的半导体芯片，从而制造了每一个均包括个体化半导体器件的半导体芯片，
其中，利用在暴露绝缘膜、去除第一表面一侧上的角落部分、或者去除绝缘膜之前或之后的任意时间放置的掩模，从半导体晶片或单独的半导体芯片上的第二表面另外执行各向同性等离子体刻蚀。
2.根据权利要求1所述的半导体芯片的制造方法，其中通过执行各向同性等离子体刻蚀，在半导体晶片的器件形成区或半导体芯片中去除与在第二表面一侧上放置的掩模相接触的角落部分。
3.根据权利要求1所述的半导体芯片的制造方法，其中：
通过在半导体晶片上执行各向异性等离子体刻蚀来执行绝缘膜的暴露；
通过连续地执行各向异性刻蚀去除角落部分；
通过从各向异性刻蚀切换到各向同性刻蚀，通过执行各向同性刻蚀去除与掩模相接触的角落部分；以及
然后去除绝缘体。
4.根据权利要求3所述的半导体芯片的制造方法，其中：
通过在用于各向异性刻蚀的等离子体条件和用于各向同性刻蚀的等离子体条件之间切换来执行各向异性刻蚀和各向同性刻蚀间的切换，通过将包括等离子体发生气体的压力、气体成分、高频输出或放电频率在内的一个参数或多个参数进行组合来确定所述用于各向异性刻蚀的等离子体条件和所述用于各向同性刻蚀的等离子体条件。
5.根据权利要求1所述的半导体芯片的制造方法，其中，在从第二表面进行的等离子体刻蚀中，将在半导体晶片的第一表面上由氧化硅(SiO2)构成的绝缘膜从刻蚀底部部分中暴露出来。
6.根据权利要求1所述的半导体芯片的制造方法，其中，在从第二表面进行的等离子体刻蚀中，将由聚酰亚胺(PI)构成的表面保护膜作为绝缘膜从刻蚀底部部分中暴露出来，所述表面保护膜用于保护在半导体晶片的第一表面上形成的半导体器件的表面。
7.根据权利要求1所述的半导体芯片的制造方法，其中，在去除绝缘膜之后，通过在半导体晶片的第二表面上执行灰化来去除所述掩模。
8.根据权利要求1至7任一项所述的半导体芯片的制造方法，其中，从其上放置了掩模的半导体晶片的第二表面执行等离子体刻蚀，所述掩模具有在与每一个器件形成区的角落部分相对应的部分中形成的粗略弯曲的凸起部分，每一个器件形成区具有粗略的矩形区域。
9.一种半导体芯片的制造方法，包括：
在具有第一表面和第二表面的半导体晶片的第二表面上执行等离子体刻蚀，在所述第一表面上形成在通过划分区限定的多个器件形成区中放置的半导体器件和在划分区中放置的绝缘膜，并且将保护片粘贴到所述第一表面上，以及在所述第二表面上放置了用于限定划分区的掩模，所述第二表面与所述第一表面相对，从而去除了与划分区相对应的部分，并且将绝缘膜从刻蚀底部部分中暴露出来；
通过在以由于等离子体中的离子导致的电荷对绝缘膜的已暴露表面充电的状态下执行等离子体刻蚀，在去除器件形成区中与绝缘膜接触的第一表面一侧上的角落部分的同时，去除已暴露的绝缘膜，从而将器件形成区分离为单独的半导体芯片，并且因此制造了每一个均包括个体化半导体器件的半导体芯片，
其中，利用在暴露绝缘膜、去除第一表面一侧上的角落部分、或者去除绝缘膜之前或之后的任意时间放置的掩模，从半导体晶片或单独的半导体芯片上的第二表面另外执行各向同性等离子体刻蚀。
10.根据权利要求9所述的半导体芯片的制造方法，其中通过执行各向同性等离子体刻蚀，在半导体晶片的器件形成区或半导体芯片中去除与在第二表面一侧上放置的掩模相接触的角落部分。
11.根据权利要求9所述的半导体芯片的制造方法，其中：
通过在半导体晶片上执行各向异性等离子体刻蚀来执行绝缘膜的暴露；
通过连续地执行各向异性刻蚀去除角落部分；以及
然后通过从各向异性刻蚀切换到各向同性刻蚀，通过执行各向同性刻蚀去除与掩模相接触的角落部分。
12.根据权利要求11所述的半导体芯片的制造方法，其中：
通过在用于各向异性刻蚀的等离子体条件和用于各向同性刻蚀的等离子体条件之间切换来执行各向异性刻蚀和各向同性刻蚀间的切换，通过将包括等离子体发生气体的压力、气体成分、高频输出或放电频率在内的一个参数或多个参数进行组合来确定所述用于各向异性刻蚀的等离子体条件和所述用于各向同性刻蚀的等离子体条件。
13.根据权利要求9所述的半导体芯片的制造方法，其中，在从第二表面进行的的等离子体刻蚀中，将在半导体晶片的第一表面上由氮化硅(Si3N4)构成的表面保护膜作为绝缘膜从刻蚀底部部分中暴露出来，所述表面保护膜用于保护在半导体晶片的第一表面上形成的半导体器件的表面。
14.根据权利要求9所述的半导体芯片的制造方法，其中，在通过执行各向同性刻蚀去除与掩模相接触的角落部分之后，通过在半导体晶片的第二表面上执行灰化来去除所述掩模。
15.根据权利要求9至14任一项所述的半导体芯片的制造方法，其中，从其上放置了掩模的半导体晶片的第二表面执行等离子体刻蚀，所述掩模具有在与每一个器件形成区的角落部分相对应的部分中形成的粗略弯曲的凸起部分，每一个器件形成区具有粗略的矩形区域。
16.一种半导体芯片的制造方法，包括：
在具有第一表面和第二表面的半导体晶片的第二表面上执行等离子体刻蚀，在所述第一表面上形成在通过划分区限定的多个器件形成区中放置的半导体器件，并且将具有绝缘性质的保护片粘贴到所述第一表面上，以及在所述第二表面上放置了用于限定划分区的掩模，所述第二表面与所述第一表面相对，从而去除了与划分区相对应的部分，并且将绝缘保护片从刻蚀底部部分中暴露出来，然后将器件形成区分离为单独的半导体芯片；
通过在以由于等离子体中的离子导致的电荷对绝缘膜的已暴露表面充电的状态下执行等离子体刻蚀，去除每一个半导体芯片处与绝缘保护片接触的第一表面一侧上的角落部分，从而因此制造了包括个体化半导体器件的半导体芯片；
其中，利用在暴露绝缘保护片、或者去除第一表面一侧上的角落部分之前或之后的任意时间放置的掩模，从半导体晶片或单独的半导体芯片上的第二表面另外执行各向同性等离子体刻蚀。
17.根据权利要求16所述的半导体芯片的制造方法，其中通过执行各向同性等离子体刻蚀，在半导体晶片的器件形成区或半导体芯片中去除与在第二表面一侧上放置的掩模相接触的角落部分。
18.根据权利要求16所述的半导体芯片的制造方法，其中：
通过在半导体晶片上执行各向异性等离子体刻蚀来执行保护片的暴露；
通过连续地执行各向异性刻蚀来实现角落部分去除处理；
然后通过从各向异性刻蚀切换到各向同性刻蚀，通过执行各向同性刻蚀去除与掩模相接触的角落部分。
19.根据权利要求18所述的半导体芯片的制造方法，其中：
通过在用于各向异性刻蚀的等离子体条件和用于各向同性刻蚀的等离子体条件之间切换来执行各向异性刻蚀和各向同性刻蚀间的切换，通过将包括等离子体发生气体的压力、气体成分、高频输出或放电频率在内的一个参数或多个参数进行组合来确定所述用于各向异性刻蚀的等离子体条件和所述用于各向同性刻蚀的等离子体条件。
20.根据权利要求16所述的半导体芯片的制造方法，其中，在通过执行各向同性刻蚀来去除与掩模接触的角落部分之后，通过从半导体晶片的第一表面剥离来去除绝缘保护片。
21.根据权利要求16至20任一项所述的半导体芯片的制造方法，其中，从其上放置了掩模的半导体晶片的第二表面执行等离子体刻蚀，所述掩模具有在与每一个器件形成区的角落部分相对应的部分中形成的粗略弯曲的凸起部分，每一个器件形成区具有粗略的矩形区域。
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