JP2634300B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置、特にその基板厚を200ミクロ
ン以下に薄くした、マイクロ波帯からミリ波帯で動作す
る高出力増幅器用半導体装置のICパターンに関するもの
である。
ン以下に薄くした、マイクロ波帯からミリ波帯で動作す
る高出力増幅器用半導体装置のICパターンに関するもの
である。
第５図は、従来の高出力増幅器用半導体装置を示す斜
視図、第６図はその表面パターン図、第７図は第６図に
おけるＢ−Ｂ′断面図であり、図において、１は入出力
整合用の回路パターン、２はFET部、３は保護膜、４はG
aAs基板、５は金メッキなどで形成されたPHS（Plated H
eat Sink）層であり、さらにこのPHS層５は、半田ある
いは樹脂などによりパッケージやチップキャリアなどに
ダイボンドされている。また６はGaAs基板４の裏面と表
面を接続するためのバイアスホール部、８は高周波入力
パッド、９は高周波出力パッドである。
視図、第６図はその表面パターン図、第７図は第６図に
おけるＢ−Ｂ′断面図であり、図において、１は入出力
整合用の回路パターン、２はFET部、３は保護膜、４はG
aAs基板、５は金メッキなどで形成されたPHS（Plated H
eat Sink）層であり、さらにこのPHS層５は、半田ある
いは樹脂などによりパッケージやチップキャリアなどに
ダイボンドされている。また６はGaAs基板４の裏面と表
面を接続するためのバイアスホール部、８は高周波入力
パッド、９は高周波出力パッドである。
次に動作について説明する。
高周波入力パッド８より入力されたマイクロ波信号
は、入力側の整合パターン１を通過し、FET部２で増幅
されて、出力整合パターン１を通過し高周波出力パッド
９より出力される。
は、入力側の整合パターン１を通過し、FET部２で増幅
されて、出力整合パターン１を通過し高周波出力パッド
９より出力される。
このような、高周波帯の高出力増幅器用半導体装置に
おいては、FET部２で発生する熱を効率よく放熱するた
めに、放熱性の悪いGaAs基板４の厚みをできるだけ薄
く、例えば約30ミクロンぐらいにし、FET部２で発生す
る熱を効率よく裏面のPHS層５に放熱する必要がある。
おいては、FET部２で発生する熱を効率よく放熱するた
めに、放熱性の悪いGaAs基板４の厚みをできるだけ薄
く、例えば約30ミクロンぐらいにし、FET部２で発生す
る熱を効率よく裏面のPHS層５に放熱する必要がある。
従来の高出力増幅器用半導体装置は、以上のように構
成されているので、パッケージやチップキャリアなどに
手作業でダイボンドする場合、GaAs基板４を直接ピンセ
ットで保持する必要があるため、この時の機械的な圧力
によってGaAs基板４の端面部分にひび、あるいは欠けが
生じるなどの問題があった。また、自動ダイボンド装置
を用いて、パッケージやチップキャリアなどにダイボン
ドする場合にも、素子を吸着するダイコッレットと素子
の接触点がGaAs基板４であるため、手動ダイボンド時と
同様、GaAs基板４にひび，欠けが生じるなどの問題が発
生し、これが素子の歩留まり低下や素子の信頼度の低下
を招く致命的要因となっていた。
成されているので、パッケージやチップキャリアなどに
手作業でダイボンドする場合、GaAs基板４を直接ピンセ
ットで保持する必要があるため、この時の機械的な圧力
によってGaAs基板４の端面部分にひび、あるいは欠けが
生じるなどの問題があった。また、自動ダイボンド装置
を用いて、パッケージやチップキャリアなどにダイボン
ドする場合にも、素子を吸着するダイコッレットと素子
の接触点がGaAs基板４であるため、手動ダイボンド時と
同様、GaAs基板４にひび，欠けが生じるなどの問題が発
生し、これが素子の歩留まり低下や素子の信頼度の低下
を招く致命的要因となっていた。
そして従来このような問題点を解消するために、例え
ば特開平2-15652号公報に示されるように半導体基板側
面全周にわたり金属保護膜で被覆したものがあったが、
このように素子を含む基板全体を金属パターンで覆うと
以下のような問題点を生じることとなる。
ば特開平2-15652号公報に示されるように半導体基板側
面全周にわたり金属保護膜で被覆したものがあったが、
このように素子を含む基板全体を金属パターンで覆うと
以下のような問題点を生じることとなる。
すなわち、 （ｉ）素子をマウント材等に搭載するときにロウ付け処
理を行なう場合、第８図に示すように、該素子と隣接す
る半導体装置11を矢印に示す方向にスライドさせて位置
合わせを行なう際に、基板間に存在するロウ材10がスラ
イド時の応力によりPHS5側面を這い上がり、金属保護膜
７と接触しロウ材が素子の側面あるいは素子の側面と表
面に付着し、隣接する半導体装置11に影響を及ぼし高周
波性能を低下させることがある。
理を行なう場合、第８図に示すように、該素子と隣接す
る半導体装置11を矢印に示す方向にスライドさせて位置
合わせを行なう際に、基板間に存在するロウ材10がスラ
イド時の応力によりPHS5側面を這い上がり、金属保護膜
７と接触しロウ材が素子の側面あるいは素子の側面と表
面に付着し、隣接する半導体装置11に影響を及ぼし高周
波性能を低下させることがある。
（ii）素子の入出力パッド部にワイヤボンディング等を
用いて外部素子と接続する際に、第９図に示すようにワ
イヤ12が金属保護膜７に接触して短絡を起こし、素子の
信頼性を低下させる恐れがある。
用いて外部素子と接続する際に、第９図に示すようにワ
イヤ12が金属保護膜７に接触して短絡を起こし、素子の
信頼性を低下させる恐れがある。
（iii）金属保護膜７が素子の入出力部近傍にてカップ
リングを起こし、素子の特性に悪影響を与えることがあ
る。
リングを起こし、素子の特性に悪影響を与えることがあ
る。
また以上のような問題は、特にMMIC等の高周波を用い
る半導体装置において、その回路特性に大きな影響が生
じることとなる。
る半導体装置において、その回路特性に大きな影響が生
じることとなる。
この発明は上記のような問題点を解消するためになさ
れたもので、ダイボンドなどの素子のハンドリングの際
に、GaAs基板４にひび，欠けの生じるのを未然に防ぐこ
とができるとともに、回路形成時にロウ材が素子上面に
這い上がり金属膜と接触するというようなことがなく、
またワイヤボンディング時に短絡を生じず、さらに素子
と金属保護膜との間でカップリングを生じることのない
半導体装置を得ることを目的とする。
れたもので、ダイボンドなどの素子のハンドリングの際
に、GaAs基板４にひび，欠けの生じるのを未然に防ぐこ
とができるとともに、回路形成時にロウ材が素子上面に
這い上がり金属膜と接触するというようなことがなく、
またワイヤボンディング時に短絡を生じず、さらに素子
と金属保護膜との間でカップリングを生じることのない
半導体装置を得ることを目的とする。
〔課題を解決するための手段〕 本発明に係る高出力増幅器用半導体装置は、ひび，欠
けが生じやすいGaAs基板４のチップ外周部を、入力，出
力パッド部8,9の近傍を除いて、素子の外周部から側面
及び上記放熱用電極に至るまで連続的に金属メッキ膜で
被覆したものである。
けが生じやすいGaAs基板４のチップ外周部を、入力，出
力パッド部8,9の近傍を除いて、素子の外周部から側面
及び上記放熱用電極に至るまで連続的に金属メッキ膜で
被覆したものである。
この発明においては、GaAs基板４のチップ外周部に、
入力，出力パッド部8,9の近傍を除いて、素子の外周部
から側面及び上記放熱用電極に至るまで連続的に形成さ
れた金属メッキパターンを設けたので、ダイボンドの際
にGaAs基板４のひび，欠けが生じにくくなるとともに、
マウント部材に他の素子とマウントする際にロウ材が素
子上面に這い上がることがなく、またワイヤボンディン
グ時にも短絡を生じず、さらに入出力パッド部近傍にて
カップリングを生じることがない。
入力，出力パッド部8,9の近傍を除いて、素子の外周部
から側面及び上記放熱用電極に至るまで連続的に形成さ
れた金属メッキパターンを設けたので、ダイボンドの際
にGaAs基板４のひび，欠けが生じにくくなるとともに、
マウント部材に他の素子とマウントする際にロウ材が素
子上面に這い上がることがなく、またワイヤボンディン
グ時にも短絡を生じず、さらに入出力パッド部近傍にて
カップリングを生じることがない。
以下、この発明の一実施例を図について説明する。第
１図は本発明の一実施例による半導体装置の表面パター
ン図、第２図はその断面図であり、第５図ないし第７図
と同一符号は同一または相当部分を示し、13はGaAs基板
４のチップ外周部に入出力パッド部の近傍を除いて保護
膜３の外周部からPHS5に至るまで連続的に形成された金
属メッキパターンである。
１図は本発明の一実施例による半導体装置の表面パター
ン図、第２図はその断面図であり、第５図ないし第７図
と同一符号は同一または相当部分を示し、13はGaAs基板
４のチップ外周部に入出力パッド部の近傍を除いて保護
膜３の外周部からPHS5に至るまで連続的に形成された金
属メッキパターンである。
また、このような金属保護膜の形成方法としては、第
３図に示されるように、まず、基板４上に所定の形状に
ホール14を形成（図（ａ））した後、メッキを施す以外
の部分をネガ型レジスト15を用いてマスクしてAu等の金
属を用いてメッキを施し金属膜13を形成し（図
（ｂ））、レジストを除去してホール間を連通するよう
な追加ホール16を設ける（図（ｃ））のような方法があ
る。ここで上記レジストにネガ型のものを用いる理由
は、GaAs基板３のエッジ部分において基板上面がその下
面側に比して若干張り出しているような場合に、この張
出部分の下方部に効率よく金属膜を形成することができ
るためである。
３図に示されるように、まず、基板４上に所定の形状に
ホール14を形成（図（ａ））した後、メッキを施す以外
の部分をネガ型レジスト15を用いてマスクしてAu等の金
属を用いてメッキを施し金属膜13を形成し（図
（ｂ））、レジストを除去してホール間を連通するよう
な追加ホール16を設ける（図（ｃ））のような方法があ
る。ここで上記レジストにネガ型のものを用いる理由
は、GaAs基板３のエッジ部分において基板上面がその下
面側に比して若干張り出しているような場合に、この張
出部分の下方部に効率よく金属膜を形成することができ
るためである。
あるいは第４図に示すように素子全周を囲うような形
状のホール14′を形成して（図（ａ））レジストを用い
て所定部分のみにメッキを施す方法（図（ｂ））等の方
法を用いて行なうことができる。
状のホール14′を形成して（図（ａ））レジストを用い
て所定部分のみにメッキを施す方法（図（ｂ））等の方
法を用いて行なうことができる。
次に作用効果について説明する。
素子自身の機能は従来と同じであるためここではその
説明は省略し、以下この発明におけるGaAs基板４のチッ
プ外周部に形成された金属メッキパターン13の作用効果
について説明する。
説明は省略し、以下この発明におけるGaAs基板４のチッ
プ外周部に形成された金属メッキパターン13の作用効果
について説明する。
ダイボンドなどの際に、GaAs基板４周囲に設けられた
金属膜13のために、ひび，欠けが生じることを防止し
て、素子が致命的に不良となることを防ぐことができる
とともに、素子をマウント材にロウ材でもってマウント
して回路形成する際に、高周波入出力部近傍には金属膜
が存在しないので、高周波入出力部近傍においてロウ材
が素子上面に這い上がり金属膜と接触するということが
なく、アセンブリ時の歩留りを向上することができる。
また、ワイヤボンディング時にワイヤと金属膜とが接触
する恐れがなく、短絡を生じることもなく、さらに素子
と金属保護膜との間でカップリングを生じることがな
く、素子の信頼性を向上することができる。
金属膜13のために、ひび，欠けが生じることを防止し
て、素子が致命的に不良となることを防ぐことができる
とともに、素子をマウント材にロウ材でもってマウント
して回路形成する際に、高周波入出力部近傍には金属膜
が存在しないので、高周波入出力部近傍においてロウ材
が素子上面に這い上がり金属膜と接触するということが
なく、アセンブリ時の歩留りを向上することができる。
また、ワイヤボンディング時にワイヤと金属膜とが接触
する恐れがなく、短絡を生じることもなく、さらに素子
と金属保護膜との間でカップリングを生じることがな
く、素子の信頼性を向上することができる。
さらに、金属メッキパターン13でもって保護膜３の外
周部からGaAs基板４側面を連続的に覆う構造としている
ため、半導体素子の静電気等によるチャージアップを防
止して、内部素子が破壊されることを防止することがで
きる。
周部からGaAs基板４側面を連続的に覆う構造としている
ため、半導体素子の静電気等によるチャージアップを防
止して、内部素子が破壊されることを防止することがで
きる。
以上のように、本発明に係る半導体装置によれば、高
周波入出力部を除いて素子の外周部から側面及び上記放
熱用電極に至るまで連続的に金属メッキ層でメタライズ
パターンを形成したので、ダイボンディング作業におけ
るチップ外周部に小さなひび，かけが生じ、それにより
素子が致命的に不良となることを防ぐことができるとと
もに、回路形成時にロウ材が素子上面に這い上がり金属
膜と接触するというようなことがなく、またワイヤボン
ディング時に短絡を生じず、さらに素子と金属保護膜と
の間でカップリングを生じることがなく、素子の信頼性
及び素子の組立歩留りの向上、ひいてはチップコストの
飛躍的な低減を可能とすることができる効果がある。
周波入出力部を除いて素子の外周部から側面及び上記放
熱用電極に至るまで連続的に金属メッキ層でメタライズ
パターンを形成したので、ダイボンディング作業におけ
るチップ外周部に小さなひび，かけが生じ、それにより
素子が致命的に不良となることを防ぐことができるとと
もに、回路形成時にロウ材が素子上面に這い上がり金属
膜と接触するというようなことがなく、またワイヤボン
ディング時に短絡を生じず、さらに素子と金属保護膜と
の間でカップリングを生じることがなく、素子の信頼性
及び素子の組立歩留りの向上、ひいてはチップコストの
飛躍的な低減を可能とすることができる効果がある。
第１図は、この発明の一実施例による半導体装置示す表
面パターン図、第２図はこの発明の一実施例による半導
体装置のＡ−Ａ′断面図、第３図及び第４図は本発明の
半導体装置の製造方法を示す平面工程図、第５図は従来
の半導体装置を示す斜視図、第６図は従来の半導体装置
を示す表面パターン図、第７図は従来の半導体装置のＢ
−Ｂ′断面図、第８図及び第９図は従来の他の半導体装
置における問題点を説明するための一部側断面図であ
る。 図において、１はIC入出力整合パターン、２はFET部、
３は保護膜、４はGaAs基板、５は金メッキなどで形成さ
れたPHS（Plated Heat Sink）層、６はGaAs基板の裏面
と表面を接続するためのバイアホール部、８は高周波入
力パッド、９は高周波出力パッド、13はGaAs基板４のチ
ップ外周部に形成された金属メッキパターンである。 なお図中同一符号は同一又は相当部分を示す。
面パターン図、第２図はこの発明の一実施例による半導
体装置のＡ−Ａ′断面図、第３図及び第４図は本発明の
半導体装置の製造方法を示す平面工程図、第５図は従来
の半導体装置を示す斜視図、第６図は従来の半導体装置
を示す表面パターン図、第７図は従来の半導体装置のＢ
−Ｂ′断面図、第８図及び第９図は従来の他の半導体装
置における問題点を説明するための一部側断面図であ
る。 図において、１はIC入出力整合パターン、２はFET部、
３は保護膜、４はGaAs基板、５は金メッキなどで形成さ
れたPHS（Plated Heat Sink）層、６はGaAs基板の裏面
と表面を接続するためのバイアホール部、８は高周波入
力パッド、９は高周波出力パッド、13はGaAs基板４のチ
ップ外周部に形成された金属メッキパターンである。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】その裏面側に放熱用電極を有し、基板厚を
薄くした高出力増幅器用半導体装置において、 高周波入出力部近傍を除いて素子の外周部から側面及び
上記放熱用電極に至るまで連続的に金属メッキ層でメタ
ライズパターンを形成したことを特徴とする半導体装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2136438A JP2634300B2 (ja) | 1990-05-24 | 1990-05-24 | 半導体装置 |
| GB9110492A GB2244376B (en) | 1990-05-24 | 1991-05-15 | A semiconductor device |
| FR919106289A FR2662542B1 (fr) | 1990-05-24 | 1991-05-24 | Dispositif a semiconducteurs comportant un motif metallise. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2136438A JP2634300B2 (ja) | 1990-05-24 | 1990-05-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0429330A JPH0429330A (ja) | 1992-01-31 |
| JP2634300B2 true JP2634300B2 (ja) | 1997-07-23 |
Family
ID=15175131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2136438A Expired - Lifetime JP2634300B2 (ja) | 1990-05-24 | 1990-05-24 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2634300B2 (ja) |
| FR (1) | FR2662542B1 (ja) |
| GB (1) | GB2244376B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6940157B2 (en) | 2002-08-21 | 2005-09-06 | Kabushiki Kaisha Toshiba | High frequency semiconductor module, high frequency semiconductor device and manufacturing method for the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE60030417D1 (de) | 2000-05-08 | 2006-10-12 | St Microelectronics Srl | Elektrische Verbindungsstruktur für elektronische Leistungsbauelemente und Verbindungsmethode |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2379911A2 (fr) * | 1975-10-30 | 1978-09-01 | Alsthom Atlantique | Semi-conducteur de puissance non encapsule |
| JPS57196537A (en) * | 1981-05-28 | 1982-12-02 | Nec Home Electronics Ltd | Manufacture of semiconductor device |
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