JP2009283754A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】イオン注入工程を用いることなく、低温プロセスでオーミック電極を形成することができる半導体装置の製造方法を提供する。
【解決手段】ｎ+型基板１の表面側に素子構造や表面電極を形成した後、ｎ+型基板１の裏面１ｂに研磨処理を行って裏面１ｂに微細な凹凸を形成する。そして、凹凸が形成された裏面１ｂ上に金属薄膜１１０を形成した後、ｎ+型基板１の裏面１ｂ側に光子エネルギーとレーザ出力の積が１０００ｅＶ・ｍＪ／ｃｍ2以上かつ８０００ｅＶ・ｍＪ／ｃｍ2以下となるような条件でレーザ光を照射することでシリサイド層１１１を含むドレイン電極１１を形成する。これにより、ｎ+型基板１に高温処理を行うことなく、ｎ+型基板１にドレイン電極１１にシリサイド層１１１を生成できる。したがって、イオン注入工程を用いることなく、かつ低温プロセスによってドレイン電極１１をオーミック電極にできる。
【選択図】図２
【解決手段】ｎ+型基板１の表面側に素子構造や表面電極を形成した後、ｎ+型基板１の裏面１ｂに研磨処理を行って裏面１ｂに微細な凹凸を形成する。そして、凹凸が形成された裏面１ｂ上に金属薄膜１１０を形成した後、ｎ+型基板１の裏面１ｂ側に光子エネルギーとレーザ出力の積が１０００ｅＶ・ｍＪ／ｃｍ2以上かつ８０００ｅＶ・ｍＪ／ｃｍ2以下となるような条件でレーザ光を照射することでシリサイド層１１１を含むドレイン電極１１を形成する。これにより、ｎ+型基板１に高温処理を行うことなく、ｎ+型基板１にドレイン電極１１にシリサイド層１１１を生成できる。したがって、イオン注入工程を用いることなく、かつ低温プロセスによってドレイン電極１１をオーミック電極にできる。
【選択図】図２
Description
本発明は、炭化珪素（以下、ＳｉＣという）で構成される半導体素子に形成される電極のオーミック接触を実現することができる半導体装置の製造方法に関する。
従来より、ＳｉＣ基板に縦型パワーデバイスを形成した場合、当該デバイスを電気回路等と接続するための電極、特にドレイン電極を形成するに際し、ＳｉＣ基板とドレイン電極との接触抵抗を低減させたオーミック電極を形成することが望まれている。
上記オーミック電極を形成する方法として、ＳｉＣ基板で構成される半導体装置において、ｎ型ＳｉＣとｐ型ＳｉＣとの双方に対して低抵抗（電位障壁が小さな）接続となるオーミック電極を得るために、ＳｉＣ基板にＮｉを蒸着した後、熱処理を行うというシリサイドプロセスを行い、ＳｉＣ基板にＮｉシリサイド膜を形成する方法が報告されている（例えば、非特許文献１参照）。
また、オーミック電極の形成方法として、ＳｉＣ基板に不純物ドープ層を形成し、当該不純物ドープ層上に金属薄膜を形成して当該金属薄膜上面からレーザ光照射を行うことでオーミック電極を形成する方法が提案されている（特許文献１参照）。
具体的には、ＳｉＣ基板の表面側に電極を形成した後、樹脂膜によってＳｉＣ基板の表面側の電極を保護する。続いて、ＳｉＣ基板の裏面の薄膜化を行い、ＳｉＣ基板の裏面に不純物のイオン注入を行う。そして、高温熱処理によって不純物を活性化させた後、ＳｉＣ基板の裏面に電極としての金属薄膜を形成し、当該金属薄膜上へのレーザ光照射を行うことでオーミック電極を形成している。
さらに、オーミック電極の電極形成面の処理として、ＳｉＣ基板の露出面に研磨処理またはレーザ光照射を施すことにより、露出面に微細な凹凸を形成した後に電極を形成する方法が提案されている（特許文献２参照）。
具体的には、ＳｉＣ基板の表面側に電極を形成し、樹脂膜によってＳｉＣ基板の表面側の電極を保護する。続いて、ＳｉＣ基板の裏面を薄膜化し、当該薄膜化したＳｉＣ基板の裏面に研磨処理またはレーザ光照射を施すことでＳｉＣ基板の裏面に微細な凹凸を形成する。この後、微細な凹凸が形成されたＳｉＣ基板の裏面に電極としての金属薄膜を形成する。
しかしながら、上記非特許文献１に示される技術では、電極材料にＮｉを用いて、ＮｉとＳｉＣのＳｉの化合物であるＮｉシリサイドを生成するため、８００℃以上のシンタが必要になっている。
また、特許文献１に記載の方法では、オーミック電極の形成においてレーザ光照射を行っているが、ＳｉＣ基板裏面に不純物をドーピングした層を必要としている。この不純物の活性化のためには、不純物ドープ層を形成した後に比較的高温で熱処理を施す必要がある。イオン注入法では、例えば１６００℃〜１７００℃程度の高温でＳｉＣ基板に熱処理を施すこととなる。
したがって、これらの方法では、高温熱処理による不純物の活性化の工程でＳｉＣ基板の表面側に形成した表面電極が熱的ダメージを受けてしまい、デバイスの使用上種々の不具合が発生する可能性があった。
また、縦型パワーデバイスのように表裏方向で電流を流すものにおいて、動作抵抗を低減させるためにＳｉＣ基板を薄膜化させることが好ましい。しかし、高温の熱処理が困難な厚さにＳｉＣ基板を薄膜化した場合、熱処理を施すことができないためにＳｉＣ基板の裏面にオーミック電極を形成することができないという問題もあった。
そこで、高温で熱処理せずに不純物ドープ層を活性化する方法として、ＳｉＣ基板にレーザ光を照射する方法が特許文献３に提案されている。この方法を用いた場合の裏面電極の形成プロセスは以下のようになる。
まず、縦型素子を形成したＳｉＣ基板の表面側に電極を形成する。次に、樹脂膜によってＳｉＣ基板の表面を保護し、ＳｉＣ基板の裏面を薄膜化する。そして、ＳｉＣ基板の裏面へ不純物のイオン注入を行い、ＳｉＣ基板の裏面へレーザ光照射を行う。この後、ＳｉＣ基板の裏面に金属薄膜を形成することで電極を形成する。
今井聖支、他１名，「２９ｐ−ＺＭ−１４、Ｎｉサリサイドプロセスを用いたｎ型およびｐ型ＳｉＣ同時コンタクト」，第５１回応用物理関係連合講演会講演予稿集，社団法人応用物理学会、２００４年３月２８日、第１分冊、ｐ．４３７ 特開２００４−１５８７０２号公報
特開２００６−４１２４８号公報
特開２００２−２８９５５０号公報
今井聖支、他１名，「２９ｐ−ＺＭ−１４、Ｎｉサリサイドプロセスを用いたｎ型およびｐ型ＳｉＣ同時コンタクト」，第５１回応用物理関係連合講演会講演予稿集，社団法人応用物理学会、２００４年３月２８日、第１分冊、ｐ．４３７
しかしながら、特許文献３に示すようにイオン注入を用いる方法では、イオン注入装置が高額であることに加えて、イオン注入工程自体高額な費用が必要になるという問題がある。したがって、イオン注入工程を行うことなくオーミック電極が得られるようにするのが望ましい。
本発明は上記点に鑑みて、イオン注入工程を用いることなく、低温プロセスでオーミック電極を形成することができる半導体装置の製造方法を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、半導体基板（１）を用意し、当該半導体基板（１）の裏面を研磨することで当該裏面に凹凸を形成する研磨工程と、研磨工程の後、半導体基板（１）の裏面上に金属薄膜（１１０）を形成する金属薄膜形成工程と、金属薄膜形成工程の後、金属薄膜にレーザ光（５０）を照射することで第１の電極（１１）を形成する電極形成工程と、を含み、電極形成工程では、レーザ光における光子エネルギー（ｅＶ）とレーザ出力（ｍＪ／ｃｍ2）の積が、１０００（ｅＶ・ｍＪ／ｃｍ2）以上かつ８０００ （ｅＶ・ｍＪ／ｃｍ2）以下となるよう範囲の波長とレーザ出力とすることを特徴としている。
このような工程順序で第１の電極を形成することにより、半導体基板（１）に高温処理を行うことなく、半導体基板（１）に第１の電極（１１）にシリサイド層（１１１）を生成することができる。したがって、イオン注入工程を用いることなく、かつ低温プロセスによって第１の電極（１１）をオーミック電極とすることが可能となる。
請求項２に記載の発明では、研磨工程の際に、半導体基板の裏面の粗度（Ｒａ）が１０ｎｍ以上かつ５００ｎｍ以下となるように裏面を研磨することを特徴としている。
このように、微細な凹凸を形成する際に表面粗度（Ｒａ）が１０ｎｍ以上かつ５００ｎｍ以下となるようにしている。このため、より良好なオーミック接合を得ることができる。
請求項３に記載の発明では、金属薄膜形成工程の際に、金属薄膜としてＮｉ、Ｔｉ、Ｍｏ、Ｗのいずれか１つもしくは複数を含む金属を形成することを特徴としている。
このように、シリサイド層（１１１）を形成するために用いられる金属として、Ｎｉ、Ｔｉ、Ｍｏ、Ｗのいずれか１つもしくは複数を含む金属を適用することができる。このような金属薄膜の膜厚を、請求項４に記載したように、例えば１０ｎｍにすることができる。
さらに、半導体基板（１）を用意する際に、請求項６に記載したように、半導体基板（１）の主表面側に素子構造および第２の電極（１０）が形成された縦型の半導体素子を形成しておいたものを用意し、第２の電極（１０）の形成後に半導体基板（１）の裏面（１ｂ）を研磨するようにすることもできる。
上述のように、第１の電極を低温プロセスで形成することができるので、第１の電極（１１）を形成する前に半導体基板に素子構造等を形成したとしても、当該素子構造等に熱的ダメージを与えないようにすることができる。
この場合、請求項７に記載したように、第２の電極を形成した後に半導体基板の主表面側に当該第２の電極を覆う保護膜（４０）を形成することが好ましい。これにより、半導体基板の主表面側を保護しつつ、第１の電極（１１）の形成を行うことができる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
（第１実施形態）
以下、本発明を図に示す実施形態について説明する。図１に、本実施形態に示すＳｉＣ半導体装置の製造方法により製造したプレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイスは、例えばインバータに適用すると好適なものである。図１に基づいて縦型パワーＭＯＳＦＥＴの構造について説明する。
以下、本発明を図に示す実施形態について説明する。図１に、本実施形態に示すＳｉＣ半導体装置の製造方法により製造したプレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイスは、例えばインバータに適用すると好適なものである。図１に基づいて縦型パワーＭＯＳＦＥＴの構造について説明する。
ｎ+型半導体基板（以下、ｎ+型基板という）１は、上面を主表面１ａとし、主表面１ａの反対面である下面を裏面１ｂとしており、単結晶ＳｉＣからなるものである。また、ｎ+型基板１の厚さは３５０μｍである。このｎ+型基板１の主表面１ａ上には、ｎ+型基板１よりも低いドーパント濃度を有するＳｉＣにて構成されたｎ-型エピタキシャル層（以下、ｎ-型エピ層という）２が積層されている。
ｎ-型エピ層２の表層部における所定領域には、所定深さを有するｐ-型ベース領域３ａおよびｐ-型ベース領域３ｂ（以下、ｐ-型ベース領域３ａ、３ｂという）が離間して形成されている。また、ベース領域３ａ、３ｂにおいて、一部厚さが厚くなったディープベース層３０ａ、３０ｂが形成されている。このディープベース層３０ａ、３０ｂは、ｎ+型ソース領域４ａ、４ｂに重ならない部分に形成されており、ｐ-型ベース領域３ａ、３ｂのうちディープベース層３０ａ、３０ｂが形成された厚みが厚くなった部分が、ディープベース層３０ａが形成されていない厚みの薄い部分よりも不純物濃度が濃くなっている。
このようなディープベース層３０ａ、３０ｂによって、ディープベース層３０ａ、３０ｂ下のｎ-型エピ層２における厚さが薄くなり（ｎ+型半導体ｎ+型基板１とディープベース層３０ａ、３０ｂとの距離が短くなり）電界強度を高くすることができ、アバランシェブレークダウンさせ易くすることができる。
また、ｐ-型ベース領域３ａの表層部における所定領域には、当該ｐ-型ベース領域３ａよりも浅いｎ+型ソース領域４ａが形成され、ｐ-型ベース領域３ｂの表層部における所定領域には、当該ｐ-型ベース領域３ｂよりも浅いｎ+型ソース領域４ｂがそれぞれ形成されている。
さらに、ｎ+型ソース領域４ａとｎ+型ソース領域４ｂとの間におけるｎ-型エピ層２およびｐ-型ベース領域３ａ、３ｂの表面部にはｎ-型層５ａおよびｎ+型層５ｂからなるｎ-型ＳｉＣ層５が延設されている。つまり、ｐ-型ベース領域３ａ、３ｂの表面部においてソース領域４ａ、４ｂとｎ-型エピ層２とを繋ぐようにｎ-型ＳｉＣ層５が配置されている。このｎ-型ＳｉＣ層５は、デバイスの動作時にデバイス表面においてチャネル形成層として機能する。以下、ｎ-型ＳｉＣ層５を表面チャネル層という。
表面チャネル層５のうちｐ-型ベース領域３ａ、３ｂの上部に配置されたｎ-型層５ａのドーパント濃度は、１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度となっており、かつ、ｎ-型エピ層２およびｐ-型ベース領域３ａ、３ｂのドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。
また、ｐ-型ベース領域３ａ、３ｂ、ｎ+型ソース領域４ａ、４ｂの表面部には凹部６ａ、６ｂが形成されている。
表面チャネル層５の上面およびｎ+型ソース領域４ａ、４ｂの上面にはゲート絶縁膜（シリコン酸化膜）７が形成されている。さらに、ゲート絶縁膜７の上にはゲート電極８が形成されている。ゲート電極８は絶縁膜９にて覆われている。当該絶縁膜９として、シリコン酸化膜が用いられている。その上にはソース電極１０が形成され、ソース電極１０はｎ+型ソース領域４ａ、４ｂおよびｐ-型ベース領域３ａ、３ｂと接している。また、ｎ+型基板１の裏面１ｂには、ドレイン電極１１が形成されている。このドレイン電極１１は、ｎ+型基板１の裏面１ｂに対してオーミック接合されている。
なお、ｎ-型エピ層２のうち、ｐ-型ベース領域３ａ、３ｂに挟まれた部分がいわゆるＪ−ＦＥＴ部を構成する。また、上記ソース電極１０は本発明の第２の電極に相当し、ドレイン電極１１は本発明の第１の電極に相当する。
次に、図１に示す縦型パワーＭＯＳＦＥＴの製造方法について説明する。ただし、本実施形態にかかる縦型パワーＭＯＳＦＥＴの基本的な製造方法に関しては従来と同様であるため、従来と異なるドレイン電極１１の形成方法についてのみ説明する。
図２は、図１に示した縦型パワーＭＯＳＦＥＴにおけるドレイン電極１１の製造工程を示した図である。なお、図２では、簡略化のため縦型パワーＭＯＳＦＥＴの素子構造については図示を省略してある。
まず、ｎ+型基板１の表面側に図１に示されるデバイスを形成したもの、すなわちドレイン電極１１を除くソース電極１０まで形成したものを用意する。
そして、図２（ａ）に示す工程を行う。具体的には、ｎ+型基板１を薄膜化し、ｎ+型基板１の厚さを３５０μｍとする。そして、当該ｎ+型基板１の主表面１ａ側にソース電極１０を覆う保護膜４０を形成する。当該保護膜４０は、ｎ+型基板１に形成された表面電極、すなわちソース電極１０等を保護するものであり、例えばポリイミド等の樹脂材料が採用される。この保護膜４０により、ｎ+型基板１の表面側を固定して、以下に示す工程により、ｎ+型基板１の裏面１ｂにドレイン電極１１を形成する。
次に、ｎ+型基板１の裏面１ｂに対する研磨処理を行う（研磨工程）。本実施形態では、研磨方法としてグラインディングを採用する。グラインディングとは、砥石を回転させて当該砥石を加工対象面に押し当てて行う研磨方法である。この研磨方法により、ｎ+型基板１の裏面１ｂに微細な凹凸を形成する。このとき、ｎ+型基板１の裏面１ｂの表面粗度Ｒａを１０ｎｍ以上かつ５００ｎｍ以下となるようにしている。この理由については後述する。
続く、図２（ｂ）に示す工程では、図２（ａ）に示す工程で凹凸形状とされたｎ+型基板１の裏面１ｂ上に金属薄膜１１０を形成する（金属薄膜形成工程）。例えば、ｎ+型基板１の裏面１ｂ上にＮｉを蒸着させることにより、ｎ+型基板１の裏面１ｂ上に金属薄膜１１０を形成する。このとき、表面粗度Ｒａに対応できるように、金属薄膜１１０の厚みを設定し、例えば１０ｎｍ以上にする。
また、図２（ｃ）に示す工程では、金属薄膜１１０にレーザ光照射を行う（電極形成工程）。具体的には、ＬＤ励起固体レーザ（基本波長１０６４ｎｍ）を採用し、ＬＤ励起固体レーザのレーザ光５１をｎ+型基板１の裏面１ｂ上で走査して、好ましくはスキャニングもしくはマスキングにより金属薄膜１１０が形成された部分にのみレーザ光５１が照射されるようにする。これにより、金属薄膜１１０を構成する金属（本実施形態ではＮｉ）とｎ+型基板１を構成するＳｉとを反応させて、図２（ｄ）に示されるシリサイド層１１１を生成することができる。このとき、ＬＤ励起個体レーザの光子エネルギーとレーザ出力の積が１０００ｅＶ・ｍＪ／ｃｍ2以上かつ８０００ｅＶ・ｍＪ／ｃｍ2以下となるような条件としている。この理由については後述する。
以上のようにして、図１に示す縦型パワーＭＯＳＦＥＴが完成する。そして、このような工程により、シリサイド層１１１を含むドレイン電極１１を形成することができ、イオン注入工程を用いることなく、かつ低温プロセスによってドレイン電極１１をオーミック電極とすることができる。
ここで、図２（ａ）に示される研磨処理工程における表面粗度Ｒａや図２（ｃ）に示されるレーザ光照射工程における光子エネルギとレーザ出力の積を上述した数値としている理由について説明する。
まず、図２（ａ）に示される研磨処理工程について説明する。本発明者らは、実験的に、研磨処理工程におけるｎ+型基板１の裏面１ｂの表面粗度Ｒａを０．５ｎｍ、１ｎｍ、８ｎｍ、５０ｎｍ、２００ｎｍの５水準とし、それぞれの水準で金属薄膜１１０を形成して、図２（ｃ）に示すレーザ光照射工程を行った。そして、このように表面粗度Ｒａを変化させてドレイン電極１１を形成した試料について抵抗測定を行ったところ、図３に示す結果が得られた。
この図に示されるように、ｎ+型基板１の裏面１ｂの表面粗度Ｒａが０．５ｎｍの場合、ドレイン電極１１はショットキー接合になった。また、この場合についてオージェ分析を行ったところ、Ｎｉシリサイドは生成されていなかった。
これに対して、ｎ+型基板１の裏面１ｂの表面粗度Ｒａが１ｎｍ以上になると、表面粗度Ｒａが０．５ｎｍの場合よりも抵抗値が下がった。そして、上記と同様にオージェ分析を行ったところ、表面粗度Ｒａが１ｎｍ以上の場合ではＮｉシリサイドが生成されているという結果が得られ、ドレイン電極１１がｎ+型基板１に対してオーミック接合されていることがわかった。特に、ｎ+型基板１の裏面１ｂの表面粗度Ｒａが５０ｎｍ、２００ｎｍの場合、１０-3Ω・ｃｍ-2〜１０-4Ω・ｃｍ-2のオーダーの低抵抗の良好なオーミック電極を得ることができた。
これらの結果に基づき、ｎ+型基板１の裏面１ｂの表面粗度Ｒａを１ｎｍ以上にしておくことにより、良好なオーミック電極を得ることが可能となる。ただし、図３に示される結果から表面粗度Ｒａを１０ｎｍ未満とすると、オーミック接合であったとしても抵抗値が高くなってしまう。また、表面粗度Ｒａは各値について±２０％程度の幅があるため、表面粗度Ｒａを８ｎｍとして測定を行った場合に対し２０％の幅を考慮した１０ｎｍを下限値とするのが好ましい。また、表面粗度Ｒａが１ｎｍ以上であればどのような値であってもオーミック電極を得られるかもしれないが、ｎ+型基板１に対して５００ｎｍを超える表面粗度Ｒａを実現することは困難である。このため、実際に製造できる５００ｎｍを上限値とするのが好ましい。
このため、上述したように、ｎ+型基板１の裏面１ｂの表面粗度Ｒａを１０ｎｍ以上かつ５００ｎｍ以下としている。また、図３の結果からもわかるように、表面粗度Ｒａを５０ｎｍ以上かつ２００ｎｍ以下にすると、より良好なオーミック接合を得ることができる。
次に、図２（ｃ）に示されるレーザ光照射工程について説明する。本発明者らは、図２（ｃ）に示されるレーザ照射の工程において、基本波長が１０６４ｎｍであるＬＤ励起個体レーザを用い、波長変換アダプタにて２倍波（５３２ｎｍ）、３倍波（３５５ｎｍ）、４倍波（２６６ｎｍ）を生成し、レーザ光５１の波長を１０６４ｎｍ、５３２ｎｍ、３５５ｎｍ、２６６ｎｍの４水準として、それぞれの水準でドレイン電極１１を形成した。そのとき、レーザ光５１の強度を２００ｍＪ／ｃｍ2〜１０００ｍＪ／ｃｍ2とした。このようにして形成したドレイン電極１１について抵抗測定を行ったところ、図４に示す結果が得られた。
この図に示されるように１０６４ｎｍ、５３２ｎｍ、３５５ｎｍ、２６６ｎｍの各波長のレーザ光ともレーザ出力が大きくなるほど抵抗値が下がることがわかる。ここで、光の光子エネルギーは光の波長が短くなるほど大きくなることが知られている。即ち、１０６４ｎｍの波長（基本波）の光子エネルギーは１．１６ｅＶであるが、５３２ｎｍ（２倍波）、３６６ｎｍ（３倍波）、２６６ｎｍ（４倍波）の各波長の光子エネルギーはそれぞれ２．３３ｅＶ（２倍）、３．５０ｅＶ（３倍）、４．６６ｅＶ（４倍）になる。
本発明者らは、この光子エネルギに着目し、図４の抵抗値を光子エネルギーとレーザ出力の積に対して再度図示した。図５は、その結果を示した図である。
この図に示されるように各波長の抵抗値とも同じ曲線上に重なっていることが判る。特に、光子エネルギーとレーザ出力の積が１０００ｅＶ・ｍＪ／ｃｍ2以上かつ８０００ｅＶ・ｍＪ／ｃｍ2以下では１０-3Ω・ｃｍ-2以下の低抵抗の良好なオーミック電極を得ることができた。ただし、光子エネルギーが大きすぎるとｎ+型基板１の裏面１ｂの表面がレーザ照射による熱でアブレーションや溶融を起こしてしまう可能性があるため、光子エネルギとレーザ出力の積を８０００ｅＶ・ｍＪ／ｃｍ2以下にするのが好ましい。
このため、上述したように、ＬＤ励起個体レーザの光子エネルギとレーザ出力の積が１０００ｅＶ・ｍＪ／ｃｍ2以上かつ８０００ｅＶ・ｍＪ／ｃｍ2以下となるような条件としている。
さらに、本発明者らは、ドレイン電極１１を従来の方法と本実施形態に係る方法とでそれぞれ形成し、オージェ分析を行ってそれぞれ比較した。なお、従来の方法とは、ｎ+型基板１の裏面１ｂにレーザ光を照射した後、金属薄膜１１０を形成するという工程順である。
すなわち、従来の方法および本実施形態に係る方法でそれぞれ得られたサンプルについて金属薄膜１１０をキャロス洗浄により除去し、その後、ｎ+型基板１の裏面１ｂについてオージェ分析を行った。その結果を図６に示す。
図６（ａ）は従来の方法によって、図６（ｂ）は本実施形態に係る方法によって、それぞれドレイン電極１１を形成した場合のオージェ分析の結果である。図６に示される各グラフの横軸はｎ+型基板１の深さ、縦軸は検出強度である。当該検出強度が大きいほど、検出対象となった元素が多く分布している。
図６（ａ）に示されるように、従来の方法でドレイン電極１１を形成した場合、ｎ+型基板１を構成する炭素（Ｃ）や酸素（Ｏ）の存在を検出することができたが、金属薄膜１１０を構成するＮｉを検出することはできなかった。すなわち、ｎ+型基板１内にＮｉが存在せず、Ｎｉシリサイドが形成されていないと言える。
しかし、図６（ｂ）に示されるように、本実施形態の方法によってドレイン電極１１を形成した場合、ｎ+型基板１の裏面１ｂに近いほどＮｉが多く検出され、ｎ+型基板１の裏面１ｂから深くなるほど、Ｎｉの検出強度が減少している。すなわち、ｎ+型基板１の裏面１ｂから深さ方向にＮｉシリサイドが形成されていると言える。
このように、本実施形態に係る方法、すなわち金属薄膜１１０を形成した後にレーザ光の照射を行い、高温処理を行わない方法でドレイン電極１１を形成したとしても、ｎ+型基板１にＮｉシリサイドを形成することができる。
なお、本実施形態のようにしてｎ+型基板１の裏面電極、すなわちドレイン電極１１を形成した後も、表面側の素子の電気特性に変化はみられなかった。したがって、表面電極を形成したｎ+型基板１、特に薄膜化したｎ+型基板１の表面側に熱的ダメージを与えることなく、裏面にオーミック電極（ドレイン電極１１）を形成することができる。
このように、本実施形態におけるプロセス、すなわちｎ+型基板１の裏面１ｂに研磨処理によって微細な凹凸を形成し、当該裏面１ｂに金属薄膜１１０を設け、その後にレーザ光を照射するという工程順で裏面電極であるドレイン電極１１を形成することによって、ＳｉＣの裏面に対して低抵抗のオーミック電極を得ることができる。
以上説明したように、本実施形態では、ｎ+型基板１の表面側に素子構造や表面電極を形成した後、ｎ+型基板１の裏面１ｂに研磨処理を行って裏面１ｂに微細な凹凸を形成する。そして、凹凸が形成された裏面１ｂ上に金属薄膜１１０を形成した後、ｎ+型基板１の裏面１ｂ側に光子エネルギーとレーザ出力の積が１０００ｅＶ・ｍＪ／ｃｍ2以上かつ８０００ｅＶ・ｍＪ／ｃｍ2以下となるような条件でレーザ光を照射することでシリサイド層１１１を含むドレイン電極１１を形成するようにしている。
これにより、ｎ+型基板１に高温処理を行うことなく、ｎ+型基板１にドレイン電極１１にシリサイド層１１１を生成することができる。すなわち、ｎ+型基板１の表面側に形成された素子構造に熱的ダメージを与えることなく、ドレイン電極１１をｎ基板１の裏面１ｂにオーミック接合することができる。したがって、イオン注入工程を用いることなく、かつ低温プロセスによってドレイン電極１１をオーミック電極とすることが可能となる。
さらに、微細な凹凸を形成する際に表面粗度Ｒａが１０ｎｍ以上かつ５００ｎｍ以下となるようにしている。このため、より良好なオーミック接合を得ることができる。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してシリサイド層１１１を形成するために用いるレーザ光を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してシリサイド層１１１を形成するために用いるレーザ光を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
上記第１実施形態ではＬＤ励起個体レーザを用いたが、本実施形態ではレーザ光としてＫｒＦエキシマレーザ（２４８ｎｍ）を採用する。そして、ＫｒＦエキシマレーザのレーザ光の強度を１３００ｍＪ／ｃｍ2としてドレイン電極１１にシリサイド層１１１を生成した。このレーザ光の光子エネルギは５．００ｅＶであるので、光子エネルギとレーザ出力の積は６５００ｅＶ・ｍＪ／ｃｍ2になる。このような場合でも１０-3Ω・ｃｍ-2以下の低抵抗の良好なオーミック電極を得ることができた。したがって、ＫｒＦエキシマレーザを用いても上記第１実施形態と同様の効果を得ることができる。なお、ＫｒＦエキシマレーザを用いる場合であっても、光子エネルギーとレーザ出力の積が１０００ｅＶ・ｍＪ／ｃｍ2以上かつ８０００ｅＶ・ｍＪ／ｃｍ2以下となるような条件でレーザ光を照射することに関しては、第１実施形態と同様であり、これにより上記第１実施形態と同様の効果を得ることができる。
（他の実施形態）
上記各実施形態では、パワーＭＯＳＦＥＴを例に挙げて説明したが、これは単なる一例であり、ダイオードやＩＧＢＴなどの他の素子構造を備えたものについても本発明を適用することが可能である。
上記各実施形態では、パワーＭＯＳＦＥＴを例に挙げて説明したが、これは単なる一例であり、ダイオードやＩＧＢＴなどの他の素子構造を備えたものについても本発明を適用することが可能である。
図２（ａ）に示す工程では、研磨処理としてグラインディングの方法を採用しているが、グラインディングの他に、サンドブラスト、ラッピングなどの方法を採用することもできる。サンドブラストとは、圧縮空気または遠心力などで、砂または粒状の研磨材を加工対象面（裏面１ｂ）に吹きつけて行う研磨法である。また、ラッピングとは、遊離砥粒を分散させた研磨剤を加工対象面と工具（ラップ）との間に介在させた状態で両者を擦り合わせる運動を行う研磨法である。裏面１ｂの凹凸形成については、グラインディング、サンドブラスト、およびラッピング以外の研磨方法を採用しても構わない。
図２（ｂ）に示す工程では、金属薄膜１１０を蒸着の方法により形成したが、化学気相成長法（ＣＶＤ法）、塗布・コーティング法、または電気メッキ法などによって金属薄膜１１０を形成することもできる。
図２（ｃ）に示す工程では、レーザ光としてＬＤ励起固体レーザのレーザ光を用いたが、半導体レーザやＹＡＧレーザ、ガスレーザなどのレーザ光を用いてレーザ照射することもできる。
また、金属薄膜１１０の材質として、Ｎｉの他にシリサイドを形成するＴｉ、Ｍｏ、Ｗなどの金属を採用することもできる。例えば、金属薄膜１１０としてＴｉを採用し、図２に示される工程によってドレイン電極１１を形成した後、オージェ分析を行ったところ、Ｔｉシリサイドの生成を確認できた。このように、Ｔｉ等、Ｎｉ以外にもシリサイド層１１１を生成できる金属材料にて金属薄膜１１０を形成しても、ドレイン電極１１の抵抗を低減することができる。
１ ｎ+型基板
１ａ 主表面
１ｂ 裏面
１０ ソース電極
１１ ドレイン電極
４０ 保護膜
５１ レーザ光
１１０ 金属薄膜
１１１ シリサイド層
１ａ 主表面
１ｂ 裏面
１０ ソース電極
１１ ドレイン電極
４０ 保護膜
５１ レーザ光
１１０ 金属薄膜
１１１ シリサイド層
Claims (7)
- 主表面（１ａ）および当該主表面の反対面である裏面（１ｂ）を有し、単結晶炭化珪素からなる半導体基板（１）を備えた半導体装置の製造方法であって、
前記半導体基板を用意し、当該半導体基板の裏面を研磨することで当該裏面に凹凸を形成する研磨工程と、
前記研磨工程の後、前記半導体基板の裏面上に金属薄膜（１１０）を形成する金属薄膜形成工程と、
前記金属薄膜形成工程の後、前記金属薄膜にレーザ光（５０）を照射することで第１の電極（１１）を形成する電極形成工程と、を含み、
前記電極形成工程では、前記レーザ光における光子エネルギー（ｅＶ）とレーザ出力（ｍＪ／ｃｍ2）の積が、１０００（ｅＶ・ｍＪ／ｃｍ2）以上かつ８０００ （ｅＶ・ｍＪ／ｃｍ2）以下となるよう範囲の波長とレーザ出力とすることを特徴とする炭化珪素半導体装置の製造方法。 - 前記研磨工程では、前記半導体基板の裏面の粗度（Ｒａ）が１０ｎｍ以上かつ５００ｎｍ以下となるように前記裏面を研磨することを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
- 前記金属薄膜形成工程では、前記金属薄膜としてＮｉ、Ｔｉ、Ｍｏ、Ｗのいずれか１つもしくは複数を含む金属を形成することを特徴とする請求項１または２に記載の炭化珪素半導体装置の製造方法。
- 前記金属薄膜形成工程では、前記金属薄膜の膜厚を１０ｎｍ以上とすることを特徴とする請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置の製造方法。
- 前記電極形成工程では、スキャニングもしくはマスキングにより、前記半導体基板の裏面上の金属薄膜部分のみに前記レーザ光（５０）を照射することを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
- 前記半導体基板を用意する工程では、前記半導体基板の主表面側に素子構造が形成され、前記主表面に第２の電極（１０）が形成されていると共に、前記裏面に前記第１の電極が形成され、前記第２の電極と前記第１の電極との間の前記素子構造に電流を流してなる縦型の半導体素子のうち、前記半導体基板に前記素子構造を形成すると共に、前記第２の電極を形成した後、前記半導体基板の裏面を研磨することを特徴とする請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置の製造方法。
- 前記半導体基板を用意する工程では、前記第２の電極を形成した後に前記半導体基板の主表面側に当該第２の電極を覆う保護膜（４０）を形成することを特徴とする請求項６に記載の炭化珪素半導体装置の製造方法。
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