JPWO2014065018A1 - 半導体装置の製造方法 - Google Patents

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Abstract

ｎ+ＳｉＣ基板（１）おもて面側に形成された層間絶縁膜（８）のコンタクトホール（８ａ）内に、第１ニッケル膜（９ａ）を堆積する。次に、層間絶縁膜（８）および第１ニッケル膜（９ａ）全面から第１レーザー（１１）を照射し、炭化珪素半導体とのオーミックコンタクトを形成する。次に、第１ニッケル膜（９ａ）上に、第２ニッケル膜およびおもて面電極膜を堆積してソース電極を形成する。次に、ｎ+ＳｉＣ基板（１）の裏面を研削し、ｎ+ＳｉＣ基板（１）の研削された裏面に第３ニッケル膜を形成する。第３ニッケル膜全面から第２レーザーを照射し、炭化珪素半導体とのオーミックコンタクトを形成する。次に、第３ニッケル膜上に、第４ニッケル膜および裏面電極膜を堆積してドレイン電極を形成する。これにより、電気的特性の劣化を防止し、かつ、ウエハの反りや割れを防止することができる半導体装置の製造方法を提供することができる。

Description

この発明は、半導体装置の製造方法に関する。
近年、半導体デバイスには、小型化や高温環境下での駆動に対する耐性が要求されている。これに伴い、従来のシリコン（Ｓｉ）半導体を用いた半導体デバイスに代えて、炭化珪素（ＳｉＣ）半導体を用いた半導体デバイス（以下、炭化珪素半導体装置とする）の研究開発が急速に進められている。炭化珪素半導体は、シリコン半導体と比べて、融点が高く、不純物の拡散係数が小さいなどの特長を有する。
炭化珪素半導体装置を作製（製造）するには、例えば、炭化珪素半導体と金属電極膜とのオーミック接合を形成したり、炭化珪素半導体に導入された不純物を活性化させるための１０００℃を超える温度での高温アニール（高温熱処理）が必要となる。例えば、炭化珪素半導体と金属電極膜とのオーミックコンタクトを形成するためのアニール（コンタクトアニール）として、アニール炉を用いた炉アニールや、ラピッドサーマルアニール（ＲＴＡ）が公知である。
炉アニールやＲＴＡによる従来の炭化珪素半導体装置の製造方法について、絶縁ゲート型電界効果トランジスタ（以下、ＳｉＣ−ＭＯＳＦＥＴとする）を例に説明する。図１０〜１５は、従来のＳｉＣ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である。まず、図１０に示すように、ｎ+ドレイン領域となるｎ+炭化珪素半導体基板（以下、ｎ+ＳｉＣ基板とする）１０１のおもて面上に、ｎ-ドリフト領域となるｎ-ＳｉＣエピタキシャル層１０２を成長させる。
次に、図１１に示すように、ｐ不純物をイオン注入し、ｎ-ＳｉＣエピタキシャル層１０２の表面層にｐベース領域１０３を選択的に形成する。次に、図１２に示すように、ｎ不純物のイオン注入およびｐ不純物のイオン注入を順に行い、ｐベース領域１０３の表面層にｎ+ソース領域１０４およびｐ+コンタクト領域１０５を選択的に形成する。次に、１６００℃程度の高温アニールにより、ｐベース領域１０３、ｎ+ソース領域１０４およびｐ+コンタクト領域１０５を活性化させる。
次に、図１３に示すように、酸化性雰囲気での１０００℃の温度のウェット（Ｗｅｔ）酸化後、水素（Ｈ2）雰囲気での１１００℃程度の温度の酸化後アニール（ＰＯＡ）によりｎ-ＳｉＣエピタキシャル層１０２表面を熱酸化し、ゲート絶縁膜１０６を形成する。次に、ゲート絶縁膜１０６上にポリシリコン（ｐｏｌｙ−Ｓｉ）膜を堆積した後にパターニングし、ｐベース領域１０３の、ｎ-ドリフト領域とｎ+ソース領域１０４とに挟まれた部分の表面に、ゲート絶縁膜１０６を介してゲート電極１０７を形成する。
次に、図１４に示すように、ゲート電極１０７を覆うようにＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）等の層間絶縁膜１０８を形成する。次に、層間絶縁膜１０８を平坦化（リフロー）するために、８００℃程度の温度で１０分間程度のアニールを行う。次に、エッチングにより層間絶縁膜１０８を選択的に除去し、ｎ+ソース領域１０４およびｐ+コンタクト領域１０５とのソースコンタクトをとるためのコンタクトホールを形成する。
次に、図１５に示すように、コンタクトホールを介してｎ+ソース領域１０４およびｐ+コンタクト領域１０５に接するソース電極１０９を形成する。また、ソース電極１０９と同時に、ｎ+ＳｉＣ基板１０１の裏面にドレイン電極１１０を形成する。次に、１０００℃程度の温度で２分間程度のコンタクトアニールを行い、ソース電極１０９と炭化珪素半導体、および、ドレイン電極１１０と炭化珪素半導体とのオーミックコンタクトを形成する。炭化珪素半導体とは、ｎ+ＳｉＣ基板１０１や、ｎ-ＳｉＣエピタキシャル層１０２に形成された各半導体領域である。
次に、４００℃の温度で１時間の電極堆積後アニール（ＰＭＡ：Ｐｏｓｔ Ｍｅｔａｌｌｉｚａｔｉｏｎ Ａｎｎｅａｌｉｎｇ）を行い、ゲート絶縁膜１０６とｎ+ＳｉＣ基板１０１との界面特性を改善する。その後、次に、ソース電極１０９を覆うようにパッシベーション膜（不図示）を形成し、ＳｉＣ−ＭＯＳＦＥＴが完成する。また、上述した炉アニールやＲＴＡに代わる別のアニールとして、レーザーアニールの研究開発が進められている。
レーザーアニールによって、ＳｉＣ基板やＳｉＣエピタキシャル層上に成膜された金属電極膜をアニールする方法として、炭化珪素基板上に金属を形成し、この金属とＳｉＣ基板との界面部をアニーリングして、そこに金属−ＳｉＣ材を形成し、ＳｉＣ基板上のある箇所ではアニーリングされないようにして、そこには金属−ＳｉＣ材が形成されないようにすることによって半導体素子のコンタクトを形成する方法が提案されている（例えば、下記特許文献１参照。）。
また、別の方法として、基板面を有する炭化珪素基板を準備する工程と、前記基板面の一部を覆うようにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に接触して隣り合うように前記基板面上に、Ａｌ原子を有するコンタクト電極を形成する工程と、前記コンタクト電極をレーザー光でアニールすることによって、Ａｌ原子を有する合金を形成する工程と、前記ゲート絶縁膜の一部を覆うゲート電極を形成する工程とを備える方法が提案されている（例えば、下記特許文献２参照。）。
特開２０１２−１１４４８０号公報 特開２０１２−０９９５９９号公報
しかしながら、上述したように炉アニールやＲＴＡによって高温アニールを行う場合、ｎ+ＳｉＣ基板１０１やｎ-ＳｉＣエピタキシャル層１０２中に欠陥が励起されるという問題がある。また、ＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造を有するＳｉＣ−ＭＯＳＦＥＴなどにおいて、ゲート絶縁膜１０６とコンタクト電極（ソース電極１０９）とが接した構造を有する場合、コンタクトアニール時にコンタクト電極の金属成分がゲート絶縁膜１０６中に拡散し、不良発生の要因となる。
さらに、ＳｉＣ−ＭＯＳＦＥＴの製造工程では、上述したように、ゲート絶縁膜１０６や層間絶縁膜１０８を形成した後にソース電極１０９やドレイン電極１１０が形成され、その後、１０００℃程度のコンタクトアニールが行われる。このコンタクトアニールを炉アニールやＲＴＡで行う場合、前工程で形成されたゲート絶縁膜１０６全体が高温で加熱されて劣化し、ゲート絶縁膜１０６と炭化珪素半導体との密着性を確保することができなくなる。これにより、耐電荷性の低下などが生じ、ゲート閾値電圧（Ｖｔｈ）特性が劣化するなどの問題が生じる。
また、３．３ｋＶ程度の耐圧を有する低損失な炭化珪素半導体装置とするために、裏面電極（ドレイン電極１１０）形成前にウエハ裏面を研削し、ウエハ厚さを例えば５０μｍ以下程度に薄化する場合、炉アニールによるコンタクトアニールでは電極が溶融して再度固化される際にウエハに応力が生じ、ウエハが反ってしまうという問題がある。ＲＴＡによるコンタクトアニールとすることで電極が溶融することを回避したとしても、薄化後のウエハには研削ダメージによるストレスが生じているため、１０００℃の温度で２分間程度のコンタクトアニールであってもウエハ割れが生じる。したがって、ウエハの薄化が困難であるという問題がある。
また、上記特許文献１，２では、レーザーアニールによってゲート酸化膜劣化が抑制されることが開示されているが、Ｖｔｈ特性劣化に対する有効性については示されていない。さらに、上記特許文献１，２には、定性的に局所的領域の加熱が可能であることが言及されているのみであり、レーザーアニールの光学系については明確に示されていない。例えば、レーザーアニールによる不純物拡散によってショットキーバリアダイオード（ＳＢＤ）の耐圧構造を構成するガードリングを形成する場合、レーザー照射による温度上昇により耐圧構造を覆う層間絶縁膜が劣化し、安定して所望の耐圧を得られないことが発明者らの鋭意研究により判明されている。
この発明は、上述した従来技術による問題点を解消するため、レーザー照射による熱処理を含む製造方法において、電気的特性の劣化を防止することができる半導体装置の製造方法を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、レーザー照射による熱処理を含む製造方法において、ウエハの反りや割れを防止することができる半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、半導体基板の表面に絶縁膜を形成する絶縁膜形成工程を行う。次に、前記絶縁膜を選択的に除去し、前記半導体基板の表面を選択的に露出させる工程を行う。次に、前記半導体基板の露出された表面に電極膜を形成する電極膜形成工程を行う。次に、前記電極膜の表面から前記電極膜のパターン部分にレーザーを照射して前記電極膜と前記半導体基板との接合部をアニールすることにより、前記電極膜と前記半導体基板とのオーミックコンタクトを形成するアニール工程を行う。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記アニール工程では、レンズを通して前記レーザーを集光して、前記レーザーのスポット径を回折限界に近づけた状態で前記レーザーを照射することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記レーザーのエネルギー密度は、１．６Ｊ／ｃｍ2〜２．４Ｊ／ｃｍ2であることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記絶縁膜および前記電極膜は、前記半導体基板のおもて面に形成される。そして、前記電極膜形成工程後、前記アニール工程前に、前記半導体基板の裏面を研削して、前記半導体基板の厚さを薄くする薄化工程をさらに含むことを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、レンズを通してレーザーを集光して、前記レーザーのスポット径を回折限界に近づけた状態で半導体基板の所定領域に前記レーザーを照射して前記所定領域をアニールすることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、減光フィルターを通して前記レーザーの光量を調整し、前記レーザーのエネルギー密度を低減させた状態で前記所定領域に前記レーザーを照射することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体基板は、シリコン、炭化珪素または窒化ガリウムからなることを特徴とする。
上述した発明によれば、レーザー照射によるアニール（熱処理）よって電極膜と半導体基板との接合部を局所的にアニールすることにより、良好なオーミックコンタクトを形成することができる。また、上述した発明によれば、レーザー照射によって局所的にアニールするため、従来の炉アニールやＲＴＡのように半導体基板全体がアニールされない。これにより、ゲート絶縁膜を形成した後に行われる第１，２コンタクトアニールによって、ゲート絶縁膜が加熱されることを抑制することができる。したがって、ゲート絶縁膜の劣化を抑制することができ、Ｖｔｈ特性の劣化を防止することができる。
また、上述した発明によれば、コンタクト電極と半導体基板とのオーミックコンタクトを形成するためのコンタクトアニールを、コンタクト電極を構成する最下層の厚さの薄い電極膜に対して行うため、従来の厚さの厚いコンタクト電極に対してコンタクトアニールを行う場合よりも、コンタクトアニールによる熱の悪影響がコンタクト電極と半導体基板との接合部の領域に及ぶことを抑制することができる。
また、上述した発明によれば、局所的にレーザーを照射して、コンタクト電極を構成する最下層の厚さの薄い電極膜をコンタクトアニールした後、薄い電極膜上にさらに電極膜を形成しコンタクト電極とするため、コンタクトアニールによりコンタクト電極が溶融することはない。これにより、ウエハ（半導体基板）を薄化した後にコンタクトアニールを行う場合であっても、ウエハにかかる応力が低減されるため、ウエハの反りや割れを防止することができる。
本発明にかかる半導体装置の製造方法によれば、レーザー照射による熱処理を含む製造方法において、電気的特性の劣化を防止することができるという効果を奏する。また、本発明にかかる半導体装置の製造方法によれば、レーザー照射による熱処理を含む製造方法において、ウエハ割れを防止することができるという効果を奏する。
実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態３にかかる半導体装置の製造途中の状態を模式的に示す断面図である。 本発明にかかる半導体装置のゲート閾値電圧特性を示す特性図である。 従来のＳｉＣ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である。 従来のＳｉＣ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である。 従来のＳｉＣ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である。 従来のＳｉＣ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である。 従来のＳｉＣ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である。 従来のＳｉＣ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
まず、実施の形態１にかかる半導体装置の製造方法について、プレーナゲート型ＭＯＳＦＥＴを製造する場合を例に説明する。図１〜６は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。まず、図１に示すように、ｎ+ドレイン領域となるｎ+炭化珪素半導体基板（ｎ+ＳｉＣ基板）１のおもて面に、ｎ-ドリフト領域となるｎ-ＳｉＣエピタキシャル層２を成長させる。以下、ｎ+ＳｉＣ基板１とｎ-ＳｉＣエピタキシャル層２とからなる半導体基板のｎ-ＳｉＣエピタキシャル層２側の面をおもて面とし、ｎ+ＳｉＣ基板１側の面を裏面とする。
次に、一般的な方法により、ｎ-ＳｉＣエピタキシャル層２上（基板おもて面側）に、ｐベース領域３、ｎ+ソース領域４、ｐ+コンタクト領域５、ゲート絶縁膜６およびゲート電極７からなるプレーナゲート型のＭＯＳゲート構造を形成する。次に、ゲート電極７を覆うようにＰＳＧ等の層間絶縁膜８を形成する。次に、層間絶縁膜８を平坦化（リフロー）するためのアニール（熱処理）を行う。次に、エッチングにより層間絶縁膜８を選択的に除去し、ｎ+ソース領域４およびｐ+コンタクト領域５とのソースコンタクトをとるためのコンタクトホール８ａを形成する。
次に、コンタクトホール８ａ内に、ｎ+ソース領域４およびｐ+コンタクト領域５に接するように、ソースコンタクトを形成する例えば５０ｎｍ程度の厚さの第１ニッケル（Ｎｉ）膜９ａを堆積する。第１ニッケル膜９ａの厚さは２０ｎｍ〜１００ｎｍとする。次に、図２に示すように、層間絶縁膜８および第１ニッケル膜９ａ全面から第１レーザー１１を照射し、室温程度の温度で第１ニッケル膜９ａと炭化珪素半導体（例えばＣ面）との接合部を局所的にアニール（第１コンタクトアニール）する。これによって、第１ニッケル膜９ａと炭化珪素半導体との密着性が確保され、オーミックコンタクトが形成される。炭化珪素半導体とは、ｎ+ソース領域４およびｐ+コンタクト領域５である。
第１レーザー１１のエネルギー密度は、例えば０．４Ｊ／ｃｍ2〜２．４Ｊ／ｃｍ2、好ましくは１．６Ｊ／ｃｍ2〜２．０Ｊ／ｃｍ2程度であってもよい。また、第１レーザー１１の照射は、第１ニッケル膜９ａに対する反射が大きくならない波長帯域で行う。例えば、波長帯域としては波長２００ｎｍ〜波長６００ｎｍがよい。そして、薄化したウエハのアニールでの反りが発生しないようにするためには、オーバーラップ率は７０％以下とするのがよい。このような波長帯域の第１レーザー１１を第１ニッケル膜９ａ上から照射することによって、炭化珪素半導体表面が適度に荒れる。これにより、厚さの薄い第１ニッケル膜９ａとの密着性が良くなりオーミックコンタクトを形成することができる。第１レーザー１１として、例えばＹＡＧレーザーやエキシマレーザーを用いてもよい。
具体的には、第１レーザー１１の照射は、例えばＹＡＧ２ωレーザー（ＹＡＧレーザーの第２高調波、波長：５３２ｎｍ）を用いて、パルス幅１００ｎｓとしてもよい。また、炭化珪素半導体への吸収特性を考慮する場合、第１レーザー１１として、ＹＡＧ３ωレーザー（ＹＡＧレーザーの第３高調波、波長：３５５ｎｍ）や、ＸｅＣｌエキシマレーザー（キセノン・塩素エキシマレーザー、波長：３０８ｎｍ）を用いてもよい。
次に、図３に示すように、第１ニッケル膜９ａ上に、例えば５００ｎｍ程度の厚さの第２ニッケル膜９ｂを堆積する。そして、さらに第２ニッケル膜９ｂ上に、例えば５μｍ程度の厚さのアルミニウムシリコン（Ａｌ−Ｓｉ）からなるおもて面電極膜９ｃを堆積する。次に、例えば３８０℃程度の低温で１時間程度のアニールを行う。これにより、第１ニッケル膜９ａ、第２ニッケル膜９ｂおよびおもて面電極膜９ｃが順に積層されてなるソース電極９が形成される。次に、ｎ+ＳｉＣ基板１の裏面を研削し、ｎ+ＳｉＣ基板１とｎ-ＳｉＣエピタキシャル層２とからなる半導体基板の厚さを所望の厚さにする（薄化）。
次に、図４に示すように、ｎ+ＳｉＣ基板１の研削された裏面に、ドレインコンタクトを形成する例えば５０ｎｍ程度の厚さの第３ニッケル膜１０ａを堆積する。次に、図５に示すように、第３ニッケル膜１０ａ全面から第２レーザー１２を照射し、常温程度の温度で第３ニッケル膜１０ａと炭化珪素半導体との接合部をアニール（第２コンタクトアニール）する。これによって、第３ニッケル膜１０ａと炭化珪素半導体との密着性が確保され、オーミックコンタクトが形成される。炭化珪素半導体とは、ｎ+ＳｉＣ基板１の裏面である。第２レーザー１２の種類および第２レーザー１２の照射条件は、例えば、第１レーザー１１の種類および第１レーザー１１の照射条件と同様である。
次に、図６に示すように、第３ニッケル膜１０ａ上に、例えば５００ｎｍ程度の厚さの第４ニッケル膜１０ｂを堆積する。そして、さらに第４ニッケル膜１０ｂ上に、例えばシリコン膜、チタン（Ｔｉ）膜、ニッケル膜および金（Ａｕ）膜が順に積層されてなる裏面電極膜１０ｃを堆積する。次に、例えば３８０℃程度の低温で１時間程度のアニールを行う。これにより、第３ニッケル膜１０ａ、第４ニッケル膜１０ｂおよび裏面電極膜１０ｃが順に積層されてなるドレイン電極１０が形成され、プレーナゲート型ＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態１によれば、レーザー照射によるコンタクトアニールよってコンタクト電極と炭化珪素半導体との接合部を局所的にアニールすることにより、良好なオーミックコンタクトを形成することができる。また、実施の形態１によれば、レーザー照射によって局所的にアニールするため、従来の炉アニールやＲＴＡのように半導体基板全体がアニールされない。これにより、ゲート絶縁膜を形成した後に行われる第１，２コンタクトアニールによって、ゲート絶縁膜が加熱されることを抑制することができる。したがって、ゲート絶縁膜の劣化を抑制することができ、Ｖｔｈ特性の劣化を防止することができる。
また、実施の形態１によれば、コンタクト電極と半導体基板とのオーミックコンタクトを形成するためのコンタクトアニールを、コンタクト電極を構成する最下層の厚さの薄い第１ニッケル膜に対して局所的に行うため、従来の厚さの厚いコンタクト電極に対してコンタクトアニールを行う場合よりも、コンタクトアニールによる熱の悪影響がコンタクト電極と半導体基板との接合部以外の領域に及ぶことを抑制することができる。
また、実施の形態１によれば、局所的にレーザーを照射して、コンタクト電極を構成する最下層の厚さの薄い第１ニッケル膜をコンタクトアニールした後、薄い第１ニッケル膜上にさらに第２ニッケル膜およびおもて面電極を形成しコンタクト電極とするため、コンタクトアニールによりコンタクト電極が溶融することはない。これにより、ウエハを薄化した後にコンタクトアニールを行う場合であっても、ウエハにかかる応力が低減されるため、ウエハの反りや割れを防止することができる。また、実施の形態１によれば、炉アニールやＲＴＡによるコンタクトアニールを行わないため、半導体基板中に欠陥が励起されることを回避することができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の製造方法について説明する。図７は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態２にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、第１ニッケル膜９ａ表面から、第１ニッケル膜９ａの平面パターン部分（符号２２で囲む部分）に第１レーザー２１を照射して第１コンタクトアニールを行う点である。
具体的には、まず、図７に示すように、実施の形態１と同様に、ｎ+ＳｉＣ基板１上にｎ-ＳｉＣエピタキシャル層２を成長させた後、ｎ-ＳｉＣエピタキシャル層２上にＭＯＳゲート構造、層間絶縁膜８および第１ニッケル膜９ａを形成するまでの工程を行う。次に、第１ニッケル膜９ａ表面から第１レーザー２１を照射し、第１ニッケル膜９ａと炭化珪素半導体との接合部を局部的にアニール（第１コンタクトアニール）する。すなわち、第１ニッケル膜９ａのパターン部分以外の部分から第１レーザー２１を照射しない。これにより、第１ニッケル膜９ａと炭化珪素半導体との接合部以外をアニールせずに、第１ニッケル膜９ａと炭化珪素半導体との密着性を確保することができる。
第１レーザー２１は、例えば、電子線描画装置の機能を備え、かつ、通常のエネルギー密度（数ｍＪ／ｃｍ2〜数十ｍＪ／ｃｍ2程度）よりも高いエネルギー密度（１．６Ｊ／ｃｍ2〜２．４Ｊ／ｃｍ2程度）で照射可能なレーザーアニール装置を用いて行う。電子線描画装置の機能とは、例えば、Ｘ・Ｙ・Ｚ方向（左右上下方向）に可動させることができるステージに載置された対象物（半導体基板）に、ステージ位置を調整しながら所定パターン部分にレーザーを照射する機能である。例えば、レーザーアニール装置は、記憶部に予め記憶された第１ニッケル膜９ａのパターンを読み出し、当該第１ニッケル膜９ａのパターンに基づいて半導体基板と第１レーザー２１の光源との位置合わせを行った後、第１ニッケル膜９ａの表面から第１ニッケル膜９ａのパターン部分に第１レーザー２１を照射する。その後、実施の形態１と同様に、以降の工程を順に行うことにより、図６に示すプレーナゲート型ＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、ソースコンタクトを形成する領域に局所的に第１レーザー照射するため、ゲート絶縁膜形成後に第１コンタクトアニールが行われる場合であっても、ゲート絶縁膜に第１コンタクトアニールは施されない。したがって、所望の領域においてコンタクト電極と半導体基板との密着性を確保して良好なオーミックコンタクトを形成するとともに、ゲート絶縁膜劣化のない、すなわちＶｔｈ特性劣化のない半導体装置を提供することができる。
（実施の形態３）
次に、実施の形態３にかかる半導体装置の製造方法について説明する。図８は、実施の形態３にかかる半導体装置の製造途中の状態を模式的に示す断面図である。実施の形態３にかかる半導体装置の製造方法が実施の形態２にかかる半導体装置の製造方法と異なる点は、レンズ３４を通して集光された第１レーザー３３を、第１ニッケル膜９ａ表面から照射する点である。図８において第１レーザー３３が照射されている領域は、例えば第１ニッケル膜（不図示）である。図８では、基板おもて面側に形成されるＭＯＳゲート構造などのおもて面素子構造を図示省略する。
実施の形態３にかかる半導体装置の製造方法の第１レーザー３３以外の構成は、実施の形態２にかかる半導体装置の製造方法と同一である。このため、実施の形態３においては、第１レーザー３３の構成についてのみ説明する。図８に示すように、レンズ３４を通して第１レーザー３３を集光することで、スポット径Ｄを絞った状態で第１レーザー３３を照射する。このとき、第１レーザー３３のスポット径Ｄが回折限界に近づくように第１レーザー３３のスポット径Ｄを絞り込み、第１レーザー３３のエネルギーを光路調整して集中させる。このため、集光部分から外れた領域は、エネルギー密度が低下するため、ニッケルのシリサイド化反応が起きない。つまり、最も集光されている領域、即ちコンタクト部のみで局所的なシリサイド化が起こり、外れた領域に影響を与えない。
第１レーザー３３の回折限界は、第１レーザー３３の波長λと、レンズ３４の特性とで決定される。具体的には、第１レーザー３３の理論的な回折限界（分解能）ｄは、光の波長をλ、レンズ３４の開口数をＮAとしたときに、次の（１）式であらわされる。回折限界ｄは、第１レーザー３３の最小のスポット半径に相当する（スポット径Ｄ＝２ｄ）。
ｄ＝０．６１・λ／ＮA・・・（１）
また、レンズ３４の開口数ＮAは、レンズ３４によって集光された第１レーザー３３の光軸に対する角度をθとし、ｎ+ＳｉＣ基板１およびｎ-ＳｉＣエピタキシャル層２からなる半導体基板３０とレンズ３４との間の媒質の屈折率をｎとしたときに、次の（２）式であらわされる。
ＮA＝ｎ・ｓｉｎθ・・・（２）
上記（１）式および（２）式に示す特性を満たし、かつ、製造する半導体装置の設計条件に合った第１レーザー３３およびレンズ３４を用意することにより、レーザーマスクを用いることなく所望の微細領域に選択的に第１レーザー３３を照射することができる。また、異なる構成の複数のレンズ３４を通すことで第１レーザー３３のスポット径Ｄをさらに最適化してもよい。第１レーザー３３として、例えば、炭化珪素半導体のバンドギャップ以上のエネルギーをもつレーザーを用いる。具体的には、第１レーザー３３として、例えば、Ｎｄ：ＹＡＧ３ωレーザー（ネオジムＹＡＧレーザーの第３高調波、波長：３５５ｎｍ）や、ＸｅＣｌエキシマレーザー（波長：３０８ｎｍ）を用いるのがよい。
より具体的には、例えば、第１レーザー３３の波長λを３０８ｎｍとし、レンズ３４を通る前の第１レーザー３３の入射スポット径Ｄ0を１ｍｍとし、レンズ３４の焦点距離ｔを６．４ｍｍとした場合、上記（１）式および（２）式より、第１レーザー３３のスポット径Ｄは４．８μｍ（＝２×０．６１×３０８×１０-3／ｓｉｎ（ｔａｎ-1（０．５／６．４）））となる。したがって、１０μｍ以下の素子構造で設計されたデバイスであっても、レーザーマスクを用いずに、所望の微小領域に第１レーザー３３を照射することができる。ただし、収差による第１レーザー３３のスポット径Ｄの拡がりは考慮しない（ｎ＝１）。
また、第１レーザー３３の光源と半導体基板３０との間に、さらに減光（ＮＤ：Ｎｅｕｔｒａｌ Ｄｅｎｓｉｔｙ）フィルター（不図示）を設けることにより、減光フィルターを通して第１レーザー３３の光量を調整してもよい。減光フィルターを通して第１レーザー３３の光量を調整することにより、第１レーザー３３のエネルギー密度が低減される。具体的には、第１レーザー３３の入射スポット径Ｄ0をレンズ３４によってスポット径Ｄに絞込む。そして、さらに第１レーザー３３の光量をＮＤフィルターによって第１コンタクトアニールに適したエネルギー密度である例えば１．６Ｊ／ｃｍ2〜２．４Ｊ／ｃｍ2に減光する。これにより、半導体基板３０表面がエッチングされる（レーザーアブレーション）ことを防止することができる。
ＮＤフィルターに代えて、第１レーザー３３の光量を減光可能な他のフィルターを用いてもよいし、光量を減光可能な他のフィルターとＮＤフィルターとを組み合わせて用いてもよい。第１レーザー３３のエネルギー密度は、アニールの目的に合わせて種々変更可能である。
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態３によれば、レーザーマスクを用いずにレーザー照射によるアニールを行うことができるため、スループットを向上させることができる。また、実施の形態３によれば、ＮＤフィルターを適宜使用してレーザーのエネルギー密度を調整することで、例えばレーザーアニールによる不純物拡散によってショットキーバリアダイオード（ＳＢＤ）の耐圧構造を構成するガードリングを形成する場合に、レーザー照射による温度上昇を抑制することができるため、耐圧構造を覆う層間絶縁膜の劣化を抑制することができる。
（実施例）
次に、本発明にかかる半導体装置のＶｔｈ特性について検証した。図９は、本発明にかかる半導体装置のゲート閾値電圧特性を示す特性図である。まず、実施の形態１にかかる半導体装置の製造方法にしたがい、ＳｉＣ−ＭＯＳＦＥＴを作製した（以下、第１実施例とする）。すなわち、第１実施例では、層間絶縁膜８および第１ニッケル膜９ａの全面に第１レーザー１１照射を行っている。第１，２レーザー１１，１２照射は、ＹＡＧ２ωレーザー（波長：５３２ｎｍ）を用いて、パルス幅１００ｎｓとした。第１，３ニッケル膜９ａ，１０ａの厚さを５０ｎｍとし、第２，４ニッケル膜９ｂ，１０ｂの厚さを５００ｎｍとした。耐圧を３．３ｋＶとし、ｎ+ＳｉＣ基板１とｎ-ＳｉＣエピタキシャル層２とからなる半導体基板の厚さを５０μｍとした。ゲート閾値電圧Ｖｔｈを＋１５Ｖとした。
また、実施の形態２にかかる半導体装置の製造方法にしたがい、ＳｉＣ−ＭＯＳＦＥＴを作製した（以下、第２実施例とする）。すなわち、第２実施例では、第１ニッケル膜９ａのパターン部分に第１レーザー２１照射を行っている。第２実施例を作製するためのその他の条件は、第１実施例と同様である。比較として、図１０〜１５に示す従来の半導体装置の製造方法に従い、ＳｉＣ−ＭＯＳＦＥＴを作製した（以下、従来例とする）。すなわち、従来例では、ＲＴＡによって１０００℃の温度で２分間のコンタクトアニールを行っている。また、従来例では、ウエハ薄化後のＲＴＡによってウエハに反りや割れが生じてしまうため、ウエハの薄化は行っておらず、第１実施例よりもｎ+ＳｉＣ基板１０１とｎ-ＳｉＣエピタキシャル層１０２とからなる半導体基板の厚さが厚くなっている。従来例のｎ+ドリフト領域の厚さ以外の構成は、第１実施例と同様である。
そして、第１，２実施例および従来例に対して、室温（例えば２５℃）環境下において＋１５Ｖのゲート電圧を印加し、ゲート閾値電圧の変動量ΔＶｔｈを測定した。その結果を図９に示す。ゲート閾値電圧の変動量ΔＶｔｈとは、測定されたゲート閾値電圧Ｖｔｈと、同一構造のＭＯＳＦＥＴにおける設計上のゲート閾値電圧Ｖｔｈ0との差分である（＝Ｖｔｈ−Ｖｔｈ0）。図９に示す結果より、従来例では、ゲート閾値電圧の変動量ΔＶｔｈが０．４Ｖ〜０．６Ｖ程度にまで増大することが確認された。それに対して、第１実施例では、ゲート閾値電圧の変動量ΔＶｔｈを０．２Ｖ程度に抑えることができた。第２実施例では、ゲート閾値電圧の変動量ΔＶｔｈを０．１Ｖ程度に抑えることができた。したがって、第１，２実施例では、ゲート閾値電圧の変動量ΔＶｔｈがほぼ発生しないことが確認された。
以上において本発明は種々変更可能であり、上述した各実施の形態において、たとえば第１，２レーザーの照射条件やレンズの構成条件等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、金属膜と炭化珪素半導体とのオーミックコンタクトを形成するためのコンタクトアニールを例に説明しているが、これに限らず、局所的な微小領域を加熱するためのアニール、具体的には、例えば半導体基板に導入された不純物を活性化させるためのアニールに適用することができる。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
また、各実施の形態ではＳｉＣ基板を用いて説明しているが、これに限らず、シリコン、窒化ガリウムなど電子デバイスを構成する様々な半導体材料からなる半導体基板を用いてもよい。また、各実施の形態ではプレーナゲート型ＭＯＳＦＥＴを例に説明しているが、半導体基板のおもて面および裏面にそれぞれ電極を形成するデバイスに適用可能である。例えば、プレーナゲート型に代えてトレンチゲート型ＭＯＳＦＥＴに適用してもよいし、ＦＷＤ、ＩＧＢＴ、ＲＢ−ＩＧＢＴ、ＲＣ−ＩＧＢＴおよびＲＢ型ＭＯＳＦＥＴに適用してもよい。例えばＲＢ型ＭＯＳＦＥＴを作製する場合、コンタクト電極を形成する領域表面の平坦性を確保した後、コンタクトとなるチタン膜を形成し、チタン膜上からレーザー照射することによりショットキーコンタクトを形成すればよい。
以上のように、本発明にかかる半導体装置の製造方法は、高温アニールが必要なパワー半導体装置に有用である。
１ ｎ+ＳｉＣ基板
２ ｎ-ＳｉＣエピタキシャル層
３ ｐベース領域
４ ｎ+ソース領域
５ ｐ+コンタクト領域
６ ゲート絶縁膜
７ ゲート電極
８ 層間絶縁膜
８ａ コンタクトホール
９ ソース電極
９ａ 第１ニッケル膜
９ｂ 第２ニッケル膜
９ｃ おもて面電極膜
１０ ドレイン電極
１０ａ 第３ニッケル膜
１０ｂ 第４ニッケル膜
１０ｃ 裏面電極膜
１１，２１，３３ 第１レーザー
１２ 第２レーザー
３０ 半導体基板
３４ レンズ
Ｄ 第１レーザーのスポット径
Ｄ0 第１レーザーの入射スポット径
ｄ 第１レーザーの回折限界
ＮA レンズの開口数
ｔ レンズの焦点距離
この発明は、半導体装置の製造方法に関する。
近年、半導体デバイスには、小型化や高温環境下での駆動に対する耐性が要求されている。これに伴い、従来のシリコン（Ｓｉ）半導体を用いた半導体デバイスに代えて、炭化珪素（ＳｉＣ）半導体を用いた半導体デバイス（以下、炭化珪素半導体装置とする）の研究開発が急速に進められている。炭化珪素半導体は、シリコン半導体と比べて、融点が高く、不純物の拡散係数が小さいなどの特長を有する。
炭化珪素半導体装置を作製（製造）するには、例えば、炭化珪素半導体と金属電極膜とのオーミック接合を形成したり、炭化珪素半導体に導入された不純物を活性化させるための１０００℃を超える温度での高温アニール（高温熱処理）が必要となる。例えば、炭化珪素半導体と金属電極膜とのオーミックコンタクトを形成するためのアニール（コンタクトアニール）として、アニール炉を用いた炉アニールや、ラピッドサーマルアニール（ＲＴＡ）が公知である。
炉アニールやＲＴＡによる従来の炭化珪素半導体装置の製造方法について、絶縁ゲート型電界効果トランジスタ（以下、ＳｉＣ−ＭＯＳＦＥＴとする）を例に説明する。図１０〜１５は、従来のＳｉＣ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である。まず、図１０に示すように、ｎ+ドレイン領域となるｎ+炭化珪素半導体基板（以下、ｎ+ＳｉＣ基板とする）１０１のおもて面上に、ｎ-ドリフト領域となるｎ-ＳｉＣエピタキシャル層１０２を成長させる。
次に、図１１に示すように、ｐ不純物をイオン注入し、ｎ-ＳｉＣエピタキシャル層１０２の表面層にｐベース領域１０３を選択的に形成する。次に、図１２に示すように、ｎ不純物のイオン注入およびｐ不純物のイオン注入を順に行い、ｐベース領域１０３の表面層にｎ+ソース領域１０４およびｐ+コンタクト領域１０５を選択的に形成する。次に、１６００℃程度の高温アニールにより、ｐベース領域１０３、ｎ+ソース領域１０４およびｐ+コンタクト領域１０５を活性化させる。
次に、図１３に示すように、酸化性雰囲気での１０００℃の温度のウェット（Ｗｅｔ）酸化後、水素（Ｈ2）雰囲気での１１００℃程度の温度の酸化後アニール（ＰＯＡ）によりｎ-ＳｉＣエピタキシャル層１０２表面を熱酸化し、ゲート絶縁膜１０６を形成する。次に、ゲート絶縁膜１０６上にポリシリコン（ｐｏｌｙ−Ｓｉ）膜を堆積した後にパターニングし、ｐベース領域１０３の、ｎ-ドリフト領域とｎ+ソース領域１０４とに挟まれた部分の表面に、ゲート絶縁膜１０６を介してゲート電極１０７を形成する。
次に、図１４に示すように、ゲート電極１０７を覆うようにＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）等の層間絶縁膜１０８を形成する。次に、層間絶縁膜１０８を平坦化（リフロー）するために、８００℃程度の温度で１０分間程度のアニールを行う。次に、エッチングにより層間絶縁膜１０８を選択的に除去し、ｎ+ソース領域１０４およびｐ+コンタクト領域１０５とのソースコンタクトをとるためのコンタクトホールを形成する。
次に、図１５に示すように、コンタクトホールを介してｎ+ソース領域１０４およびｐ+コンタクト領域１０５に接するソース電極１０９を形成する。また、ソース電極１０９と同時に、ｎ+ＳｉＣ基板１０１の裏面にドレイン電極１１０を形成する。次に、１０００℃程度の温度で２分間程度のコンタクトアニールを行い、ソース電極１０９と炭化珪素半導体、および、ドレイン電極１１０と炭化珪素半導体とのオーミックコンタクトを形成する。炭化珪素半導体とは、ｎ+ＳｉＣ基板１０１や、ｎ-ＳｉＣエピタキシャル層１０２に形成された各半導体領域である。
次に、４００℃の温度で１時間の電極堆積後アニール（ＰＭＡ：Ｐｏｓｔ Ｍｅｔａｌｌｉｚａｔｉｏｎ Ａｎｎｅａｌｉｎｇ）を行い、ゲート絶縁膜１０６とｎ+ＳｉＣ基板１０１との界面特性を改善する。その後、次に、ソース電極１０９を覆うようにパッシベーション膜（不図示）を形成し、ＳｉＣ−ＭＯＳＦＥＴが完成する。また、上述した炉アニールやＲＴＡに代わる別のアニールとして、レーザーアニールの研究開発が進められている。
レーザーアニールによって、ＳｉＣ基板やＳｉＣエピタキシャル層上に成膜された金属電極膜をアニールする方法として、炭化珪素基板上に金属を形成し、この金属とＳｉＣ基板との界面部をアニーリングして、そこに金属−ＳｉＣ材を形成し、ＳｉＣ基板上のある箇所ではアニーリングされないようにして、そこには金属−ＳｉＣ材が形成されないようにすることによって半導体素子のコンタクトを形成する方法が提案されている（例えば、下記特許文献１参照。）。
また、別の方法として、基板面を有する炭化珪素基板を準備する工程と、前記基板面の一部を覆うようにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に接触して隣り合うように前記基板面上に、Ａｌ原子を有するコンタクト電極を形成する工程と、前記コンタクト電極をレーザー光でアニールすることによって、Ａｌ原子を有する合金を形成する工程と、前記ゲート絶縁膜の一部を覆うゲート電極を形成する工程とを備える方法が提案されている（例えば、下記特許文献２参照。）。
特開２０１２−１１４４８０号公報 特開２０１２−０９９５９９号公報
しかしながら、上述したように炉アニールやＲＴＡによって高温アニールを行う場合、ｎ+ＳｉＣ基板１０１やｎ-ＳｉＣエピタキシャル層１０２中に欠陥が励起されるという問題がある。また、ＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造を有するＳｉＣ−ＭＯＳＦＥＴなどにおいて、ゲート絶縁膜１０６とコンタクト電極（ソース電極１０９）とが接した構造を有する場合、コンタクトアニール時にコンタクト電極の金属成分がゲート絶縁膜１０６中に拡散し、不良発生の要因となる。
さらに、ＳｉＣ−ＭＯＳＦＥＴの製造工程では、上述したように、ゲート絶縁膜１０６や層間絶縁膜１０８を形成した後にソース電極１０９やドレイン電極１１０が形成され、その後、１０００℃程度のコンタクトアニールが行われる。このコンタクトアニールを炉アニールやＲＴＡで行う場合、前工程で形成されたゲート絶縁膜１０６全体が高温で加熱されて劣化し、ゲート絶縁膜１０６と炭化珪素半導体との密着性を確保することができなくなる。これにより、耐電荷性の低下などが生じ、ゲート閾値電圧（Ｖｔｈ）特性が劣化するなどの問題が生じる。
また、３．３ｋＶ程度の耐圧を有する低損失な炭化珪素半導体装置とするために、裏面電極（ドレイン電極１１０）形成前にウエハ裏面を研削し、ウエハ厚さを例えば５０μｍ以下程度に薄化する場合、炉アニールによるコンタクトアニールでは電極が溶融して再度固化される際にウエハに応力が生じ、ウエハが反ってしまうという問題がある。ＲＴＡによるコンタクトアニールとすることで電極が溶融することを回避したとしても、薄化後のウエハには研削ダメージによるストレスが生じているため、１０００℃の温度で２分間程度のコンタクトアニールであってもウエハ割れが生じる。したがって、ウエハの薄化が困難であるという問題がある。
また、上記特許文献１，２では、レーザーアニールによってゲート酸化膜劣化が抑制されることが開示されているが、Ｖｔｈ特性劣化に対する有効性については示されていない。さらに、上記特許文献１，２には、定性的に局所的領域の加熱が可能であることが言及されているのみであり、レーザーアニールの光学系については明確に示されていない。例えば、レーザーアニールによる不純物拡散によってショットキーバリアダイオード（ＳＢＤ）の耐圧構造を構成するガードリングを形成する場合、レーザー照射による温度上昇により耐圧構造を覆う層間絶縁膜が劣化し、安定して所望の耐圧を得られないことが発明者らの鋭意研究により判明されている。
この発明は、上述した従来技術による問題点を解消するため、レーザー照射による熱処理を含む製造方法において、電気的特性の劣化を防止することができる半導体装置の製造方法を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、レーザー照射による熱処理を含む製造方法において、ウエハの反りや割れを防止することができる半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、半導体基板の表面に絶縁膜を形成する絶縁膜形成工程を行う。次に、前記絶縁膜を選択的に除去し、前記半導体基板の表面を選択的に露出させる工程を行う。次に、前記半導体基板の露出された表面に電極膜を形成する電極膜形成工程を行う。次に、前記電極膜の表面から前記電極膜のパターン部分にレーザーを照射して前記電極膜と前記半導体基板との接合部をアニールすることにより、前記電極膜と前記半導体基板とのオーミックコンタクトを形成するアニール工程を行う。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記アニール工程では、レンズを通して前記レーザーを集光して、前記レーザーのスポット径を回折限界に近づけた状態で前記レーザーを照射することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記レーザーのエネルギー密度は、１．６Ｊ／ｃｍ2〜２．４Ｊ／ｃｍ2であることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記絶縁膜および前記電極膜は、前記半導体基板のおもて面に形成される。そして、前記電極膜形成工程後、前記アニール工程前に、前記半導体基板の裏面を研削して、前記半導体基板の厚さを薄くする薄化工程をさらに含むことを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、レンズを通してレーザーを集光して、前記レーザーのスポット径を回折限界に近づけた状態で半導体基板の所定領域に前記レーザーを照射して前記所定領域をアニールすることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、減光フィルターを通して前記レーザーの光量を調整し、前記レーザーのエネルギー密度を低減させた状態で前記所定領域に前記レーザーを照射することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体基板は、シリコン、炭化珪素または窒化ガリウムからなることを特徴とする。
上述した発明によれば、レーザー照射によるアニール（熱処理）よって電極膜と半導体基板との接合部を局所的にアニールすることにより、良好なオーミックコンタクトを形成することができる。また、上述した発明によれば、レーザー照射によって局所的にアニールするため、従来の炉アニールやＲＴＡのように半導体基板全体がアニールされない。これにより、ゲート絶縁膜を形成した後に行われる第１，２コンタクトアニールによって、ゲート絶縁膜が加熱されることを抑制することができる。したがって、ゲート絶縁膜の劣化を抑制することができ、Ｖｔｈ特性の劣化を防止することができる。
また、上述した発明によれば、コンタクト電極と半導体基板とのオーミックコンタクトを形成するためのコンタクトアニールを、コンタクト電極を構成する最下層の厚さの薄い電極膜に対して行うため、従来の厚さの厚いコンタクト電極に対してコンタクトアニールを行う場合よりも、コンタクトアニールによる熱の悪影響がコンタクト電極と半導体基板との接合部以外の領域に及ぶことを抑制することができる。
また、上述した発明によれば、局所的にレーザーを照射して、コンタクト電極を構成する最下層の厚さの薄い電極膜をコンタクトアニールした後、薄い電極膜上にさらに電極膜を形成しコンタクト電極とするため、コンタクトアニールによりコンタクト電極が溶融することはない。これにより、ウエハ（半導体基板）を薄化した後にコンタクトアニールを行う場合であっても、ウエハにかかる応力が低減されるため、ウエハの反りや割れを防止することができる。
本発明にかかる半導体装置の製造方法によれば、レーザー照射による熱処理を含む製造方法において、電気的特性の劣化を防止することができるという効果を奏する。また、本発明にかかる半導体装置の製造方法によれば、レーザー照射による熱処理を含む製造方法において、ウエハ割れを防止することができるという効果を奏する。
実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態３にかかる半導体装置の製造途中の状態を模式的に示す断面図である。 本発明にかかる半導体装置のゲート閾値電圧特性を示す特性図である。 従来のＳｉＣ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である。 従来のＳｉＣ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である。 従来のＳｉＣ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である。 従来のＳｉＣ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である。 従来のＳｉＣ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である。 従来のＳｉＣ−ＭＯＳＦＥＴの製造途中の状態を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
まず、実施の形態１にかかる半導体装置の製造方法について、プレーナゲート型ＭＯＳＦＥＴを製造する場合を例に説明する。図１〜６は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。まず、図１に示すように、ｎ+ドレイン領域となるｎ+炭化珪素半導体基板（ｎ+ＳｉＣ基板）１のおもて面に、ｎ-ドリフト領域となるｎ-ＳｉＣエピタキシャル層２を成長させる。以下、ｎ+ＳｉＣ基板１とｎ-ＳｉＣエピタキシャル層２とからなる半導体基板のｎ-ＳｉＣエピタキシャル層２側の面をおもて面とし、ｎ+ＳｉＣ基板１側の面を裏面とする。
次に、一般的な方法により、ｎ-ＳｉＣエピタキシャル層２上（基板おもて面側）に、ｐベース領域３、ｎ+ソース領域４、ｐ+コンタクト領域５、ゲート絶縁膜６およびゲート電極７からなるプレーナゲート型のＭＯＳゲート構造を形成する。次に、ゲート電極７を覆うようにＰＳＧ等の層間絶縁膜８を形成する。次に、層間絶縁膜８を平坦化（リフロー）するためのアニール（熱処理）を行う。次に、エッチングにより層間絶縁膜８を選択的に除去し、ｎ+ソース領域４およびｐ+コンタクト領域５とのソースコンタクトをとるためのコンタクトホール８ａを形成する。
次に、コンタクトホール８ａ内に、ｎ+ソース領域４およびｐ+コンタクト領域５に接するように、ソースコンタクトを形成する例えば５０ｎｍ程度の厚さの第１ニッケル（Ｎｉ）膜９ａを堆積する。第１ニッケル膜９ａの厚さは２０ｎｍ〜１００ｎｍとする。次に、図２に示すように、層間絶縁膜８および第１ニッケル膜９ａ全面から第１レーザー１１を照射し、室温程度の温度で第１ニッケル膜９ａと炭化珪素半導体（例えばＣ面）との接合部を局所的にアニール（第１コンタクトアニール）する。これによって、第１ニッケル膜９ａと炭化珪素半導体との密着性が確保され、オーミックコンタクトが形成される。炭化珪素半導体とは、ｎ+ソース領域４およびｐ+コンタクト領域５である。
第１レーザー１１のエネルギー密度は、例えば０．４Ｊ／ｃｍ2〜２．４Ｊ／ｃｍ2、好ましくは１．６Ｊ／ｃｍ2〜２．０Ｊ／ｃｍ2程度であってもよい。また、第１レーザー１１の照射は、第１ニッケル膜９ａに対する反射が大きくならない波長帯域で行う。例えば、波長帯域としては波長２００ｎｍ〜波長６００ｎｍがよい。そして、薄化したウエハのアニールでの反りが発生しないようにするためには、オーバーラップ率は７０％以下とするのがよい。このような波長帯域の第１レーザー１１を第１ニッケル膜９ａ上から照射することによって、炭化珪素半導体表面が適度に荒れる。これにより、厚さの薄い第１ニッケル膜９ａとの密着性が良くなりオーミックコンタクトを形成することができる。第１レーザー１１として、例えばＹＡＧレーザーやエキシマレーザーを用いてもよい。
具体的には、第１レーザー１１の照射は、例えばＹＡＧ２ωレーザー（ＹＡＧレーザーの第２高調波、波長：５３２ｎｍ）を用いて、パルス幅１００ｎｓとしてもよい。また、炭化珪素半導体への吸収特性を考慮する場合、第１レーザー１１として、ＹＡＧ３ωレーザー（ＹＡＧレーザーの第３高調波、波長：３５５ｎｍ）や、ＸｅＣｌエキシマレーザー（キセノン・塩素エキシマレーザー、波長：３０８ｎｍ）を用いてもよい。
次に、図３に示すように、第１ニッケル膜９ａ上に、例えば５００ｎｍ程度の厚さの第２ニッケル膜９ｂを堆積する。そして、さらに第２ニッケル膜９ｂ上に、例えば５μｍ程度の厚さのアルミニウムシリコン（Ａｌ−Ｓｉ）からなるおもて面電極膜９ｃを堆積する。次に、例えば３８０℃程度の低温で１時間程度のアニールを行う。これにより、第１ニッケル膜９ａ、第２ニッケル膜９ｂおよびおもて面電極膜９ｃが順に積層されてなるソース電極９が形成される。次に、ｎ+ＳｉＣ基板１の裏面を研削し、ｎ+ＳｉＣ基板１とｎ-ＳｉＣエピタキシャル層２とからなる半導体基板の厚さを所望の厚さにする（薄化）。
次に、図４に示すように、ｎ+ＳｉＣ基板１の研削された裏面に、ドレインコンタクトを形成する例えば５０ｎｍ程度の厚さの第３ニッケル膜１０ａを堆積する。次に、図５に示すように、第３ニッケル膜１０ａ全面から第２レーザー１２を照射し、常温程度の温度で第３ニッケル膜１０ａと炭化珪素半導体との接合部をアニール（第２コンタクトアニール）する。これによって、第３ニッケル膜１０ａと炭化珪素半導体との密着性が確保され、オーミックコンタクトが形成される。炭化珪素半導体とは、ｎ+ＳｉＣ基板１である。第２レーザー１２の種類および第２レーザー１２の照射条件は、例えば、第１レーザー１１の種類および第１レーザー１１の照射条件と同様である。
次に、図６に示すように、第３ニッケル膜１０ａ上に、例えば５００ｎｍ程度の厚さの第４ニッケル膜１０ｂを堆積する。そして、さらに第４ニッケル膜１０ｂ上に、例えばシリコン膜、チタン（Ｔｉ）膜、ニッケル膜および金（Ａｕ）膜が順に積層されてなる裏面電極膜１０ｃを堆積する。次に、例えば３８０℃程度の低温で１時間程度のアニールを行う。これにより、第３ニッケル膜１０ａ、第４ニッケル膜１０ｂおよび裏面電極膜１０ｃが順に積層されてなるドレイン電極１０が形成され、プレーナゲート型ＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態１によれば、レーザー照射によるコンタクトアニールよってコンタクト電極と炭化珪素半導体との接合部を局所的にアニールすることにより、良好なオーミックコンタクトを形成することができる。また、実施の形態１によれば、レーザー照射によって局所的にアニールするため、従来の炉アニールやＲＴＡのように半導体基板全体がアニールされない。これにより、ゲート絶縁膜を形成した後に行われる第１，２コンタクトアニールによって、ゲート絶縁膜が加熱されることを抑制することができる。したがって、ゲート絶縁膜の劣化を抑制することができ、Ｖｔｈ特性の劣化を防止することができる。
また、実施の形態１によれば、コンタクト電極と半導体基板とのオーミックコンタクトを形成するためのコンタクトアニールを、コンタクト電極を構成する最下層の厚さの薄い第１ニッケル膜に対して局所的に行うため、従来の厚さの厚いコンタクト電極に対してコンタクトアニールを行う場合よりも、コンタクトアニールによる熱の悪影響がコンタクト電極と半導体基板との接合部以外の領域に及ぶことを抑制することができる。
また、実施の形態１によれば、局所的にレーザーを照射して、コンタクト電極を構成する最下層の厚さの薄い第１ニッケル膜をコンタクトアニールした後、薄い第１ニッケル膜上にさらに第２ニッケル膜およびおもて面電極を形成しコンタクト電極とするため、コンタクトアニールによりコンタクト電極が溶融することはない。これにより、ウエハを薄化した後にコンタクトアニールを行う場合であっても、ウエハにかかる応力が低減されるため、ウエハの反りや割れを防止することができる。また、実施の形態１によれば、炉アニールやＲＴＡによるコンタクトアニールを行わないため、半導体基板中に欠陥が励起されることを回避することができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の製造方法について説明する。図７は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態２にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、第１ニッケル膜９ａ表面から、第１ニッケル膜９ａの平面パターン部分（符号２２で囲む部分）に第１レーザー２１を照射して第１コンタクトアニールを行う点である。
具体的には、まず、図７に示すように、実施の形態１と同様に、ｎ+ＳｉＣ基板１上にｎ-ＳｉＣエピタキシャル層２を成長させた後、ｎ-ＳｉＣエピタキシャル層２上にＭＯＳゲート構造、層間絶縁膜８および第１ニッケル膜９ａを形成するまでの工程を行う。次に、第１ニッケル膜９ａ表面から第１レーザー２１を照射し、第１ニッケル膜９ａと炭化珪素半導体との接合部を局部的にアニール（第１コンタクトアニール）する。すなわち、第１ニッケル膜９ａのパターン部分以外の部分に第１レーザー２１を照射しない。これにより、第１ニッケル膜９ａと炭化珪素半導体との接合部以外をアニールせずに、第１ニッケル膜９ａと炭化珪素半導体との密着性を確保することができる。
第１レーザー２１は、例えば、電子線描画装置の機能を備え、かつ、通常のエネルギー密度（数ｍＪ／ｃｍ2〜数十ｍＪ／ｃｍ2程度）よりも高いエネルギー密度（１．６Ｊ／ｃｍ2〜２．４Ｊ／ｃｍ2程度）で照射可能なレーザーアニール装置を用いて行う。電子線描画装置の機能とは、例えば、Ｘ・Ｙ・Ｚ方向（左右上下方向）に可動させることができるステージに載置された対象物（半導体基板）に、ステージ位置を調整しながら所定パターン部分にレーザーを照射する機能である。例えば、レーザーアニール装置は、記憶部に予め記憶された第１ニッケル膜９ａのパターンを読み出し、当該第１ニッケル膜９ａのパターンに基づいて半導体基板と第１レーザー２１の光源との位置合わせを行った後、第１ニッケル膜９ａの表面から第１ニッケル膜９ａのパターン部分に第１レーザー２１を照射する。その後、実施の形態１と同様に、以降の工程を順に行うことにより、図６に示すプレーナゲート型ＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、ソースコンタクトを形成する領域に局所的に第１レーザー照射するため、ゲート絶縁膜形成後に第１コンタクトアニールが行われる場合であっても、ゲート絶縁膜に第１コンタクトアニールは施されない。したがって、所望の領域においてコンタクト電極と半導体基板との密着性を確保して良好なオーミックコンタクトを形成するとともに、ゲート絶縁膜劣化のない、すなわちＶｔｈ特性劣化のない半導体装置を提供することができる。
（実施の形態３）
次に、実施の形態３にかかる半導体装置の製造方法について説明する。図８は、実施の形態３にかかる半導体装置の製造途中の状態を模式的に示す断面図である。実施の形態３にかかる半導体装置の製造方法が実施の形態２にかかる半導体装置の製造方法と異なる点は、レンズ３４を通して集光された第１レーザー３３を、第１ニッケル膜９ａ表面から照射する点である。図８において第１レーザー３３が照射されている領域は、例えば第１ニッケル膜（不図示）である。図８では、基板おもて面側に形成されるＭＯＳゲート構造などのおもて面素子構造を図示省略する。
実施の形態３にかかる半導体装置の製造方法の第１レーザー３３以外の構成は、実施の形態２にかかる半導体装置の製造方法と同一である。このため、実施の形態３においては、第１レーザー３３の構成についてのみ説明する。図８に示すように、レンズ３４を通して第１レーザー３３を集光することで、スポット径Ｄを絞った状態で第１レーザー３３を照射する。このとき、第１レーザー３３のスポット径Ｄが回折限界に近づくように第１レーザー３３のスポット径Ｄを絞り込み、第１レーザー３３のエネルギーを光路調整して集中させる。このため、集光部分から外れた領域は、エネルギー密度が低下するため、ニッケルのシリサイド化反応が起きない。つまり、最も集光されている領域、即ちコンタクト部のみで局所的なシリサイド化が起こり、外れた領域に影響を与えない。
第１レーザー３３の回折限界は、第１レーザー３３の波長λと、レンズ３４の特性とで決定される。具体的には、第１レーザー３３の理論的な回折限界（分解能）ｄは、光の波長をλ、レンズ３４の開口数をＮAとしたときに、次の（１）式であらわされる。回折限界ｄは、第１レーザー３３の最小のスポット半径に相当する（スポット径Ｄ＝２ｄ）。
ｄ＝０．６１・λ／ＮA・・・（１）
また、レンズ３４の開口数ＮAは、レンズ３４によって集光された第１レーザー３３の光軸に対する角度をθとし、ｎ+ＳｉＣ基板１およびｎ-ＳｉＣエピタキシャル層２からなる半導体基板３０とレンズ３４との間の媒質の屈折率をｎとしたときに、次の（２）式であらわされる。
ＮA＝ｎ・ｓｉｎθ・・・（２）
上記（１）式および（２）式に示す特性を満たし、かつ、製造する半導体装置の設計条件に合った第１レーザー３３およびレンズ３４を用意することにより、レーザーマスクを用いることなく所望の微細領域に選択的に第１レーザー３３を照射することができる。また、異なる構成の複数のレンズ３４を通すことで第１レーザー３３のスポット径Ｄをさらに最適化してもよい。第１レーザー３３として、例えば、炭化珪素半導体のバンドギャップ以上のエネルギーをもつレーザーを用いる。具体的には、第１レーザー３３として、例えば、Ｎｄ：ＹＡＧ３ωレーザー（ネオジムＹＡＧレーザーの第３高調波、波長：３５５ｎｍ）や、ＸｅＣｌエキシマレーザー（波長：３０８ｎｍ）を用いるのがよい。
より具体的には、例えば、第１レーザー３３の波長λを３０８ｎｍとし、レンズ３４を通る前の第１レーザー３３の入射スポット径Ｄ0を１ｍｍとし、レンズ３４の焦点距離ｔを６．４ｍｍとした場合、上記（１）式および（２）式より、第１レーザー３３のスポット径Ｄは４．８μｍ（＝２×０．６１×３０８×１０-3／ｓｉｎ（ｔａｎ-1（０．５／６．４）））となる。したがって、１０μｍ以下の素子構造で設計されたデバイスであっても、レーザーマスクを用いずに、所望の微小領域に第１レーザー３３を照射することができる。ただし、収差による第１レーザー３３のスポット径Ｄの拡がりは考慮しない（ｎ＝１）。
また、第１レーザー３３の光源と半導体基板３０との間に、さらに減光（ＮＤ：Ｎｅｕｔｒａｌ Ｄｅｎｓｉｔｙ）フィルター（不図示）を設けることにより、減光フィルターを通して第１レーザー３３の光量を調整してもよい。減光フィルターを通して第１レーザー３３の光量を調整することにより、第１レーザー３３のエネルギー密度が低減される。具体的には、第１レーザー３３の入射スポット径Ｄ0をレンズ３４によってスポット径Ｄに絞込む。そして、さらに第１レーザー３３の光量をＮＤフィルターによって第１コンタクトアニールに適したエネルギー密度である例えば１．６Ｊ／ｃｍ2〜２．４Ｊ／ｃｍ2に減光する。これにより、半導体基板３０表面がエッチングされる（レーザーアブレーション）ことを防止することができる。
ＮＤフィルターに代えて、第１レーザー３３の光量を減光可能な他のフィルターを用いてもよいし、光量を減光可能な他のフィルターとＮＤフィルターとを組み合わせて用いてもよい。第１レーザー３３のエネルギー密度は、アニールの目的に合わせて種々変更可能である。
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態３によれば、レーザーマスクを用いずにレーザー照射によるアニールを行うことができるため、スループットを向上させることができる。また、実施の形態３によれば、ＮＤフィルターを適宜使用してレーザーのエネルギー密度を調整することで、例えばレーザーアニールによる不純物拡散によってショットキーバリアダイオード（ＳＢＤ）の耐圧構造を構成するガードリングを形成する場合に、レーザー照射による温度上昇を抑制することができるため、耐圧構造を覆う層間絶縁膜の劣化を抑制することができる。
（実施例）
次に、本発明にかかる半導体装置のＶｔｈ特性について検証した。図９は、本発明にかかる半導体装置のゲート閾値電圧特性を示す特性図である。まず、実施の形態１にかかる半導体装置の製造方法にしたがい、ＳｉＣ−ＭＯＳＦＥＴを作製した（以下、第１実施例とする）。すなわち、第１実施例では、層間絶縁膜８および第１ニッケル膜９ａの全面に第１レーザー１１照射を行っている。第１，２レーザー１１，１２照射は、ＹＡＧ２ωレーザー（波長：５３２ｎｍ）を用いて、パルス幅１００ｎｓとした。第１，３ニッケル膜９ａ，１０ａの厚さを５０ｎｍとし、第２，４ニッケル膜９ｂ，１０ｂの厚さを５００ｎｍとした。耐圧を３．３ｋＶとし、ｎ+ＳｉＣ基板１とｎ-ＳｉＣエピタキシャル層２とからなる半導体基板の厚さを５０μｍとした。ゲート閾値電圧Ｖｔｈを＋１５Ｖとした。
また、実施の形態２にかかる半導体装置の製造方法にしたがい、ＳｉＣ−ＭＯＳＦＥＴを作製した（以下、第２実施例とする）。すなわち、第２実施例では、第１ニッケル膜９ａのパターン部分に第１レーザー２１照射を行っている。第２実施例を作製するためのその他の条件は、第１実施例と同様である。比較として、図１０〜１５に示す従来の半導体装置の製造方法に従い、ＳｉＣ−ＭＯＳＦＥＴを作製した（以下、従来例とする）。すなわち、従来例では、ＲＴＡによって１０００℃の温度で２分間のコンタクトアニールを行っている。また、従来例では、ウエハ薄化後のＲＴＡによってウエハに反りや割れが生じてしまうため、ウエハの薄化は行っておらず、第１実施例のｎ+ＳｉＣ基板１とｎ-ＳｉＣエピタキシャル層２とからなる半導体基板の厚さよりもｎ+ＳｉＣ基板１０１とｎ-ＳｉＣエピタキシャル層１０２とからなる半導体基板の厚さが厚くなっている。従来例のｎ+ドリフト領域の厚さ以外の構成は、第１実施例と同様である。
そして、第１，２実施例および従来例に対して、室温（例えば２５℃）環境下において＋１５Ｖのゲート電圧を印加し、ゲート閾値電圧の変動量ΔＶｔｈを測定した。その結果を図９に示す。ゲート閾値電圧の変動量ΔＶｔｈとは、測定されたゲート閾値電圧Ｖｔｈと、同一構造のＭＯＳＦＥＴにおける設計上のゲート閾値電圧Ｖｔｈ0との差分である（＝Ｖｔｈ−Ｖｔｈ0）。図９に示す結果より、従来例では、ゲート閾値電圧の変動量ΔＶｔｈが０．４Ｖ〜０．６Ｖ程度にまで増大することが確認された。それに対して、第１実施例では、ゲート閾値電圧の変動量ΔＶｔｈを０．２Ｖ程度に抑えることができた。第２実施例では、ゲート閾値電圧の変動量ΔＶｔｈを０．１Ｖ程度に抑えることができた。したがって、第１，２実施例では、ゲート閾値電圧の変動量ΔＶｔｈがほぼ発生しないことが確認された。
以上において本発明は種々変更可能であり、上述した各実施の形態において、たとえば第１，２レーザーの照射条件やレンズの構成条件等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、金属膜と炭化珪素半導体とのオーミックコンタクトを形成するためのコンタクトアニールを例に説明しているが、これに限らず、局所的な微小領域を加熱するためのアニール、具体的には、例えば半導体基板に導入された不純物を活性化させるためのアニールに適用することができる。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
また、各実施の形態ではＳｉＣ基板を用いて説明しているが、これに限らず、シリコン、窒化ガリウムなど電子デバイスを構成する様々な半導体材料からなる半導体基板を用いてもよい。また、各実施の形態ではプレーナゲート型ＭＯＳＦＥＴを例に説明しているが、半導体基板のおもて面および裏面にそれぞれ電極を形成するデバイスに適用可能である。例えば、プレーナゲート型に代えてトレンチゲート型ＭＯＳＦＥＴに適用してもよいし、ＦＷＤ、ＩＧＢＴ、ＲＢ−ＩＧＢＴ、ＲＣ−ＩＧＢＴおよびＲＢ型ＭＯＳＦＥＴに適用してもよい。例えばＲＢ型ＭＯＳＦＥＴを作製する場合、コンタクト電極を形成する領域表面の平坦性を確保した後、コンタクトとなるチタン膜を形成し、チタン膜上からレーザー照射することによりショットキーコンタクトを形成すればよい。
以上のように、本発明にかかる半導体装置の製造方法は、高温アニールが必要なパワー半導体装置に有用である。
１ ｎ+ＳｉＣ基板
２ ｎ-ＳｉＣエピタキシャル層
３ ｐベース領域
４ ｎ+ソース領域
５ ｐ+コンタクト領域
６ ゲート絶縁膜
７ ゲート電極
８ 層間絶縁膜
８ａ コンタクトホール
９ ソース電極
９ａ 第１ニッケル膜
９ｂ 第２ニッケル膜
９ｃ おもて面電極膜
１０ ドレイン電極
１０ａ 第３ニッケル膜
１０ｂ 第４ニッケル膜
１０ｃ 裏面電極膜
１１，２１，３３ 第１レーザー
１２ 第２レーザー
３０ 半導体基板
３４ レンズ
Ｄ 第１レーザーのスポット径
Ｄ0 第１レーザーの入射スポット径
ｄ 第１レーザーの回折限界
ＮA レンズの開口数
ｔ レンズの焦点距離

Claims (7)

  1. 半導体基板の表面に絶縁膜を形成する絶縁膜形成工程と、
    前記絶縁膜を選択的に除去し、前記半導体基板の表面を選択的に露出させる工程と、
    前記半導体基板の露出された表面に電極膜を形成する電極膜形成工程と、
    前記電極膜の表面から前記電極膜のパターン部分にレーザーを照射して前記電極膜と前記半導体基板との接合部をアニールすることにより、前記電極膜と前記半導体基板とのオーミックコンタクトを形成するアニール工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記アニール工程では、レンズを通して前記レーザーを集光して、前記レーザーのスポット径を回折限界に近づけた状態で前記レーザーを照射することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記レーザーのエネルギー密度は、１．６Ｊ／ｃｍ2〜２．４Ｊ／ｃｍ2であることを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記絶縁膜および前記電極膜は、前記半導体基板のおもて面に形成され、
    前記電極膜形成工程後、前記アニール工程前に、前記半導体基板の裏面を研削して、前記半導体基板の厚さを薄くする薄化工程をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  5. レンズを通してレーザーを集光して、前記レーザーのスポット径を回折限界に近づけた状態で半導体基板の所定領域に前記レーザーを照射して前記所定領域をアニールすることを特徴とする半導体装置の製造方法。
  6. 減光フィルターを通して前記レーザーの光量を調整し、前記レーザーのエネルギー密度を低減させた状態で前記所定領域に前記レーザーを照射することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記半導体基板は、シリコン、炭化珪素または窒化ガリウムからなることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置の製造方法。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6323252B2 (ja) * 2014-08-20 2018-05-16 住友電気工業株式会社 炭化珪素半導体装置の製造方法
CN105244266B (zh) * 2015-10-26 2017-12-08 株洲南车时代电气股份有限公司 一种SiC晶圆的欧姆接触形成方法
WO2017098659A1 (ja) * 2015-12-11 2017-06-15 新電元工業株式会社 炭化珪素半導体装置の製造方法、半導体基体の製造方法、炭化珪素半導体装置及び炭化珪素半導体装置の製造装置
CN107785258B (zh) * 2016-08-31 2020-08-28 株洲中车时代电气股份有限公司 一种4H-SiC P型绝缘栅双极型晶体管的制备方法
DE112017005206T5 (de) * 2016-10-13 2019-07-04 Mitsubishi Electric Corporation Verfahren zur herstellung einer halbleitereinheit
JP2019057682A (ja) * 2017-09-22 2019-04-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN109103186B (zh) * 2018-08-14 2022-10-11 电子科技大学 一种集成异质结续流二极管碳化硅槽栅mosfet
WO2020049835A1 (ja) * 2018-09-07 2020-03-12 住友重機械工業株式会社 半導体製造方法及び半導体製造装置
US11018023B2 (en) * 2018-11-21 2021-05-25 Semiconductor Components Industries, Llc Defect reduction of semiconductor layers and semiconductor devices by anneal and related methods
RU188684U1 (ru) * 2019-01-10 2019-04-22 Закрытое акционерное общество "ГРУППА КРЕМНИЙ ЭЛ" Силовое полупроводниковое устройство на основе карбида кремния
CN111599670A (zh) * 2019-02-20 2020-08-28 创能动力科技有限公司 晶片加工方法及半导体装置
CN109904065B (zh) * 2019-02-21 2021-05-11 中国科学院上海微系统与信息技术研究所 异质结构的制备方法
CN112216603A (zh) * 2019-07-10 2021-01-12 创能动力科技有限公司 用于晶片的激光处理方法及半导体装置
DE102021108756A1 (de) * 2021-04-08 2022-10-13 Osram Opto Semiconductors Gmbh Verfahren zum testen eines wafers und wafer

Citations (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10284436A (ja) * 1997-04-11 1998-10-23 Matsushita Electric Ind Co Ltd オーミック電極形成方法
JP2000150875A (ja) * 1998-11-13 2000-05-30 Toshiba Corp 半導体装置及び薄膜形成方法
JP2001144015A (ja) * 1999-08-18 2001-05-25 Semiconductor Energy Lab Co Ltd レーザー装置及びレーザーアニール方法
JP2002026341A (ja) * 2000-06-30 2002-01-25 Toshiba Corp 半導体装置及びその製造方法
JP2005243797A (ja) * 2004-02-25 2005-09-08 Harison Toshiba Lighting Corp 光エネルギー照射装置
JP2006156926A (ja) * 2004-08-19 2006-06-15 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法
JP2008211177A (ja) * 2007-02-27 2008-09-11 Wafermasters Inc 選択的深さでの光学的処理
JP2009283754A (ja) * 2008-05-23 2009-12-03 Denso Corp 半導体装置の製造方法
JP2010186991A (ja) * 2009-01-16 2010-08-26 Showa Denko Kk 半導体素子の製造方法及び半導体素子、並びに半導体装置
JP2011159654A (ja) * 2010-01-29 2011-08-18 Fuji Electric Co Ltd 逆導通形絶縁ゲート型バイポーラトランジスタ
JP2011171551A (ja) * 2010-02-19 2011-09-01 Toyota Motor Corp 半導体装置の製造方法
WO2011111029A1 (fr) * 2010-03-12 2011-09-15 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de traitement d'un contact metallique realise sur un substrat
JP2011187753A (ja) * 2010-03-10 2011-09-22 Toshiba Corp 半導体装置の製造方法
JP2012004185A (ja) * 2010-06-14 2012-01-05 Denso Corp 炭化珪素半導体装置の製造方法
JP2012099598A (ja) * 2010-11-01 2012-05-24 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP2012099599A (ja) * 2010-11-01 2012-05-24 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP2012114480A (ja) * 2003-08-14 2012-06-14 Cree Inc 金属−炭化珪素オーミックコンタクトの局所的アニーリングおよびそのようにして形成された素子
JP2012156390A (ja) * 2011-01-27 2012-08-16 Sumitomo Heavy Ind Ltd レーザアニール方法及びレーザアニール装置
JP2012178603A (ja) * 2005-09-16 2012-09-13 Cree Inc 炭化ケイ素パワーデバイスを有する半導体ウェハを処理する方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1131548C (zh) * 1997-04-04 2003-12-17 松下电器产业株式会社 半导体装置
TW494444B (en) 1999-08-18 2002-07-11 Semiconductor Energy Lab Laser apparatus and laser annealing method
CN100483631C (zh) * 2003-08-14 2009-04-29 克里公司 金属-碳化硅欧姆接触的局部退火及其形成的装置
WO2007072837A1 (en) * 2005-12-20 2007-06-28 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation apparatus and method for manufacturing semiconductor device
TWI320606B (en) * 2006-08-07 2010-02-11 Epistar Corp A method for making a light emitting diode by electroless plating
JP5309454B2 (ja) * 2006-10-11 2013-10-09 富士通セミコンダクター株式会社 半導体装置の製造方法
US8039405B2 (en) * 2008-02-01 2011-10-18 Ricoh Company, Ltd. Conductive oxide-deposited substrate and method for producing the same, and MIS laminated structure and method for producing the same
WO2011043162A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
JP5728954B2 (ja) * 2011-01-13 2015-06-03 住友電気工業株式会社 炭化珪素半導体装置の製造方法

Patent Citations (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10284436A (ja) * 1997-04-11 1998-10-23 Matsushita Electric Ind Co Ltd オーミック電極形成方法
JP2000150875A (ja) * 1998-11-13 2000-05-30 Toshiba Corp 半導体装置及び薄膜形成方法
JP2001144015A (ja) * 1999-08-18 2001-05-25 Semiconductor Energy Lab Co Ltd レーザー装置及びレーザーアニール方法
JP2002026341A (ja) * 2000-06-30 2002-01-25 Toshiba Corp 半導体装置及びその製造方法
JP2012114480A (ja) * 2003-08-14 2012-06-14 Cree Inc 金属−炭化珪素オーミックコンタクトの局所的アニーリングおよびそのようにして形成された素子
JP2005243797A (ja) * 2004-02-25 2005-09-08 Harison Toshiba Lighting Corp 光エネルギー照射装置
JP2006156926A (ja) * 2004-08-19 2006-06-15 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法
JP2012178603A (ja) * 2005-09-16 2012-09-13 Cree Inc 炭化ケイ素パワーデバイスを有する半導体ウェハを処理する方法
JP2008211177A (ja) * 2007-02-27 2008-09-11 Wafermasters Inc 選択的深さでの光学的処理
JP2009283754A (ja) * 2008-05-23 2009-12-03 Denso Corp 半導体装置の製造方法
JP2010186991A (ja) * 2009-01-16 2010-08-26 Showa Denko Kk 半導体素子の製造方法及び半導体素子、並びに半導体装置
JP2011159654A (ja) * 2010-01-29 2011-08-18 Fuji Electric Co Ltd 逆導通形絶縁ゲート型バイポーラトランジスタ
JP2011171551A (ja) * 2010-02-19 2011-09-01 Toyota Motor Corp 半導体装置の製造方法
JP2011187753A (ja) * 2010-03-10 2011-09-22 Toshiba Corp 半導体装置の製造方法
WO2011111029A1 (fr) * 2010-03-12 2011-09-15 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de traitement d'un contact metallique realise sur un substrat
JP2012004185A (ja) * 2010-06-14 2012-01-05 Denso Corp 炭化珪素半導体装置の製造方法
JP2012099598A (ja) * 2010-11-01 2012-05-24 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP2012099599A (ja) * 2010-11-01 2012-05-24 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP2012156390A (ja) * 2011-01-27 2012-08-16 Sumitomo Heavy Ind Ltd レーザアニール方法及びレーザアニール装置

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