JP5349735B2 - 複層構造のゲート電極を有する薄膜トランジスタ及びその製造方法 - Google Patents

複層構造のゲート電極を有する薄膜トランジスタ及びその製造方法 Download PDF

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Description

本発明は、複層構造のゲート電極を有する薄膜トランジスタ及びその製造方法に係り、より詳細には、熱に強い第１ゲート電極と反射度の高い第２ゲート電極とを使用することによって、熱処理過程でのゲート電極下部のシリコン層の損傷を防止した薄膜トランジスタ及びその製造方法に関する。
図１は、一般的な薄膜トランジスタの構造を示す断面図である。図１に示すように、一般的な薄膜トランジスタは、基板１０上に形成されたバッファ層１１、バッファ層１１上に形成されたシリコン層１２、前記シリコン層１２の両側に各々形成されたソース１７及びドレイン１８、シリコン層１２の上面の中心上に形成された絶縁層１５、及び絶縁層１５上に形成されたゲート電極１６を含む。バッファ層１１と絶縁層１５としては、通常酸化シリコン（ＳｉＯ２）を使用する。また、シリコン層１２は、ソース１７とドレイン１８との間でチャンネル領域としての役割を担う。したがって、チャンネル領域での電荷移動度を高めるために、バッファ層１１上に非晶質シリコンをまず形成した後、非晶質シリコンを結晶化してシリコン層１２として使用する。
一方、ソース１７とドレイン１８は、結晶化されたシリコン層１２の両側に各々不純物をドーピングすることで形成される。不純物のドーピング方法としては、主にイオン化された原子を加速してシリコン内に強制的に注入するイオン注入法を使用する。ところで、イオン注入法によってドーピングする場合、シリコン内に注入された不純物によりシリコン結晶格子内に欠陥などが発生する。したがって、このような欠陥を除去してシリコンと不純物との格子構造を整合させることによって、ドーピングされた領域を電気的に活性化させるために熱処理工程を必要とする。
図２は、このような熱処理工程のうち、１つのレーザービームを用いた熱処理工程を図示している。ここで、図２は、従来の薄膜トランジスタ製造過程中のドーピング領域の熱処理過程を示す断面図である。図２に示すように、例えば、エキシマーレーザーのようなレーザーを利用して薄膜トランジスタの上面に向けてレーザービームを照射すれば、レーザービームに露出されたドーピング領域１３、１４が加熱される。このようにレーザービームを利用する方法は、ドーピング領域１３、１４を直接加熱するために、基板は直接加熱されず、ドーピング領域１３、１４のみ、有効に熱処理を行える。したがって、レーザービームで熱処理を行う場合、プラスチックのように熱に弱い材料を基板として使用しても良い。
このようなレーザービームを用いた熱処理過程において、ゲート電極１６は、レーザービームがシリコン層１２を照射しないように防止する一種のマスクとしての役割を担う。レーザービームによるシリコン層１２の損傷を防止するためには、マスクの役割を担うゲート電極１６がレーザービームを完全に反射することが理想的である。ところが、現在のところ、ゲート電極１６としてＣｒが多く使用されている。Ｃｒの場合、反射度があまり高くなく、熱エネルギーを吸収する性質があるという問題がある。このために、ドーピング領域１３、１４を熱処理する間、Ｃｒよりなるゲート電極１６は、レーザービームの熱エネルギーを吸収して、下部の絶縁層１５とシリコン層１２とに伝達する。
その結果、図３に示すように、下部の絶縁層１５とシリコン層１２とが部分的に溶融される問題が発生する。ここで、図３は、熱処理終了後にゲート電極を除去した後の拡大写真を示す図面である。図３において、正四角形のゲート電極１６の痕跡を確認することができ、ゲート電極１６の下部の絶縁層１５とシリコン層１２とが部分的に溶融されたことが分かる。これにより、ゲート電極１６とシリコン層１２との間に完全に絶縁されないこともあり、また、シリコン層１２の変形によりソース１７とドレイン１８との間のチャンネル領域の電荷移動度が大幅に低くなることもある。
本発明は、前記問題点を改善するためのものであって、レーザービームを用いたドーピング領域の熱処理過程におけるゲート電極下部の絶縁層及びシリコン層の損傷を防止することが可能な薄膜トランジスタの製造方法及び薄膜トランジスタを提供することをその目的とする。
本発明に係る薄膜トランジスタの製造方法は、ゲート電極の下部にあるシリコン層の両側のドーピング領域を熱処理して、ソースとドレインとを形成することによって、薄膜トランジスタを製造する薄膜トランジスタの製造方法において、前記ゲート電極は、耐熱性材料よりなる第１ゲート電極と前記第１ゲート電極上に形成され、光反射性金属よりなる第２ゲート電極とで構成された複層構造の電極を使用し、前記シリコン層の上面から全体的にレーザービームを照射して、前記ドーピング領域を熱処理し、前記第２ゲート電極の厚さは、５００Å以下であることを特徴とする。
前記第１ゲート電極は、Ｃｒ、Ｍｏ及びドーピングされたシリコンのうち少なくとも１つを使用することが好ましい。
前記第２ゲート電極は、Ａｌ及び／又はＡｌ合金を使用することが好ましい。
前記シリコン層は、単結晶シリコンまたは多結晶シリコンよりなることが好ましい。
また、本発明に係る薄膜トランジスタの製造方法は、基板上にバッファ層及びシリコン層を連続して積層する段階と、前記シリコン層の上面の中心部に絶縁層を形成する段階と、前記絶縁層上に耐熱性材料よりなる第１ゲート電極を形成する段階と、前記第１ゲート電極上に光反射性金属よりなる第２ゲート電極を形成する段階と、前記シリコン層の両側をドーピングする段階と、前記シリコン層の上面全体に向かってレーザービームを照射してシリコン層の両側のドーピング領域を熱処理することによって、ソース及びドレインを形成する段階と、を含み、前記第２ゲート電極の厚さは、５００Å以下であることを特徴とする。
前記バッファ層及び前記絶縁層は、ＳｉＯ２を含むことが好ましい。
前記第１ゲート電極は、Ｃｒ、Ｍｏ及びドーピングされたシリコンのうち少なくとも１つを使用することが好ましい。
前記第２ゲート電極は、Ａｌ及び／又はＡｌ合金を使用することが好ましい。
本発明に係る薄膜トランジスタは、シリコン層の両側をドーピングして形成されたソースとドレイン、前記シリコン層の上面中心に部分的に形成された絶縁層、及び前記絶縁層上に形成されたゲート電極を含む薄膜トランジスタにおいて、前記ゲート電極は、耐熱性材料よりなる第１ゲート電極と前記第１ゲート電極上に形成され、光反射性金属よりなる第２ゲート電極で構成された複層構造の電極であり、前記第２ゲート電極の厚さは、５００Å以下であることを特徴とする。
前記第１ゲート電極は、Ｃｒ、Ｍｏ及びドーピングされたシリコンのうち少なくとも１つを使用することが好ましい。
前記第２ゲート電極は、Ａｌ及び／又はＡｌ合金を使用することが好ましい。
前記シリコン層は、単結晶シリコンまたは多結晶シリコンよりなることが好ましい。
また、本発明に係る薄膜トランジスタは、基板と、前記基板上に形成されたバッファ層と、前記バッファ層上に形成されたシリコン層と、前記シリコン層の両側をドーピングして形成されたソース及びドレインと、前記シリコン層の上面中心に部分的に形成された絶縁層と、前記絶縁層上に形成された複層構造のゲート電極と、を備え、前記複層構造のゲート電極は、耐熱性材料よりなる第１ゲート電極及び前記第１ゲート電極上に形成され、光反射性金属よりなる第２ゲート電極で構成され、前記第２ゲート電極の厚さは、５００Å以下であることを特徴とする。
前記第１ゲート電極は、Ｃｒ、Ｍｏ及びドーピングされたシリコンのうち少なくとも１つを含み、前記第２ゲート電極は、Ａｌ及び／又はＡｌ合金を含むことが好ましい。
本発明によれば、耐熱性の高い第１ゲート電極と反射度の高い第２ゲート電極とで構成された複層構造のゲート電極を使用することによって、従来の問題を改善することが可能である。すなわち、本発明に係る薄膜トランジスタは、複層構造のゲート電極を備えているので、まず反射度の高い第２ゲート電極がレーザービームを反射して第１ゲート電極が過度に加熱されることを防止する。一方、熱をよく吸収し、耐熱性を有する第１ゲート電極は、第２ゲート電極の熱を吸収して第２ゲート電極を冷却することが可能である。この際、第２ゲート電極がレーザービームを大部分反射するので、第２ゲート電極がない場合に比べて第１ゲート電極に吸収される熱は非常に少ない。したがって、ドーピング領域を熱処理する過程でゲート電極下部の絶縁層やシリコン層が損傷されない。
以下、添付した図面を参照して本実施形態について詳細に説明する。
従来の技術と関連して説明したように、従来の薄膜トランジスタにおいて、ゲート電極として主に使用するＣｒは、反射率が過度に低く、熱を吸収する性質があった。理想的には、ゲート電極は、反射率が高く、レーザービームをいずれも反射する必要がある。図４は、波長による多様な物質の反射度を表すグラフを示す図面である。図４に示すように、熱処理工程で主に使用する約３０８ｎｍ波長の紫外線領域のレーザービームに対してＣｒの反射率は５０％にも達し得ない。シリコン（Ｓｉ）の反射率は、約６６％程度である。これに対し、Ａｌの場合には、ほぼ１００％に近い反射率を示している。
図４に示すグラフから、Ａｌをゲート電極として使用することが考えられる。しかし、Ａｌの融点は、約６６０℃であって、非常に低い。前述したように、レーザービームを用いた熱処理は、約３００〜５００℃程度の温度を維持しつつ行われるという点を考慮すると、Ａｌよりなるゲート電極が溶融するおそれがあり、Ａｌよりなるゲート電極が溶融しなくても、Ａｌよりなるゲート電極が変形するおそれがある。熱処理過程でゲート電極が溶融または変形する場合、近傍のソースまたはドレイン電極との短絡が発生するなど、完成された薄膜トランジスタの性能を低下させることがある。
したがって、本発明は、耐熱性材料よりなる第１ゲート電極と反射度の高い材料よりなる第２ゲート電極を含む複層構造でゲート電極を構成した。
図５は、Ｃｒよりなる単層電極、Ａｌよりなる単層電極及びＣｒ／Ａｌの複層電極をゲート電極として各々使用した場合を比較するための図面である。図５に示すように、ゲート電極がＣｒよりなる場合、レーザービームが反射できず、レーザービームのエネルギーを吸収してゲート電極の下の絶縁層及びシリコン層が溶融するおそれがある。また、ゲート電極がＡｌだけなされた場合、レーザービームの反射はできるが、Ａｌの融点が低くてゲート電極自体が損傷するおそれがある。
一方、本発明のように、例えば、Ｃｒを第１ゲート電極として絶縁層上に形成してＡｌを第２ゲート電極として第１ゲート電極上に形成する場合、この問題点を解決することが可能である。すなわち、本発明に係る複層構造のゲート電極の場合、まず反射度の高い第２ゲート電極がレーザービームを反射して、第１ゲート電極が過度に加熱されることを防止する。一方、熱をよく吸収し、耐熱性のある第１ゲート電極は、第２ゲート電極の熱を吸収して、第２ゲート電極を冷却させる。この際、第２ゲート電極がレーザービームの大部分を反射するので、第２ゲート電極のない場合に比べて第１ゲート電極に吸収される熱は非常に少ない。したがって、第１ゲート電極が過度に加熱されて、第１ゲート電極の下の絶縁層やシリコン層を損傷させることはない。
図６Ａは、本実施形態に係る複層構造のゲート電極を使用して薄膜トランジスタの製造方法を示す図面である。図６Ｂは、本実施形態に係る薄膜トランジスタを示す断面図である。
図６Ａを参照して、本実施形態に係る薄膜トランジスタの製造方法を説明する。まず、基板２０上にバッファ層２１をまず形成する。基板２０は、例えば、シリコン、プラスチックまたはガラスを使用できる。バッファ層２１としては、例えば、酸化シリコン（ＳｉＯ２）を使用する。バッファ層２１上には、まず非晶質シリコンを形成した後、熱処理を通じて多結晶または単結晶シリコンに結晶化してシリコン層２２を形成する。次いで、シリコン層２２の上面中心部に部分的に絶縁層２５を形成した後、本実施形態に係る複層構造のゲート電極２６を形成する。絶縁層２５としては、例えば、ＳｉＯ２を使用する。
前述したように、ゲート電極２６は、耐熱性のある第１ゲート電極２６ａ及び反射度の高い第２ゲート電極２６ｂで構成される。第１ゲート電極２６ａとしては、例えば、Ｃｒ、Ｍｏまたは伝導性を有するようにドーピングされたシリコン（ｄｏｐｅｄ−Ｓｉ）を使用できる。第１ゲート電極２６ａは、１００〜１０００Åであることが好ましい。また、第２ゲート電極２６ｂとしては、例えば、Ａｌ及び／又はＡｌ合金を使用できる。この際、第２ゲート電極２６ｂは、単にレーザービームを反射するための役割だけを担えば良いので、過度に厚く形成する必要はなく、約５００Å以下に薄く形成しても十分である。すなわち、第２ゲート電極２６ｂは、１００〜１０００Åであることが好ましい。
次いで、ｎ−型またはｐ−型ドープ剤をシリコン層２２の両側に注入してシリコン層２２の両側をドーピングする。例えば、ｎ−型ドープ剤として燐（Ｐ）を、ｐ−型ドープ剤としてホウ素（Ｂ）を各々使用できる。次に、シリコンと不純物との格子構造を整合させることによって、ドーピング領域２３、２４を電気的に活性化させるために、シリコン層２２の上面全体に向かってレーザービームを照射する。これにより、シリコン層２２の両側のドーピング領域２３、２４が熱処理され、図６Ｂに示すように、ソース２８及びドレイン２９が形成される。レーザービームを照射する熱処理過程で、第２ゲート電極２６ｂがレーザービームを十分に反射するために、第１ゲート電極２６ａの温度は、比較的低い状態を保つ。したがって、第１ゲート電極２６ａの下部の絶縁層２５とシリコン層２２は、熱処理過程で損傷されない。
本発明は、薄膜トランジスタのような半導体素子の製造に好適に適用することが可能である。
一般的な薄膜トランジスタの構造を示す断面図である。 従来の薄膜トランジスタ製造過程中のドーピング領域の熱処理過程を示す断面図である。 熱処理終了後にゲート電極を除去した後の拡大写真を示す図面である。 波長による多様な物質の反射度を表すグラフを示す図面である。 Ｃｒよりなる単層電極、Ａｌよりなる単層電極及びＣｒ／Ａｌの複層電極をゲート電極として各々使用した場合を比較するための図面である。 本実施形態に係る複層構造のゲート電極を使用して薄膜トランジスタの製造方法を示す図面である。 本実施形態に係る薄膜トランジスタを示す断面図である。
符号の説明
２０ 基板
２１ バッファ層
２２ シリコン層
２３，２４ ドーピング領域
２５ 絶縁層
２６ａ，２６ｂ ゲート電極
２８ ソース
２９ ドレイン

Claims (14)

  1. ゲート電極の下部にあるシリコン層の両側のドーピング領域を熱処理して、ソースとドレインとを形成することによって、薄膜トランジスタを製造する薄膜トランジスタの製造方法において、
    前記ゲート電極は、耐熱性材料よりなる第１ゲート電極と前記第１ゲート電極上に形成され、光反射性金属よりなる第２ゲート電極とで構成された複層構造の電極を使用し、
    前記シリコン層の上面から全体的にレーザービームを照射して、前記ドーピング領域を熱処理し、
    前記第２ゲート電極の厚さは、５００Å以下であることを特徴とする薄膜トランジスタの製造方法。
  2. 前記第１ゲート電極は、Ｃｒ、Ｍｏ及びドーピングされたシリコンのうち少なくとも１つを使用することを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
  3. 前記第２ゲート電極は、Ａｌ及び／又はＡｌ合金を使用することを特徴とする請求項１または請求項２に記載の薄膜トランジスタの製造方法。
  4. 前記シリコン層は、単結晶シリコンまたは多結晶シリコンよりなることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
  5. 基板上にバッファ層及びシリコン層を連続して積層する段階と、
    前記シリコン層の上面の中心部に絶縁層を形成する段階と、
    前記絶縁層上に耐熱性材料よりなる第１ゲート電極を形成する段階と、
    前記第１ゲート電極上に光反射性金属よりなる第２ゲート電極を形成する段階と、
    前記シリコン層の両側をドーピングする段階と、
    前記シリコン層の上面全体に向かってレーザービームを照射してシリコン層の両側のドーピング領域を熱処理することによって、ソース及びドレインを形成する段階と、
    を含み、
    前記第２ゲート電極の厚さは、５００Å以下であることを特徴とする薄膜トランジスタの製造方法。
  6. 前記バッファ層及び前記絶縁層は、ＳｉＯ２を含むことを特徴とする請求項５に記載の薄膜トランジスタの製造方法。
  7. 前記第１ゲート電極は、Ｃｒ、Ｍｏ及びドーピングされたシリコンのうち少なくとも１つを使用することを特徴とする請求項５に記載の薄膜トランジスタの製造方法。
  8. 前記第２ゲート電極は、Ａｌ及び／又はＡｌ合金を使用することを特徴とする請求項５ないし請求項７のうちいずれか１項に記載の薄膜トランジスタの製造方法。
  9. シリコン層の両側をドーピングして形成されたソースとドレイン、前記シリコン層の上面中心に部分的に形成された絶縁層、及び前記絶縁層上に形成されたゲート電極を含む薄膜トランジスタにおいて、
    前記ゲート電極は、耐熱性材料よりなる第１ゲート電極と前記第１ゲート電極上に形成され、光反射性金属よりなる第２ゲート電極で構成された複層構造の電極であり、
    前記第２ゲート電極の厚さは、５００Å以下であることを特徴とする薄膜トランジスタ。
  10. 前記第１ゲート電極は、Ｃｒ、Ｍｏ及びドーピングされたシリコンのうち少なくとも１つを使用することを特徴とする請求項９に記載の薄膜トランジスタ。
  11. 前記第２ゲート電極は、Ａｌ及び／又はＡｌ合金を使用することを特徴とする請求項９または１０に記載の薄膜トランジスタ。
  12. 前記シリコン層は、単結晶シリコンまたは多結晶シリコンよりなることを特徴とする請求項９に記載の薄膜トランジスタ。
  13. 基板と、
    前記基板上に形成されたバッファ層と、
    前記バッファ層上に形成されたシリコン層と、
    前記シリコン層の両側をドーピングして形成されたソース及びドレインと、
    前記シリコン層の上面中心に部分的に形成された絶縁層と、
    前記絶縁層上に形成された複層構造のゲート電極と、
    を備え、
    前記複層構造のゲート電極は、耐熱性材料よりなる第１ゲート電極及び前記第１ゲート電極上に形成され、光反射性金属よりなる第２ゲート電極で構成され、
    前記第２ゲート電極の厚さは、５００Å以下であることを特徴とする薄膜トランジスタ。
  14. 前記第１ゲート電極は、Ｃｒ、Ｍｏ及びドーピングされたシリコンのうち少なくとも１つを含み、
    前記第２ゲート電極は、Ａｌ及び／又はＡｌ合金を含むことを特徴とする請求項１３に記載の薄膜トランジスタ。
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JP2012222046A (ja) * 2011-04-05 2012-11-12 Mitsui Mining & Smelting Co Ltd 有機デバイス用電極シート、有機デバイスモジュールおよびその製造方法

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JPH07318978A (ja) * 1994-05-20 1995-12-08 Sony Corp 表示素子用薄膜トランジスタアレイ
JPH10135462A (ja) * 1996-10-28 1998-05-22 Matsushita Electric Ind Co Ltd 薄膜トランジスタ
US6337520B1 (en) * 1997-02-26 2002-01-08 Samsung Electronics Co., Ltd. Composition for a wiring, a wiring using the composition, manufacturing method thereof, a display using the wiring and manufacturing method thereof
JPH1197705A (ja) * 1997-09-23 1999-04-09 Semiconductor Energy Lab Co Ltd 半導体集積回路
US6420758B1 (en) * 1998-11-17 2002-07-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an impurity region overlapping a gate electrode
JP4354099B2 (ja) 2000-07-10 2009-10-28 シャープ株式会社 薄膜トランジスタの製造方法
JP4249886B2 (ja) * 2000-07-25 2009-04-08 シャープ株式会社 薄膜半導体装置の製造方法
KR20020048487A (ko) * 2000-12-18 2002-06-24 김순택 평판 표시장치 및 그 제조 방법
US6737653B2 (en) * 2001-03-12 2004-05-18 Lg. Philips Lcd Co., Ltd. X-ray detector and method of fabricating therefore
JP4673513B2 (ja) * 2001-08-01 2011-04-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100870017B1 (ko) * 2002-08-07 2008-11-21 삼성전자주식회사 박막 트랜지스터 기판의 제조 방법
KR100947525B1 (ko) * 2003-03-12 2010-03-12 삼성전자주식회사 액정 표시 장치용 박막 트랜지스터 기판 및 이의 제조방법
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