JPH06310500A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06310500A JPH06310500A JP6004958A JP495894A JPH06310500A JP H06310500 A JPH06310500 A JP H06310500A JP 6004958 A JP6004958 A JP 6004958A JP 495894 A JP495894 A JP 495894A JP H06310500 A JPH06310500 A JP H06310500A
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- insulating film
- laser light
- aluminum wiring
- energy density
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76892—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern
- H01L21/76894—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern using a laser, e.g. laser cutting, laser direct writing, laser repair
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Optics & Photonics (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【構成】 アルミニウム配線層上に第二の絶縁膜を形成
し、その上に低エネルギ−密度のレ−ザ−光を照射する
ことにより、アルミニウム配線層のアニ−ルを行う。 【効果】 本発明により、多結晶シリコンからなる電極
や配線層に悪影響を及ぼすことなくアルミニウム配線層
のアニ−ルを充分に行うことができる。また、低エネル
ギ−密度のレ−ザ−光を使用することにより、一回当た
りのアニールの対象面積を拡大し、アニール時のレ−ザ
−光の照射時間を短縮することができる。
し、その上に低エネルギ−密度のレ−ザ−光を照射する
ことにより、アルミニウム配線層のアニ−ルを行う。 【効果】 本発明により、多結晶シリコンからなる電極
や配線層に悪影響を及ぼすことなくアルミニウム配線層
のアニ−ルを充分に行うことができる。また、低エネル
ギ−密度のレ−ザ−光を使用することにより、一回当た
りのアニールの対象面積を拡大し、アニール時のレ−ザ
−光の照射時間を短縮することができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の電極配
線層の製造方法、特に、アニ−ル方法に関する。
線層の製造方法、特に、アニ−ル方法に関する。
【０００２】
【従来の技術】これより、従来の半導体装置の形成方法
を説明する。この半導体装置は、従来から知られている
ＣＭＯＳインバータである。このＣＭＯＳインバータ
は、図５. （ａ）及び（ｂ）に示されている。図５.
（ｂ）は、図５（ａ）におけるＹ−Ｙ”線に沿った断面
図である。また、図. ６は、このＣＭＯＳインバータの
等価回路図である。
を説明する。この半導体装置は、従来から知られている
ＣＭＯＳインバータである。このＣＭＯＳインバータ
は、図５. （ａ）及び（ｂ）に示されている。図５.
（ｂ）は、図５（ａ）におけるＹ−Ｙ”線に沿った断面
図である。また、図. ６は、このＣＭＯＳインバータの
等価回路図である。
【０００３】周知の通り、ＣＭＯＳインバータは、ＮＭ
ＯＳＦＥＴ及びＰＭＯＳＦＥＴより構成されている。ま
ず、Ｎ型のＭＯＳＦＥＴの構成を説明する。ここでは、
Ｐ- 型のウェル領域２’が、Ｎ- 型の半導体基板１に形
成されている。ソース領域３’とドレイン領域４’は、
Ｐ- 型のウェル領域２’内に形成されている。このソー
ス領域３’とドレイン領域４’は、Ｎ+ 型の不純物拡散
領域である。また、ゲート絶縁膜５’及び多結晶シリコ
ンからなるゲート電極６’が、半導体基板１上に形成さ
れている。
ＯＳＦＥＴ及びＰＭＯＳＦＥＴより構成されている。ま
ず、Ｎ型のＭＯＳＦＥＴの構成を説明する。ここでは、
Ｐ- 型のウェル領域２’が、Ｎ- 型の半導体基板１に形
成されている。ソース領域３’とドレイン領域４’は、
Ｐ- 型のウェル領域２’内に形成されている。このソー
ス領域３’とドレイン領域４’は、Ｎ+ 型の不純物拡散
領域である。また、ゲート絶縁膜５’及び多結晶シリコ
ンからなるゲート電極６’が、半導体基板１上に形成さ
れている。
【０００４】次に、Ｐ型のＭＯＳＦＥＴの構成を説明す
る。フィールド酸化膜７’及びアイソレーション領域
８’を境に、Ｐ型のＭＯＳＦＥＴが形成されている。こ
こでは、ソース領域９’及びドレイン領域１０が形成さ
れている。このソース領域９’及びドレイン領域１０
は、Ｐ+ 型の不純物拡散領域である。また、ゲート絶縁
膜１１、及び多結晶シリコンからなるゲート電極１２が
半導体基板１上に形成されている。さらに、シリコン酸
化膜１３は、Ｎ型のＭＯＳＦＥＴ及びＰ型のＭＯＳＦＥ
Ｔを覆っている。シリコン酸化膜１３には、コンタクト
孔１４が形成されている。このコンタクト孔１４におい
て、ドレイン領域４、１０とアルミニウム配線層１５と
を電気的に導通させる。
る。フィールド酸化膜７’及びアイソレーション領域
８’を境に、Ｐ型のＭＯＳＦＥＴが形成されている。こ
こでは、ソース領域９’及びドレイン領域１０が形成さ
れている。このソース領域９’及びドレイン領域１０
は、Ｐ+ 型の不純物拡散領域である。また、ゲート絶縁
膜１１、及び多結晶シリコンからなるゲート電極１２が
半導体基板１上に形成されている。さらに、シリコン酸
化膜１３は、Ｎ型のＭＯＳＦＥＴ及びＰ型のＭＯＳＦＥ
Ｔを覆っている。シリコン酸化膜１３には、コンタクト
孔１４が形成されている。このコンタクト孔１４におい
て、ドレイン領域４、１０とアルミニウム配線層１５と
を電気的に導通させる。
【０００５】尚、アルミニウム配線層１５に銅、或いは
シリコンを添加する。銅は、原子半径が大きいので、ア
ルミニウム配線層１５のエレクトロマイグレ−ションを
防止する効果がある。また、シリコンは、半導体基板１
とアルミニウム配線層１５とのコンタクト部分におい
て、半導体基板１中のシリコンがアルミニウム配線層１
５中に拡散することを抑え、コンタクト部分の表面形状
が変わるのを防止するさらに、銅あるいはシリコンを添
加したアルミニウム配線層１５のアニ−ルを行う。その
目的は、アルミニウム配線層１５の配線寿命を長くする
ことである。アルミニウム配線層１５をアニールしてア
ルミニウムの結晶粒径を大きくすると、エレクトロマイ
グレ−ション耐性が向上する。その結果、アルミニウム
配線層１５の配線寿命が長くなる。
シリコンを添加する。銅は、原子半径が大きいので、ア
ルミニウム配線層１５のエレクトロマイグレ−ションを
防止する効果がある。また、シリコンは、半導体基板１
とアルミニウム配線層１５とのコンタクト部分におい
て、半導体基板１中のシリコンがアルミニウム配線層１
５中に拡散することを抑え、コンタクト部分の表面形状
が変わるのを防止するさらに、銅あるいはシリコンを添
加したアルミニウム配線層１５のアニ−ルを行う。その
目的は、アルミニウム配線層１５の配線寿命を長くする
ことである。アルミニウム配線層１５をアニールしてア
ルミニウムの結晶粒径を大きくすると、エレクトロマイ
グレ−ション耐性が向上する。その結果、アルミニウム
配線層１５の配線寿命が長くなる。
【０００６】最近では、図５. （ａ）及び（ｂ）に示す
ように、このようなアニールはレ−ザ−光１６で行うこ
とが試みられている。この方法によれば、レ−ザ−光１
６を直接、アルミニウム配線層１５に照射する。ここで
は、アルミニウムの融点である６６０℃近くまで加熱す
る。その後、再結晶化させると、アルミニウムの結晶粒
径が大きくなる。その結果、アルミニウム配線層１５の
配線寿命が長くなる。
ように、このようなアニールはレ−ザ−光１６で行うこ
とが試みられている。この方法によれば、レ−ザ−光１
６を直接、アルミニウム配線層１５に照射する。ここで
は、アルミニウムの融点である６６０℃近くまで加熱す
る。その後、再結晶化させると、アルミニウムの結晶粒
径が大きくなる。その結果、アルミニウム配線層１５の
配線寿命が長くなる。
【０００７】しかしながら、アルミニウムは、レ−ザ−
光のエネルギーの大部分を反射する。実際、アニール時
には、レーザー光１６のエネルギー密度（Ｊ／ｃｍ2 ）
の９０％以上が、アルミニウム配線層１５の表面で反射
される。レーザー光１６のエネルギー密度は熱量に相当
するので、レーザー光全体の熱量の９０％以上が損なわ
れることになる。このため、充分なアニ−ルを行うため
にはレ−ザ−光のエネルギ−密度は０．７（Ｊ／ｃｍ2
）程度までに高めなければならない。図５. （ｂ）に
示すように、高エネルギ−密度のレ−ザ−光１６は、ア
ルミニウム配線層１５で覆われていないシリコン酸化膜
１３にも照射される。この結果、高エネルギ−密度のレ
ーザ−光を照射すると、多結晶シリコンからなるゲート
電極６’及び１２に悪影響を及ぼすことになる。例え
ば、ゲート電極６’及び１２は、完全に溶融して消失し
たり、部分的に溶融して消失する。その結果、ゲート電
極６’及び１２は、信頼性が低下し、ひどい場合には断
線してしまう。
光のエネルギーの大部分を反射する。実際、アニール時
には、レーザー光１６のエネルギー密度（Ｊ／ｃｍ2 ）
の９０％以上が、アルミニウム配線層１５の表面で反射
される。レーザー光１６のエネルギー密度は熱量に相当
するので、レーザー光全体の熱量の９０％以上が損なわ
れることになる。このため、充分なアニ−ルを行うため
にはレ−ザ−光のエネルギ−密度は０．７（Ｊ／ｃｍ2
）程度までに高めなければならない。図５. （ｂ）に
示すように、高エネルギ−密度のレ−ザ−光１６は、ア
ルミニウム配線層１５で覆われていないシリコン酸化膜
１３にも照射される。この結果、高エネルギ−密度のレ
ーザ−光を照射すると、多結晶シリコンからなるゲート
電極６’及び１２に悪影響を及ぼすことになる。例え
ば、ゲート電極６’及び１２は、完全に溶融して消失し
たり、部分的に溶融して消失する。その結果、ゲート電
極６’及び１２は、信頼性が低下し、ひどい場合には断
線してしまう。
【０００８】
【発明が解決しようとする課題】以上のように、従来の
半導体装置の製造方法では、高エネルギ−密度のレ−ザ
−光ではアルミニウム配線層を充分にアニールすること
ができるが、多結晶シリコンからなる電極、配線層に悪
影響をあたえてしまう。また、低エネルギ−密度のレ−
ザ−光では、アルミニウム配線層を充分にアニ−ルする
ことができない。従来のアニールの方法では、以上のよ
うな問題があった。本発明は、低エネルギー密度のレー
ザー光を用いても、充分なアニールを行うことのできる
半導体装置の製造方法を提供することを目的とする。
半導体装置の製造方法では、高エネルギ−密度のレ−ザ
−光ではアルミニウム配線層を充分にアニールすること
ができるが、多結晶シリコンからなる電極、配線層に悪
影響をあたえてしまう。また、低エネルギ−密度のレ−
ザ−光では、アルミニウム配線層を充分にアニ−ルする
ことができない。従来のアニールの方法では、以上のよ
うな問題があった。本発明は、低エネルギー密度のレー
ザー光を用いても、充分なアニールを行うことのできる
半導体装置の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法においては、半導体
基板上に第一の絶縁膜を形成する工程と、この第一の絶
縁膜上に、金属配線層及び多結晶シリコン層を形成する
工程と、少なくとも前記金属配線層上に第二の絶縁膜を
形成する工程と、低エネルギー密度のレーザー光を照射
し、前記第二の絶縁膜内で前記レーザー光を干渉させ
て、前記多結晶シリコンを溶融することなく前記金属配
線層をアニ−ルする工程とを具備することを特徴とする
半導体装置の製造方法を提供する。また、このレ−ザ−
光線のエネルギ−密度は０．３〜０．５（Ｊ／ｃｍ2 ）
であることが望ましい。
に、本発明の半導体装置の製造方法においては、半導体
基板上に第一の絶縁膜を形成する工程と、この第一の絶
縁膜上に、金属配線層及び多結晶シリコン層を形成する
工程と、少なくとも前記金属配線層上に第二の絶縁膜を
形成する工程と、低エネルギー密度のレーザー光を照射
し、前記第二の絶縁膜内で前記レーザー光を干渉させ
て、前記多結晶シリコンを溶融することなく前記金属配
線層をアニ−ルする工程とを具備することを特徴とする
半導体装置の製造方法を提供する。また、このレ−ザ−
光線のエネルギ−密度は０．３〜０．５（Ｊ／ｃｍ2 ）
であることが望ましい。
【００１０】
【作用】アルミニウム配線層上の第二の絶縁膜に照射さ
れた低エネルギー密度のレ−ザ−光は、全て第二の絶縁
膜を通過せずに、第二の絶縁膜とアルミニウム配線層の
界面で一部反射する。さらに、反射されたレ−ザ−光は
第二の絶縁膜の表面で反射されるため、レ−ザ−光は第
二の絶縁膜内部を往復することになる。そのレ−ザ−光
と、間隔をおいてパルス発振されたレ−ザ−光とが第二
の絶縁膜内で干渉する。この結果、第二の絶縁膜内で
は、レ−ザ−光のエネルギ−密度をアニ−ルに必要なエ
ネルギ−密度にまで高めることができる。また、第二の
絶縁膜はアルミニウム配線層を覆っているため、アルミ
ニウム配線層からの放熱を抑えることができる。これよ
り、アニ−ル効果をさらに高めることができる。一方、
アルミニウム配線層の形成されていない部分では、レー
ザー光は、第二の絶縁膜上にも照射される。しかしなが
ら、このレーザー光は低エネルギー密度であるので、多
結晶シリコンからなる電極、配線層、さらに半導体基板
に悪影響を及ぼすこともない。
れた低エネルギー密度のレ−ザ−光は、全て第二の絶縁
膜を通過せずに、第二の絶縁膜とアルミニウム配線層の
界面で一部反射する。さらに、反射されたレ−ザ−光は
第二の絶縁膜の表面で反射されるため、レ−ザ−光は第
二の絶縁膜内部を往復することになる。そのレ−ザ−光
と、間隔をおいてパルス発振されたレ−ザ−光とが第二
の絶縁膜内で干渉する。この結果、第二の絶縁膜内で
は、レ−ザ−光のエネルギ−密度をアニ−ルに必要なエ
ネルギ−密度にまで高めることができる。また、第二の
絶縁膜はアルミニウム配線層を覆っているため、アルミ
ニウム配線層からの放熱を抑えることができる。これよ
り、アニ−ル効果をさらに高めることができる。一方、
アルミニウム配線層の形成されていない部分では、レー
ザー光は、第二の絶縁膜上にも照射される。しかしなが
ら、このレーザー光は低エネルギー密度であるので、多
結晶シリコンからなる電極、配線層、さらに半導体基板
に悪影響を及ぼすこともない。
【００１１】
【実施例】本発明の第１の実施例を図１. （ａ）〜
（ｃ）を用いて説明する。図１. （ａ）は、アニール工
程を行う前に、アルミニウム配線層が形成された半導体
装置の断面図である。まず、熱酸化法でシリコン酸化膜
２を半導体基板１上に形成する。続いて、ＣＶＤ法でシ
リコン酸化膜２上に多結晶シリコン膜を形成する。その
後、この多結晶シリコン膜上にマスクを形成して、多結
晶シリコンをドライエッチングする。このようにして、
多結晶シリコン配線層５を形成する。 次に、ＣＶＤ法
により、第一の絶縁膜３を全面に形成する。この第一の
絶縁膜３は、シリコン酸化膜３である。ここで、多結晶
シリコン配線層５は、シリコン酸化膜３で覆われる。続
いて、シリコン酸化膜２及び３をドライエッチングし
て、半導体基板１の一部が露出したコンタクト孔６が形
成される。
（ｃ）を用いて説明する。図１. （ａ）は、アニール工
程を行う前に、アルミニウム配線層が形成された半導体
装置の断面図である。まず、熱酸化法でシリコン酸化膜
２を半導体基板１上に形成する。続いて、ＣＶＤ法でシ
リコン酸化膜２上に多結晶シリコン膜を形成する。その
後、この多結晶シリコン膜上にマスクを形成して、多結
晶シリコンをドライエッチングする。このようにして、
多結晶シリコン配線層５を形成する。 次に、ＣＶＤ法
により、第一の絶縁膜３を全面に形成する。この第一の
絶縁膜３は、シリコン酸化膜３である。ここで、多結晶
シリコン配線層５は、シリコン酸化膜３で覆われる。続
いて、シリコン酸化膜２及び３をドライエッチングし
て、半導体基板１の一部が露出したコンタクト孔６が形
成される。
【００１２】続いて、スパッタ法でアルミニウム配線層
４を、シリコン酸化膜３上全面に形成する。その後、マ
スクを用いて、アルミニウム配線層４をドライエッチン
グで所定の配線パタ−ンに形成する。コンタクト孔６に
おいて、アルミニウム配線層４は、不純物拡散層７と電
気的に接続する。
４を、シリコン酸化膜３上全面に形成する。その後、マ
スクを用いて、アルミニウム配線層４をドライエッチン
グで所定の配線パタ−ンに形成する。コンタクト孔６に
おいて、アルミニウム配線層４は、不純物拡散層７と電
気的に接続する。
【００１３】図１. （ｂ）は、アニール工程を行う前
に、アルミニウム配線層上に第二の絶縁膜を形成した半
導体装置の断面図である。ＣＶＤ法で第二の絶縁膜８を
全面に形成する。第二の絶縁膜８は、シリコン酸化膜８
である。本発明の実施例では、第二の絶縁膜８の膜厚
は、６１６０オングストロ−ムとする。
に、アルミニウム配線層上に第二の絶縁膜を形成した半
導体装置の断面図である。ＣＶＤ法で第二の絶縁膜８を
全面に形成する。第二の絶縁膜８は、シリコン酸化膜８
である。本発明の実施例では、第二の絶縁膜８の膜厚
は、６１６０オングストロ−ムとする。
【００１４】図１. （ｃ）はアルミニウム配線層をレー
ザー光でアニールする工程時の半導体装置の断面図であ
る。まず、シリコン酸化膜８上に、レ−ザ−光９を全面
に照射する。レーザー光９は、エキシマレーザーであ
る。本実施例では、このエキシマレーザーの媒質は、Ｘ
ｅＣｌである。ＸｅＣｌをエキシマレーザーの媒質とし
た場合、エキシマレ−ザ−の発振波長は３０８ｎｍと短
い。レ−ザ−光９の出力は、ほぼ一定である。また、ア
ルミニウム配線層４の温度を、アニールに必要な温度に
まで高めることが条件であるので、レーザー光９のエネ
ルギー密度は、０．３〜０．５（Ｊ／ｃｍ2 ）の範囲の
低エネルギ−とする。レーザー光９のエネルギ−密度は
光学レンズの焦点距離によって調節することができる。
本実施例では、レーザー光９のエネルギ−密度は０．５
（Ｊ／ｃｍ2 ）とする。エキシマレ−ザ−の発振波長は
３０８ｎｍと短いので、レ−ザ−光９がシリコン酸化膜
８を通過することはない。レ−ザ−アニ−ル時の雰囲気
は真空で、温度は４００〜５００℃に設定しておく。雰
囲気を真空にしておく理由は２つある。その理由は、第
１に、雰囲気中の媒質による光の吸収を抑制できるこ
と。第２に、再結晶時に不純物を取り込まないようにす
ること。
ザー光でアニールする工程時の半導体装置の断面図であ
る。まず、シリコン酸化膜８上に、レ−ザ−光９を全面
に照射する。レーザー光９は、エキシマレーザーであ
る。本実施例では、このエキシマレーザーの媒質は、Ｘ
ｅＣｌである。ＸｅＣｌをエキシマレーザーの媒質とし
た場合、エキシマレ−ザ−の発振波長は３０８ｎｍと短
い。レ−ザ−光９の出力は、ほぼ一定である。また、ア
ルミニウム配線層４の温度を、アニールに必要な温度に
まで高めることが条件であるので、レーザー光９のエネ
ルギー密度は、０．３〜０．５（Ｊ／ｃｍ2 ）の範囲の
低エネルギ−とする。レーザー光９のエネルギ−密度は
光学レンズの焦点距離によって調節することができる。
本実施例では、レーザー光９のエネルギ−密度は０．５
（Ｊ／ｃｍ2 ）とする。エキシマレ−ザ−の発振波長は
３０８ｎｍと短いので、レ−ザ−光９がシリコン酸化膜
８を通過することはない。レ−ザ−アニ−ル時の雰囲気
は真空で、温度は４００〜５００℃に設定しておく。雰
囲気を真空にしておく理由は２つある。その理由は、第
１に、雰囲気中の媒質による光の吸収を抑制できるこ
と。第２に、再結晶時に不純物を取り込まないようにす
ること。
【００１５】また、雰囲気の温度を高温（４００〜５０
０℃）にしておく理由は２つある。その理由は、まず、
低エネルギー密度のレ−ザ−光９で済むこと。また、レ
ーザー光９は、パルスモ−ドで発振されており、レーザ
−光８のパルスは不安定である。そのため、雰囲気の温
度を高くして熱エネルギ−で補う必要があるからであ
る。
０℃）にしておく理由は２つある。その理由は、まず、
低エネルギー密度のレ−ザ−光９で済むこと。また、レ
ーザー光９は、パルスモ−ドで発振されており、レーザ
−光８のパルスは不安定である。そのため、雰囲気の温
度を高くして熱エネルギ−で補う必要があるからであ
る。
【００１６】レーザー光９は、シリコン酸化膜８上に直
接照射される。レ−ザ−光９は、１パルスごとに照射し
ている。レーザー光９の大部分は、シリコン酸化膜８の
内部に入射する。その後、このレーザー光９の大部分
は、シリコン酸化膜８とアルミニウム配線層４との界面
で反射する。続いて、反射したレ−ザ−光９の大部分
は、シリコン酸化膜８の内部表面で反射する。このよう
にして、レーザー光９は、シリコン酸化膜８の内部で反
射を繰り返す。各パルスごとに照射されたレ−ザ−光９
は、シリコン酸化膜８内で互いに干渉する。その結果、
シリコン酸化膜８の温度が上がり、さらには、アルミニ
ウム配線層４はアニールされる。
接照射される。レ−ザ−光９は、１パルスごとに照射し
ている。レーザー光９の大部分は、シリコン酸化膜８の
内部に入射する。その後、このレーザー光９の大部分
は、シリコン酸化膜８とアルミニウム配線層４との界面
で反射する。続いて、反射したレ−ザ−光９の大部分
は、シリコン酸化膜８の内部表面で反射する。このよう
にして、レーザー光９は、シリコン酸化膜８の内部で反
射を繰り返す。各パルスごとに照射されたレ−ザ−光９
は、シリコン酸化膜８内で互いに干渉する。その結果、
シリコン酸化膜８の温度が上がり、さらには、アルミニ
ウム配線層４はアニールされる。
【００１７】また、シリコン酸化膜８はアルミニウム配
線層４を覆っているため、アルミニウム配線層４からの
放熱を抑えることができる。これよりアルミニウム配線
層４のアニ−ル効果を高めることができる。
線層４を覆っているため、アルミニウム配線層４からの
放熱を抑えることができる。これよりアルミニウム配線
層４のアニ−ル効果を高めることができる。
【００１８】一方、アルミニウム配線層４の形成されて
いない部分の第二の絶縁膜上にもレーザー光は照射され
る。しかしながら、レ−ザ−光９のエネルギー密度は、
０．３〜０．５（Ｊ／ｃｍ2 ）の範囲の低エネルギ−密
度のため、多結晶シリコン配線層５に悪影響を及ぼすこ
とはない。
いない部分の第二の絶縁膜上にもレーザー光は照射され
る。しかしながら、レ−ザ−光９のエネルギー密度は、
０．３〜０．５（Ｊ／ｃｍ2 ）の範囲の低エネルギ−密
度のため、多結晶シリコン配線層５に悪影響を及ぼすこ
とはない。
【００１９】また、焦点距離の短い光学レンズを使用す
ることにより、アニール時のレーザー光の照射面積を拡
大することができる。その結果、アニール時の、レ−ザ
−光の照射時間の短縮が可能となる。
ることにより、アニール時のレーザー光の照射面積を拡
大することができる。その結果、アニール時の、レ−ザ
−光の照射時間の短縮が可能となる。
【００２０】もちろん、レーザー光の照射方法は、本実
施例のようにパルス状態で発振させる方法に限らず、連
続的に照射する方法でも良い。さらに、アニ−ル工程の
後 第二の絶縁膜をそのままパッシベ−ション膜、また
は層間絶縁膜として使用することができる。その結果、
全体の工程数を減らすことができる。
施例のようにパルス状態で発振させる方法に限らず、連
続的に照射する方法でも良い。さらに、アニ−ル工程の
後 第二の絶縁膜をそのままパッシベ−ション膜、また
は層間絶縁膜として使用することができる。その結果、
全体の工程数を減らすことができる。
【００２１】尚、アニール工程の後、第二の絶縁膜はド
ライエッチングで取り除き、プラズマＣＶＤ法またはＣ
ＶＤ法で再度、絶縁膜を形成しても良い。また、本発明
は、多結晶シリコンからなる電極層、配線層に悪影響を
及ぼさないばかりでなく、高エネルギー密度のレーザー
光によるアニールにより、半導体基板自体の表面の変
形、コンタクト抵抗の増加等を防止することができる。
次に、本発明の第２の実施例を図２. （ａ）〜図４を用
いて説明する。
ライエッチングで取り除き、プラズマＣＶＤ法またはＣ
ＶＤ法で再度、絶縁膜を形成しても良い。また、本発明
は、多結晶シリコンからなる電極層、配線層に悪影響を
及ぼさないばかりでなく、高エネルギー密度のレーザー
光によるアニールにより、半導体基板自体の表面の変
形、コンタクト抵抗の増加等を防止することができる。
次に、本発明の第２の実施例を図２. （ａ）〜図４を用
いて説明する。
【００２２】この半導体装置は、ＣＭＯＳインバータで
ある。ＣＭＯＳインバータは、ＮＭＯＳＦＥＴ及びＰＭ
ＯＳＦＥＴより構成されている。このＣＭＯＳインバー
タは、図２. （ａ）及び（ｂ）に示される。図２.
（ｂ）、図３. （ｂ）および図４は、各々、図２.
（ａ）及び図３. （ａ）におけるＹ−Ｙ”線に沿った断
面図である。まず、Ｎ型のＭＯＳＦＥＴの構成および製
造方法を説明する。Ｎ- 型の半導体基板１に、Ｐ- 型の
ウェル領域２’が形成されている。Ｐ- 型のウェル領域
２’は、イオン注入法で形成される。また、ソース領域
３’とドレイン領域４’がＰ- 型のウェル領域２’内に
形成されている。ソース領域３’とドレイン領域４’
は、Ｎ+ 型の不純物拡散領域である。ソース領域３’と
ドレイン領域４’は、イオン注入法によって形成され
る。また、半導体基板１上にゲート絶縁膜５’が形成さ
れている。ゲート絶縁膜５’は、シリコン酸化膜であ
る。ゲート絶縁膜５’は、熱酸化法で形成される。ゲー
ト絶縁膜５’の上には、ゲート電極６’が形成されてい
る。ゲート電極６’は、ＣＶＤ法によって形成された多
結晶シリコンからなる。以上のように、Ｎ型のＭＯＳＦ
ＥＴが形成されている。
ある。ＣＭＯＳインバータは、ＮＭＯＳＦＥＴ及びＰＭ
ＯＳＦＥＴより構成されている。このＣＭＯＳインバー
タは、図２. （ａ）及び（ｂ）に示される。図２.
（ｂ）、図３. （ｂ）および図４は、各々、図２.
（ａ）及び図３. （ａ）におけるＹ−Ｙ”線に沿った断
面図である。まず、Ｎ型のＭＯＳＦＥＴの構成および製
造方法を説明する。Ｎ- 型の半導体基板１に、Ｐ- 型の
ウェル領域２’が形成されている。Ｐ- 型のウェル領域
２’は、イオン注入法で形成される。また、ソース領域
３’とドレイン領域４’がＰ- 型のウェル領域２’内に
形成されている。ソース領域３’とドレイン領域４’
は、Ｎ+ 型の不純物拡散領域である。ソース領域３’と
ドレイン領域４’は、イオン注入法によって形成され
る。また、半導体基板１上にゲート絶縁膜５’が形成さ
れている。ゲート絶縁膜５’は、シリコン酸化膜であ
る。ゲート絶縁膜５’は、熱酸化法で形成される。ゲー
ト絶縁膜５’の上には、ゲート電極６’が形成されてい
る。ゲート電極６’は、ＣＶＤ法によって形成された多
結晶シリコンからなる。以上のように、Ｎ型のＭＯＳＦ
ＥＴが形成されている。
【００２３】また、フィールド酸化膜７’及びアイソレ
ーション領域８’を境に、Ｐ型のＭＯＳＦＥＴが形成さ
れている。ここでは、Ｐ+ 型のソース領域９’及びドレ
イン領域１０が形成されている。また、ゲート絶縁膜１
１及びゲート電極１２が形成されている。これらは、Ｎ
型のＭＯＳＦＥＴの製造方法と同様に行う。ＣＶＤ法に
より第一の絶縁膜１３を全面に形成する。この第一の絶
縁膜１３は、シリコン酸化膜１３である。ここで、ゲー
ト電極１２は、シリコン酸化膜１３で覆われる。このシ
リコン酸化膜１３には、ドライエッチングによって、半
導体基板１の一部が露出したコンタクト孔１４が形成さ
れる。
ーション領域８’を境に、Ｐ型のＭＯＳＦＥＴが形成さ
れている。ここでは、Ｐ+ 型のソース領域９’及びドレ
イン領域１０が形成されている。また、ゲート絶縁膜１
１及びゲート電極１２が形成されている。これらは、Ｎ
型のＭＯＳＦＥＴの製造方法と同様に行う。ＣＶＤ法に
より第一の絶縁膜１３を全面に形成する。この第一の絶
縁膜１３は、シリコン酸化膜１３である。ここで、ゲー
ト電極１２は、シリコン酸化膜１３で覆われる。このシ
リコン酸化膜１３には、ドライエッチングによって、半
導体基板１の一部が露出したコンタクト孔１４が形成さ
れる。
【００２４】続いて、アルミニウム配線層１５が、シリ
コン酸化膜１３全面上にスパッタ法で形成される。その
後、マスクを用いて、アルミニウム配線層１５をドライ
エッチングで所定の配線パタ−ンに形成する。コンタク
ト孔１４において、アルミニウム配線層１５は、ドレイ
ン領域４’及び１０と電気的に接続する。
コン酸化膜１３全面上にスパッタ法で形成される。その
後、マスクを用いて、アルミニウム配線層１５をドライ
エッチングで所定の配線パタ−ンに形成する。コンタク
ト孔１４において、アルミニウム配線層１５は、ドレイ
ン領域４’及び１０と電気的に接続する。
【００２５】図３. （ａ）及び（ｂ）においては、アル
ミニウム配線層１５のアニールを行う前に、アルミニウ
ム配線層１５上に第二の絶縁膜１６が形成されたＣＭＯ
Ｓインバータの構造を示す。アルミニウム配線層１５を
含む全表面に第二の絶縁膜１６を形成する。この第二の
絶縁膜１６は、レーザー光に対して透過性の良好な膜で
ある。第二の絶縁膜１６は、ＣＶＤ法により形成された
シリコン酸化膜１６である。但し、シリコン窒化膜、Ｂ
ＰＳＧ膜、ＰＳＧ膜等も適当である。また、第二の絶縁
膜１６の膜厚をレーザー光の波長の整数倍の膜厚に形成
すれば、アルミニウム配線層のアニールはより効果的な
ものとなる。本実施例では、一例として、シリコン酸化
膜１６は６１６０オングストロ−ムとする。図４はアル
ミニウム配線層１５をレーザー光１７でアニールする工
程時の様子を示すＣＭＯＳインバータの断面図である。
ミニウム配線層１５のアニールを行う前に、アルミニウ
ム配線層１５上に第二の絶縁膜１６が形成されたＣＭＯ
Ｓインバータの構造を示す。アルミニウム配線層１５を
含む全表面に第二の絶縁膜１６を形成する。この第二の
絶縁膜１６は、レーザー光に対して透過性の良好な膜で
ある。第二の絶縁膜１６は、ＣＶＤ法により形成された
シリコン酸化膜１６である。但し、シリコン窒化膜、Ｂ
ＰＳＧ膜、ＰＳＧ膜等も適当である。また、第二の絶縁
膜１６の膜厚をレーザー光の波長の整数倍の膜厚に形成
すれば、アルミニウム配線層のアニールはより効果的な
ものとなる。本実施例では、一例として、シリコン酸化
膜１６は６１６０オングストロ−ムとする。図４はアル
ミニウム配線層１５をレーザー光１７でアニールする工
程時の様子を示すＣＭＯＳインバータの断面図である。
【００２６】レーザー光１７で、アルミニウム配線層１
５をアニ−ルする。レーザー光１７は直接、第二の絶縁
膜１６上に照射される。レーザー光１７は、シリコン酸
化膜１６上に直接照射される。レーザー光１７の大部分
は、シリコン酸化膜１６の内部に入射する。その後、こ
のレーザー光１７の大部分は、シリコン酸化膜１６とア
ルミニウム配線層１５との界面で反射する。続いて、反
射したレ−ザ−光の大部分は、第二の絶縁膜の内部表面
で反射する。このようにして、レーザー光１７は、シリ
コン酸化膜１６内部で反射を繰り返す。その結果、シリ
コン酸化膜１６の温度が上がり、さらには、アルミニウ
ム配線層１５をアニールすることができる。レーザー光
１７の照射条件は、以下の通りである。
５をアニ−ルする。レーザー光１７は直接、第二の絶縁
膜１６上に照射される。レーザー光１７は、シリコン酸
化膜１６上に直接照射される。レーザー光１７の大部分
は、シリコン酸化膜１６の内部に入射する。その後、こ
のレーザー光１７の大部分は、シリコン酸化膜１６とア
ルミニウム配線層１５との界面で反射する。続いて、反
射したレ−ザ−光の大部分は、第二の絶縁膜の内部表面
で反射する。このようにして、レーザー光１７は、シリ
コン酸化膜１６内部で反射を繰り返す。その結果、シリ
コン酸化膜１６の温度が上がり、さらには、アルミニウ
ム配線層１５をアニールすることができる。レーザー光
１７の照射条件は、以下の通りである。
【００２７】本実施例では、レーザー光１７は、エキシ
マレ−ザ−とする。媒質は、ＸｅＣｌ、ＡｒＦ、ＫｒＦ
等が適当である。ＸｅＣｌを媒質とした場合、エキシマ
レーザーの発振波長は３０８ｎｍと短い。また、Ａｒ
Ｆ、ＫｒＦを媒質とした場合のエキシマレーザーの発振
波長も、それぞれ１９３ｎｍ、２４８ｎｍとなり、いず
れもＸｅＣｌを媒質とした場合と同様に短波長である。
これより、レ−ザ−光１７が、シリコン酸化膜１６を通
過することがない。また、このレーザー光１７は、パル
スモ−ドで発振されている。このレーザー光１７の照射
時間は、１パルス当たり３０nsecである。レ−ザ−光１
７の高出力レベルは、ほぼ一定である。この時、１パル
ス当たりのレーザー光１７の照射面積は１×１〜１０×
１０ｍｍ2である。レーザー光１７の照射は、アルミニ
ウム配線層１５の温度がアニールに必要な温度に高まる
まで繰り返し行う。レーザー光１７のエネルギ−密度
は、光学レンズの焦点距離によって調節することができ
る。もちろん、レーザー光の照射方法は、パルス状態で
発振させる方法に限らず、連続的に照射する方法でも良
い。
マレ−ザ−とする。媒質は、ＸｅＣｌ、ＡｒＦ、ＫｒＦ
等が適当である。ＸｅＣｌを媒質とした場合、エキシマ
レーザーの発振波長は３０８ｎｍと短い。また、Ａｒ
Ｆ、ＫｒＦを媒質とした場合のエキシマレーザーの発振
波長も、それぞれ１９３ｎｍ、２４８ｎｍとなり、いず
れもＸｅＣｌを媒質とした場合と同様に短波長である。
これより、レ−ザ−光１７が、シリコン酸化膜１６を通
過することがない。また、このレーザー光１７は、パル
スモ−ドで発振されている。このレーザー光１７の照射
時間は、１パルス当たり３０nsecである。レ−ザ−光１
７の高出力レベルは、ほぼ一定である。この時、１パル
ス当たりのレーザー光１７の照射面積は１×１〜１０×
１０ｍｍ2である。レーザー光１７の照射は、アルミニ
ウム配線層１５の温度がアニールに必要な温度に高まる
まで繰り返し行う。レーザー光１７のエネルギ−密度
は、光学レンズの焦点距離によって調節することができ
る。もちろん、レーザー光の照射方法は、パルス状態で
発振させる方法に限らず、連続的に照射する方法でも良
い。
【００２８】実際には、アルミニウム配線層１５の温度
を、アニールに必要な温度にまで高めることが条件であ
り、レーザー光１７のエネルギー密度は０．３〜０．５
（Ｊ／ｃｍ2 ）の範囲が最適である。このレーザ光１７
のエネルギー密度は、従来よりもかなり低い値である。
なおかつ、レーザー光の照射時間は３０〜１００（ｎ
ｓ）の範囲が最適である。この発明の実施例では、一例
としてレーザー光１７のエネルギ−密度は０．５（Ｊ／
ｃｍ2 ）とする。アルミニウム配線層１５の形成されて
いない部分のシリコン酸化膜１６に照射されたレ−ザ−
光のエネルギー密度は、０．３〜０．５（Ｊ／ｃｍ2 ）
の範囲の低エネルギ−である。したがって、多結晶シリ
コンからなるゲート電極５’、１２に悪影響を及ぼすこ
ともない。
を、アニールに必要な温度にまで高めることが条件であ
り、レーザー光１７のエネルギー密度は０．３〜０．５
（Ｊ／ｃｍ2 ）の範囲が最適である。このレーザ光１７
のエネルギー密度は、従来よりもかなり低い値である。
なおかつ、レーザー光の照射時間は３０〜１００（ｎ
ｓ）の範囲が最適である。この発明の実施例では、一例
としてレーザー光１７のエネルギ−密度は０．５（Ｊ／
ｃｍ2 ）とする。アルミニウム配線層１５の形成されて
いない部分のシリコン酸化膜１６に照射されたレ−ザ−
光のエネルギー密度は、０．３〜０．５（Ｊ／ｃｍ2 ）
の範囲の低エネルギ−である。したがって、多結晶シリ
コンからなるゲート電極５’、１２に悪影響を及ぼすこ
ともない。
【００２９】このレーザー光１７の照射において、レー
ザー光１７のエネルギー密度が重要である。エネルギー
密度の値に関して、次の３つの条件を満たす必要があ
る。第１に、多結晶シリコンからなる電極に悪影響を及
ぼさない値以下であること。第２に、アルミニウム配線
層１５を再結晶温度（４００度）以上にまで高める値以
上であること。第３に、アルミニウム配線層１５の温度
を溶融しない値以下であること（アルミニウムの融点
は、６６０℃である）。また、レーザー光１７の照射時
間に関して、アルミニウム配線層１５が十分アニールさ
れる時間であることが必要である。
ザー光１７のエネルギー密度が重要である。エネルギー
密度の値に関して、次の３つの条件を満たす必要があ
る。第１に、多結晶シリコンからなる電極に悪影響を及
ぼさない値以下であること。第２に、アルミニウム配線
層１５を再結晶温度（４００度）以上にまで高める値以
上であること。第３に、アルミニウム配線層１５の温度
を溶融しない値以下であること（アルミニウムの融点
は、６６０℃である）。また、レーザー光１７の照射時
間に関して、アルミニウム配線層１５が十分アニールさ
れる時間であることが必要である。
【００３０】また、レ−ザ−光によるアニ−ルの雰囲気
は真空とする。その理由は２つある。まず、雰囲気中の
媒質によるレーザー光の吸収を抑制できること。また、
アルミニウム配線層１５が、再結晶時に不純物を取り込
まないようにすること。
は真空とする。その理由は２つある。まず、雰囲気中の
媒質によるレーザー光の吸収を抑制できること。また、
アルミニウム配線層１５が、再結晶時に不純物を取り込
まないようにすること。
【００３１】また、雰囲気の温度は、高温（４００〜５
００℃）状態に設定しておく。その理由は２つある。ま
ず、低エネルギー密度のレーザー光１７で済むこと。次
に、レーザー光１７は、パルスモ−ドで発振されてお
り、このレ−ザ−光１７のパルスは不安定であるため、
雰囲気の温度を高くして熱エネルギ−で補う必要がある
からである。
００℃）状態に設定しておく。その理由は２つある。ま
ず、低エネルギー密度のレーザー光１７で済むこと。次
に、レーザー光１７は、パルスモ−ドで発振されてお
り、このレ−ザ−光１７のパルスは不安定であるため、
雰囲気の温度を高くして熱エネルギ−で補う必要がある
からである。
【００３２】レ−ザ−光１７は、１パルスごとに照射し
ている。各パルスごとに照射されたレ−ザ−光１７は、
シリコン酸化膜１６内で互いに干渉する。シリコン酸化
膜１６の膜厚がレーザー光の波長の整数倍に近い値であ
れば、各レ−ザ−光は干渉してエネルギ−密度が高ま
り、より効果的なアニールを行える。例えば、ＸｅＣｌ
（波長＝３０８ｎｍ）をエキシマレーザーの媒質として
用いる場合には、６１６０オングストローム、また、Ａ
ｒＦ（波長＝１９３ｎｍ）であれば、シリコン酸化膜１
６の膜厚を５７９０オングストローム程度に形成すれ
ば、より効果的なアニールが得られる。
ている。各パルスごとに照射されたレ−ザ−光１７は、
シリコン酸化膜１６内で互いに干渉する。シリコン酸化
膜１６の膜厚がレーザー光の波長の整数倍に近い値であ
れば、各レ−ザ−光は干渉してエネルギ−密度が高ま
り、より効果的なアニールを行える。例えば、ＸｅＣｌ
（波長＝３０８ｎｍ）をエキシマレーザーの媒質として
用いる場合には、６１６０オングストローム、また、Ａ
ｒＦ（波長＝１９３ｎｍ）であれば、シリコン酸化膜１
６の膜厚を５７９０オングストローム程度に形成すれ
ば、より効果的なアニールが得られる。
【００３３】また、シリコン酸化膜１６はアルミニウム
配線層１５を覆っているため、アルミニウム配線層１５
からの放熱を抑える。これより、アニ−ル効果がさらに
高まる。尚、第二の絶縁膜は、アルミニウム配線層上だ
けに形成しても良い。
配線層１５を覆っているため、アルミニウム配線層１５
からの放熱を抑える。これより、アニ−ル効果がさらに
高まる。尚、第二の絶縁膜は、アルミニウム配線層上だ
けに形成しても良い。
【００３４】また、アニール工程によっては、多結晶シ
リコンからなるゲート電極、半導体基板が露出している
場合もある。ここでは、レーザー光は、直接、多結晶シ
リコンからなるゲート電極に直接照射される。レーザー
光のエネルギー密度は、０．３〜０．５（Ｊ／ｃｍ2 ）
の範囲の低エネルギ−密度のため、多結晶シリコンから
なるゲート電極に悪影響を及ぼすことはない。
リコンからなるゲート電極、半導体基板が露出している
場合もある。ここでは、レーザー光は、直接、多結晶シ
リコンからなるゲート電極に直接照射される。レーザー
光のエネルギー密度は、０．３〜０．５（Ｊ／ｃｍ2 ）
の範囲の低エネルギ−密度のため、多結晶シリコンから
なるゲート電極に悪影響を及ぼすことはない。
【００３５】アニール時のレーザー光のエネルギー密度
を低くすることができるので、焦点距離の短い光学レン
ズを使用することにより、照射面積を拡大することがで
きる。その結果、アニール時の、レ−ザ−光の照射時間
の短縮が可能となる。
を低くすることができるので、焦点距離の短い光学レン
ズを使用することにより、照射面積を拡大することがで
きる。その結果、アニール時の、レ−ザ−光の照射時間
の短縮が可能となる。
【００３６】また、アニ−ル工程の後 第二の絶縁膜を
そのままパッシベ−ション膜、または層間絶縁膜として
使用することができる。その結果、全体の工程数を減ら
すことができる。
そのままパッシベ−ション膜、または層間絶縁膜として
使用することができる。その結果、全体の工程数を減ら
すことができる。
【００３７】また、アニール工程の後、第二の絶縁膜は
ドライエッチングで取り除き、プラズマＣＶＤ法または
ＣＶＤ法で、再度、絶縁膜を形成しても良い。また、本
発明は、多結晶シリコンからなる電極層、配線層に悪影
響を及ぼさないばかりでなく、高エネルギー密度のレー
ザー光によるアニールによって生じる、半導体基板の表
面の変形、コンタクト抵抗の増加等を防止することがで
きる。
ドライエッチングで取り除き、プラズマＣＶＤ法または
ＣＶＤ法で、再度、絶縁膜を形成しても良い。また、本
発明は、多結晶シリコンからなる電極層、配線層に悪影
響を及ぼさないばかりでなく、高エネルギー密度のレー
ザー光によるアニールによって生じる、半導体基板の表
面の変形、コンタクト抵抗の増加等を防止することがで
きる。
【００３８】
【発明の効果】本発明では、低エネルギ−密度のレーザ
ー光を使用することにより、多結晶シリコンからなる電
極に悪影響をあたえることなく、アルミニウム配線層を
充分にアニ−ルすることができる。
ー光を使用することにより、多結晶シリコンからなる電
極に悪影響をあたえることなく、アルミニウム配線層を
充分にアニ−ルすることができる。
【００３９】また、低エネルギ−密度のレ−ザ−光を使
用することにより、一回当たりのアニールの対象面積を
拡大し、アニール時のレ−ザ−光の照射時間を短縮する
ことができる。
用することにより、一回当たりのアニールの対象面積を
拡大し、アニール時のレ−ザ−光の照射時間を短縮する
ことができる。
【図１】図１（ａ）は、本発明の第１の実施例を説明す
る半導体装置の断面図。図１（ｂ）は、本発明の第１の
実施例を説明する半導体装置の断面図。図１（ｃ）は、
本発明の第１の実施例を説明する半導体装置の断面図。
る半導体装置の断面図。図１（ｂ）は、本発明の第１の
実施例を説明する半導体装置の断面図。図１（ｃ）は、
本発明の第１の実施例を説明する半導体装置の断面図。
【図２】図２（ａ）は、本発明の第２の実施例を説明す
るＣＭＯＳインバータの上面図。 図２（ｂ）は、図２
の（ａ）のＹ−Ｙ”線に沿った断面図。
るＣＭＯＳインバータの上面図。 図２（ｂ）は、図２
の（ａ）のＹ−Ｙ”線に沿った断面図。
【図３】図３（ａ）は、本発明の第２の実施例を説明す
るＣＭＯＳインバータの上面図。 図３（ｂ）は、図３
の（ａ）のＹ−Ｙ”線に沿った断面図。
るＣＭＯＳインバータの上面図。 図３（ｂ）は、図３
の（ａ）のＹ−Ｙ”線に沿った断面図。
【図４】レーザー光が照射されているＣＭＯＳインバー
タの断面図である。このＣＭＯＳインバータの断面図
は、図３（ｂ）に等しい。
タの断面図である。このＣＭＯＳインバータの断面図
は、図３（ｂ）に等しい。
【図５】図５（ａ）は、従来の半導体装置の製造方法を
説明するＣＭＯＳインバータの上面図。図５（ｂ）は、
図５（ａ）のＹ−Ｙ”線に沿った断面図。
説明するＣＭＯＳインバータの上面図。図５（ｂ）は、
図５（ａ）のＹ−Ｙ”線に沿った断面図。
【図６】ＣＭＯＳインバータの等価回路。
１ 半導体基板、２ シリコン酸化膜、２’Ｐ- 型ウェ
ル領域 ３ 第一の絶縁膜（シリコン酸化膜３）、３’ソース領
域（Ｎ+ 型） ４ アルミニウム配線、４’ドレイン領域（Ｎ+ 型）、 ５ 多結晶シリコン配線層、５’ゲート絶縁膜、６ コ
ンタクト孔 ６’ゲート電極、７ 不純物拡散層、７’フィールド酸
化膜 ８ 第二の絶縁膜（シリコン酸化膜８）、８’アイソレ
ーション領域 ９ レーザー光、９’ソース領域（Ｐ+ 型）、１０ ド
レイン領域（Ｐ+ 型） １１ ゲート絶縁膜、１２ ゲート電極、 １３ 第一の絶縁膜（シリコン酸化膜１３）、１４ コ
ンタクト孔 １５ アルミニウム配線層、 １６ レーザー光、第二の絶縁膜（シリコン酸化膜１
６）、１７ レーザー光。
ル領域 ３ 第一の絶縁膜（シリコン酸化膜３）、３’ソース領
域（Ｎ+ 型） ４ アルミニウム配線、４’ドレイン領域（Ｎ+ 型）、 ５ 多結晶シリコン配線層、５’ゲート絶縁膜、６ コ
ンタクト孔 ６’ゲート電極、７ 不純物拡散層、７’フィールド酸
化膜 ８ 第二の絶縁膜（シリコン酸化膜８）、８’アイソレ
ーション領域 ９ レーザー光、９’ソース領域（Ｐ+ 型）、１０ ド
レイン領域（Ｐ+ 型） １１ ゲート絶縁膜、１２ ゲート電極、 １３ 第一の絶縁膜（シリコン酸化膜１３）、１４ コ
ンタクト孔 １５ アルミニウム配線層、 １６ レーザー光、第二の絶縁膜（シリコン酸化膜１
６）、１７ レーザー光。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/324 Ｚ 8617−4Ｍ 21/90 Ｃ 7514−4Ｍ
Claims (6)
- 【請求項１】 半導体基板上に第一の絶縁膜を形成する
工程と、 この第一の絶縁膜上に、金属配線層及び多結晶シリコン
層を形成する工程と、 少なくとも前記金属配線層上に第二の絶縁膜を形成する
工程と、 低エネルギー密度のレーザー光を照射し、前記第二の絶
縁膜内で前記レーザー光を互いに干渉させて、前記多結
晶シリコンを溶融することなく前記金属配線層をアニ−
ルする工程とを具備することを特徴とする半導体装置の
製造方法。 - 【請求項２】 前記金属配線層はアルミニウム配線層で
あることを特徴とする特許請求の範囲第１項記載の半導
体装置の製造方法。 - 【請求項３】 前記レーザー光のエネルギー密度は、前
記金属配線層を再結晶温度以上にまで高める値であるこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。 - 【請求項４】 前記レーザー光のエネルギー密度は、前
記金属配線層を溶融する温度に至らしめる値よりも小さ
いことを特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。 - 【請求項５】 前記第二の絶縁層はシリコン酸化膜、シ
リコン窒化膜、ＢＰＳＧ膜、ＰＳＧ膜のうちの少なくと
も一つからなることを特徴とする特許請求の範囲第１項
記載の半導体装置の製造方法。 - 【請求項６】 前記レ−ザ−光のエネルギ−密度は０．
３〜０．５（Ｊ／ｃｍ2 ）であることを特徴とする特許
請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/184,850 US5405804A (en) | 1993-01-22 | 1994-01-21 | Method of manufacturing a semiconductor device by laser annealing a metal layer through an insulator |
| JP6004958A JPH06310500A (ja) | 1993-01-22 | 1994-01-21 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-8715 | 1993-01-22 | ||
| JP871593 | 1993-01-22 | ||
| JP6004958A JPH06310500A (ja) | 1993-01-22 | 1994-01-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06310500A true JPH06310500A (ja) | 1994-11-04 |
Family
ID=26338827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6004958A Pending JPH06310500A (ja) | 1993-01-22 | 1994-01-21 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5405804A (ja) |
| JP (1) | JPH06310500A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006012975A (ja) * | 2004-06-23 | 2006-01-12 | Sony Corp | 金属薄膜および多層配線の形成方法ならびに薄膜基板 |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9520901D0 (en) * | 1995-10-12 | 1995-12-13 | Philips Electronics Nv | Electronic device manufacture |
| US6027960A (en) | 1995-10-25 | 2000-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Laser annealing method and laser annealing device |
| US5739982A (en) * | 1996-08-23 | 1998-04-14 | International Business Machines Corporation | Laser treatment of head gimbal assembly components |
| US6300208B1 (en) | 2000-02-16 | 2001-10-09 | Ultratech Stepper, Inc. | Methods for annealing an integrated device using a radiant energy absorber layer |
| US7087504B2 (en) * | 2001-05-18 | 2006-08-08 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device by irradiating with a laser beam |
| TW552645B (en) | 2001-08-03 | 2003-09-11 | Semiconductor Energy Lab | Laser irradiating device, laser irradiating method and manufacturing method of semiconductor device |
| JP4397571B2 (ja) * | 2001-09-25 | 2010-01-13 | 株式会社半導体エネルギー研究所 | レーザ照射方法およびレーザ照射装置、並びに半導体装置の作製方法 |
| DE10217876A1 (de) * | 2002-04-22 | 2003-11-06 | Infineon Technologies Ag | Verfahren zur Herstellung dünner metallhaltiger Schichten mit geringem elektrischen Widerstand |
| US6835657B2 (en) * | 2002-12-02 | 2004-12-28 | Applied Materials, Inc. | Method for recrystallizing metal in features of a semiconductor chip |
| US6992862B2 (en) * | 2003-08-28 | 2006-01-31 | Hitachi Global Storage Technologies Netherlands B.V. | Disk drive with controlled pitch static attitude of sliders on integrated lead suspensions by improved plastic deformation processing |
| US6993824B2 (en) * | 2003-08-28 | 2006-02-07 | Hitachi Global Storage Technologies Netherlands B.V. | Method of controlling pitch static attitude of sliders on integrated lead suspensions by improved plastic deformation processing |
| US7152303B2 (en) * | 2003-08-28 | 2006-12-26 | Hitachi Global Storage Technologies Netherlands Bv | Method of localized thermal processing of integrated lead suspensions for controlling the pitch static attitude of sliders |
| US6952329B2 (en) * | 2003-08-28 | 2005-10-04 | Hitachi Global Storage Technologies Netherlands B.V. | Disk drive with localized thermal processing of integrated lead suspensions for controlling the pitch static attitude of sliders |
| TWI228272B (en) * | 2003-09-19 | 2005-02-21 | Tinggi Technologies Pte Ltd | Fabrication of semiconductor devices |
| CN100452328C (zh) * | 2003-09-19 | 2009-01-14 | 霆激技术有限公司 | 半导体器件上导电金属层的制作 |
| EP1730790B1 (en) * | 2004-03-15 | 2011-11-09 | Tinggi Technologies Private Limited | Fabrication of semiconductor devices |
| EP1756875A4 (en) * | 2004-04-07 | 2010-12-29 | Tinggi Technologies Private Ltd | FABRICATION OF A RETROFLECTIVE LAYER ON SEMICONDUCTOR ELECTROLUMINESCENT DIODES |
| US7375031B2 (en) * | 2005-04-29 | 2008-05-20 | Advanced Micro Devices, Inc. | Technique for forming interconnect structures with reduced electro and stress migration and/or resistivity |
| SG130975A1 (en) * | 2005-09-29 | 2007-04-26 | Tinggi Tech Private Ltd | Fabrication of semiconductor devices for light emission |
| SG131803A1 (en) * | 2005-10-19 | 2007-05-28 | Tinggi Tech Private Ltd | Fabrication of transistors |
| SG133432A1 (en) * | 2005-12-20 | 2007-07-30 | Tinggi Tech Private Ltd | Localized annealing during semiconductor device fabrication |
| US7622374B2 (en) * | 2005-12-29 | 2009-11-24 | Infineon Technologies Ag | Method of fabricating an integrated circuit |
| SG140473A1 (en) | 2006-08-16 | 2008-03-28 | Tinggi Tech Private Ltd | Improvements in external light efficiency of light emitting diodes |
| SG140512A1 (en) * | 2006-09-04 | 2008-03-28 | Tinggi Tech Private Ltd | Electrical current distribution in light emitting devices |
| US8865797B2 (en) * | 2007-05-23 | 2014-10-21 | Carnegie Mellon University | Hybrid particle composite structures with reduced scattering |
| KR101061177B1 (ko) * | 2008-03-28 | 2011-09-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US11670485B2 (en) * | 2019-08-20 | 2023-06-06 | Applied Materials, Inc. | Methods and apparatus for depositing aluminum by physical vapor deposition (PVD) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56142630A (en) * | 1980-04-09 | 1981-11-07 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS59125640A (ja) * | 1982-12-28 | 1984-07-20 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4549064A (en) * | 1983-04-05 | 1985-10-22 | Fairchild Camera & Instrument Corp. | Laser treatment of silicon nitride |
| US4674176A (en) * | 1985-06-24 | 1987-06-23 | The United States Of America As Represented By The United States Department Of Energy | Planarization of metal films for multilevel interconnects by pulsed laser heating |
| EP0268301B1 (en) * | 1986-11-20 | 1993-09-15 | Nec Corporation | Method and apparatus for writing a line on a patterned substrate |
| DE69127395T2 (de) * | 1990-05-11 | 1998-01-02 | Asahi Glass Co Ltd | Verfahren zum Herstellen eines Dünnfilm-Transistors mit polykristallinem Halbleiter |
-
1994
- 1994-01-21 US US08/184,850 patent/US5405804A/en not_active Expired - Lifetime
- 1994-01-21 JP JP6004958A patent/JPH06310500A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006012975A (ja) * | 2004-06-23 | 2006-01-12 | Sony Corp | 金属薄膜および多層配線の形成方法ならびに薄膜基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5405804A (en) | 1995-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06310500A (ja) | 半導体装置の製造方法 | |
| KR900000561B1 (ko) | 반도체 집적회로의 제법 및 그를 이용하여 제조된 장치 | |
| US4468855A (en) | Method of making aluminum gate self-aligned FET by selective beam annealing through reflective and antireflective coatings | |
| US7608492B2 (en) | Method for manufacturing semiconductor device and heat treatment method | |
| US5776803A (en) | Manufacture of electronic devices comprising thin-film circuitry on a polymer substrate | |
| US4561906A (en) | Laser activated polysilicon connections for redundancy | |
| KR100605773B1 (ko) | 박막 트랜지스터의 제조 방법 및 박막 트랜지스터 | |
| JPH0669149A (ja) | 半導体装置の製造方法 | |
| JP3277533B2 (ja) | 半導体装置の製造方法 | |
| TW200529449A (en) | Laser irradiation apparatus, laser irradiation method, and method for manufacturing semiconductor device | |
| JP2728412B2 (ja) | 半導体装置 | |
| US6825115B1 (en) | Post silicide laser thermal annealing to avoid dopant deactivation | |
| US4549064A (en) | Laser treatment of silicon nitride | |
| JP2000349042A (ja) | 半導体素子の製造方法と製造装置 | |
| JP2005101196A (ja) | 半導体集積回路装置の製造方法 | |
| US6040224A (en) | Method of manufacturing semiconductor devices | |
| JPS60227484A (ja) | 半導体装置作製方法 | |
| US6410374B1 (en) | Method of crystallizing a semiconductor layer in a MIS transistor | |
| JPH0677155A (ja) | 半導体基板の熱処理方法 | |
| JP2005136138A (ja) | 薄膜半導体装置の製造方法、薄膜半導体装置、表示装置の製造方法、および表示装置 | |
| JP5349735B2 (ja) | 複層構造のゲート電極を有する薄膜トランジスタ及びその製造方法 | |
| JP4364318B2 (ja) | 半導体装置 | |
| JPH10150202A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3297770B2 (ja) | 半導体装置の製造方法 | |
| JP2719751B2 (ja) | 半導体集積回路装置の製造方法 |