JPS59125640A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59125640A JPS59125640A JP57230100A JP23010082A JPS59125640A JP S59125640 A JPS59125640 A JP S59125640A JP 57230100 A JP57230100 A JP 57230100A JP 23010082 A JP23010082 A JP 23010082A JP S59125640 A JPS59125640 A JP S59125640A
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- H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
- H01L23/5254—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ、） 発明の技術分野
本発明は半導体装置の製造方法のうち、特ＶＣ冗長回路
構成などに利用される逆ヒユーズ（断線状態から接続状
態にする）の形成方法に関する。
構成などに利用される逆ヒユーズ（断線状態から接続状
態にする）の形成方法に関する。
（１）） 技術の背景
６４にビットｉｔ Ａ Ｍや２５６にビットＲＡｉ＼４
などの大容量ＬＳＩメモリでは、メモリ谷なの１（Ｉｊ
的な増大に伴って、冗長回路構成がｉＪＪ人されるよう
になってきた。冗長回路構成をとれば、予備のピッ）’
ｌ（−適切に組み込むことによって製造歩）Ｗが飛躍的
に良くなるためである。そ７′１は、アレイ状のメモリ
に複数の予備行と複数のゴ・何列とを設けておき、不良
ピッ］・全含む行や列と予（１ｉｉｉの行や列との置き
換えが行われ、それＧ′こは接続している回路配線を断
線状態にする処理、あるいは、断線している回路配線を
接続状態にする処理が必要になる。
などの大容量ＬＳＩメモリでは、メモリ谷なの１（Ｉｊ
的な増大に伴って、冗長回路構成がｉＪＪ人されるよう
になってきた。冗長回路構成をとれば、予備のピッ）’
ｌ（−適切に組み込むことによって製造歩）Ｗが飛躍的
に良くなるためである。そ７′１は、アレイ状のメモリ
に複数の予備行と複数のゴ・何列とを設けておき、不良
ピッ］・全含む行や列と予（１ｉｉｉの行や列との置き
換えが行われ、それＧ′こは接続している回路配線を断
線状態にする処理、あるいは、断線している回路配線を
接続状態にする処理が必要になる。
本発明は、後者の断線している配線を接続するいわゆる
逆ヒユーズに関するものである、（Ｃ） 従来技術と
問題点 従来より知らｉｌでいる逆ヒユーズとその処理方法を説
明すると、第１図はその構造断面図である。
逆ヒユーズに関するものである、（Ｃ） 従来技術と
問題点 従来より知らｉｌでいる逆ヒユーズとその処理方法を説
明すると、第１図はその構造断面図である。
即ち、半導体爪板１面の絶縁１；ψ２−］二に、Ｉ／４
などの不純物全ドープした導’ｔｌｆ、性の多結晶シリ
コン層：３を形成し、これ全回路配線とするが、その中
間位置に幅約１μ７？１の不純物をドープ”しない絶縁
性の多結晶シリコン領域４！を設けてｌ＃Ｉ線状四に（
７ておく、次いで、その回路配線を接続する必姿が生じ
ると、ト方からレーザ光を照射１２、上記絶縁性多結晶
シリ二Ｉン６ｒｉ域４を含む周囲部を加熱し、一部溶融
せしめて絶縁性多結晶シリコン領域小にド−１さノまた
不Ｋ１１ｉ物を拡散させ、導電性を与えて接続状ｌｊＪ
Ｉｃ形成する。しかしながら、部分的に溶融する−ま
で加熱するため約１４００にに加熱きれて、その高７７
！処理が素子の特性に悪い影響を及ぼしている、寸だ、
その溶融部分は表面の凹凸が激しくて、余り好ましい状
態ではない。更に、第１図に図示していないが回路配線
の上面に保護１１力として貴シリケートガラス（ＰＳＧ
）膜などを被覆することが多く、その場合には保護ｊ莫
は広範囲に溶解き柱孔が開いて、見苦しい形状となり、
且つ水分やゴミが（ｔｊｆ？Ｉ、やすくなる。第２図１
ｄＰＳＧ膜５を被覆した場合の接続処理後の状態を示す
断面図である。
などの不純物全ドープした導’ｔｌｆ、性の多結晶シリ
コン層：３を形成し、これ全回路配線とするが、その中
間位置に幅約１μ７？１の不純物をドープ”しない絶縁
性の多結晶シリコン領域４！を設けてｌ＃Ｉ線状四に（
７ておく、次いで、その回路配線を接続する必姿が生じ
ると、ト方からレーザ光を照射１２、上記絶縁性多結晶
シリ二Ｉン６ｒｉ域４を含む周囲部を加熱し、一部溶融
せしめて絶縁性多結晶シリコン領域小にド−１さノまた
不Ｋ１１ｉ物を拡散させ、導電性を与えて接続状ｌｊＪ
Ｉｃ形成する。しかしながら、部分的に溶融する−ま
で加熱するため約１４００にに加熱きれて、その高７７
！処理が素子の特性に悪い影響を及ぼしている、寸だ、
その溶融部分は表面の凹凸が激しくて、余り好ましい状
態ではない。更に、第１図に図示していないが回路配線
の上面に保護１１力として貴シリケートガラス（ＰＳＧ
）膜などを被覆することが多く、その場合には保護ｊ莫
は広範囲に溶解き柱孔が開いて、見苦しい形状となり、
且つ水分やゴミが（ｔｊｆ？Ｉ、やすくなる。第２図１
ｄＰＳＧ膜５を被覆した場合の接続処理後の状態を示す
断面図である。
（（１）発明の目的
本発明はこＶような問題点を解消させた逆ヒユーズを提
供するものである。
供するものである。
（０）？Ａ明の構成
その１」的は、半導体基板上に電気的Ｖこ絶縁された第
１．第２の導電配線）７ｊＪと少くとも該第１．第２の
導電配線層に寸たかる絶縁性シリコン層と該絶縁性シリ
コン層上に金属層と金設け、該金属層とシリコン層とに
エネルギー像を照射し反応させて金属シリサイド層を形
成し、該金属シリサイド層を介して該第］、第２の’！
”４ ’ｆｉ４’配線層を’Ｉ＋ｊ気的に接続する製造
方法によって達成することができる。
１．第２の導電配線）７ｊＪと少くとも該第１．第２の
導電配線層に寸たかる絶縁性シリコン層と該絶縁性シリ
コン層上に金属層と金設け、該金属層とシリコン層とに
エネルギー像を照射し反応させて金属シリサイド層を形
成し、該金属シリサイド層を介して該第］、第２の’！
”４ ’ｆｉ４’配線層を’Ｉ＋ｊ気的に接続する製造
方法によって達成することができる。
（ｆ） 発明の実施例
以下、本発明の一実施例を図面音用いて詳細に説明する
。第３図は本発明にか（る逆ヒユーズの構造断面図であ
る。図示のように、半導体基板１１面の絶縁膜１２（例
えばＳｌ、 ０２順）トに１）Ｑ厚−１，０（ｌ Ｏへ
程度の不純物をドーグした２ｕ屯注性多結晶シリコン１
３を形成し、こｆ′１．１回路配線（ｔこするが、その
中間位置に幅１〜Ｉ−，５／Ｉ ７７１の不純物音ドー
フ゛しない絶縁性多結晶シリコン領域１Φを設けておく
。
。第３図は本発明にか（る逆ヒユーズの構造断面図であ
る。図示のように、半導体基板１１面の絶縁膜１２（例
えばＳｌ、 ０２順）トに１）Ｑ厚−１，０（ｌ Ｏへ
程度の不純物をドーグした２ｕ屯注性多結晶シリコン１
３を形成し、こｆ′１．１回路配線（ｔこするが、その
中間位置に幅１〜Ｉ−，５／Ｉ ７７１の不純物音ドー
フ゛しない絶縁性多結晶シリコン領域１Φを設けておく
。
且つ、その上ＩｃＩ戻厚５００人の絶縁性ジ結晶シリコ
ン膜１５を形成し、これを介（−で絶縁性多結晶シリコ
ン領域Ｊ４上に幅３μｍ 、膜厚３００〜５００ ／ｉ
のモリブデン（ＩＶＩＯ）膜１６を選択的に破ｊＹｔ
Ｌ、更Ｖ（その」二面に保１１φｊ戻として膜１牟１μ
７２１のＰＳＧＩＩ仇１７を被覆１−てあり、この状態
が断線状態である。
ン膜１５を形成し、これを介（−で絶縁性多結晶シリコ
ン領域Ｊ４上に幅３μｍ 、膜厚３００〜５００ ／ｉ
のモリブデン（ＩＶＩＯ）膜１６を選択的に破ｊＹｔ
Ｌ、更Ｖ（その」二面に保１１φｊ戻として膜１牟１μ
７２１のＰＳＧＩＩ仇１７を被覆１−てあり、この状態
が断線状態である。
このような構造の形成方法ＩＣ第４図及び第５図に示す
。第４図に示すように膜厚約１／／ｍの絶縁部１２上に
膜厚４． ＯＯＯＡの不純物會含まないノンドグ多結晶
シリコン層を化学気相成長法で被着し、’ｃ ）Ｊ−ｒ
ＮｉにＶシスト膜マスク１８（金Ｋ ＩＩＵ−ｒスフで
もよい）全パターニング形成して、その上方から砒素（
Ａｓ）イオンを注入する。そのＡｓイオン注入量を１Ｏ
ｔｓ４Ａ−ｙ７とするとＡｓがドープさシ１詞 た多結晶層１３は導電性となり、マスクで被薇訟れＡｓ
がドープされない部分が絶縁性多結晶シリコン領域１４
として残る。
。第４図に示すように膜厚約１／／ｍの絶縁部１２上に
膜厚４． ＯＯＯＡの不純物會含まないノンドグ多結晶
シリコン層を化学気相成長法で被着し、’ｃ ）Ｊ−ｒ
ＮｉにＶシスト膜マスク１８（金Ｋ ＩＩＵ−ｒスフで
もよい）全パターニング形成して、その上方から砒素（
Ａｓ）イオンを注入する。そのＡｓイオン注入量を１Ｏ
ｔｓ４Ａ−ｙ７とするとＡｓがドープさシ１詞 た多結晶層１３は導電性となり、マスクで被薇訟れＡｓ
がドープされない部分が絶縁性多結晶シリコン領域１４
として残る。
次いで、マスク１８を除去して、第５図ＶＣ示すように
その表面上に化学気相成長法で１１り厚５００へのノン
ドグ多結晶シリコン層１５を被１＃シ、更にその」二面
に１１休厚３００〜５００人のＭｏ１ｌ史１６を蒸ｉ＆
した険、その上にＶシスト膜マスク１９を被覆して、露
出したＭｏ膜全全燐酸硝酸との混合液でエツチング除去
する。次いで、マＺり１９を除去して、ＰＳＧ膜１７を
前帆すｆ−１は第３図（（示＃−ｔｉ４造断面に形成さ
れる。
その表面上に化学気相成長法で１１り厚５００へのノン
ドグ多結晶シリコン層１５を被１＃シ、更にその」二面
に１１休厚３００〜５００人のＭｏ１ｌ史１６を蒸ｉ＆
した険、その上にＶシスト膜マスク１９を被覆して、露
出したＭｏ膜全全燐酸硝酸との混合液でエツチング除去
する。次いで、マＺり１９を除去して、ＰＳＧ膜１７を
前帆すｆ−１は第３図（（示＃−ｔｉ４造断面に形成さ
れる。
かような断線状態にある逆ヒュース゛を、４沃ｔ；；、
：４尺態に処理するには、第６図に示すようにＭ Ｏ１
ｉ’７県Ｉ（ｉの上方からレーザ光を照射して、加熱す
る。こｉ尤によりＭｏ１ｌヴ口６と絶縁性（ノンドープ
）多結、Ｉｉ ｌｉ’ｆｌシリコン膜１５および絶縁性
多結晶シ′ｊＪ ’：Ｉ ン’１ｉ具１ｆｉｌΦとが反
応して、モリブテンシリ勺−イｌ’（ｌＡＯ８１２）２
０が形成され、両側の導゛直性多結晶シＩＪコン）Ｊ１
３は、このモリブデンシリサイド２０をカーして接続さ
れる。このレーザ光のｊｉ’（４ｉ ｉｉ直径ＩＱ／ｊ
？１１札し度のレーザビーム（（７７、ボット１４（射
してもよいし、またスキャンニングしてもよシ・）、。
：４尺態に処理するには、第６図に示すようにＭ Ｏ１
ｉ’７県Ｉ（ｉの上方からレーザ光を照射して、加熱す
る。こｉ尤によりＭｏ１ｌヴ口６と絶縁性（ノンドープ
）多結、Ｉｉ ｌｉ’ｆｌシリコン膜１５および絶縁性
多結晶シ′ｊＪ ’：Ｉ ン’１ｉ具１ｆｉｌΦとが反
応して、モリブテンシリ勺−イｌ’（ｌＡＯ８１２）２
０が形成され、両側の導゛直性多結晶シＩＪコン）Ｊ１
３は、このモリブデンシリサイド２０をカーして接続さ
れる。このレーザ光のｊｉ’（４ｉ ｉｉ直径ＩＱ／ｊ
？１１札し度のレーザビーム（（７７、ボット１４（射
してもよいし、またスキャンニングしてもよシ・）、。
この接続処理方法によれば、ＭＯト１１Ｌ２は夕ｉ７．
’＋ Ｉ’ｌＴｌシリコン層を溶１嚇させることなく、
固Ａｌｌ −１ｉ！ｉｌ ）ｌｌ］）ゾ応で生成される
７辷め、約５５００の低温度７Ｉ１１りＳでよい。その
ために、Ｖ−ザ光照射のニオ、ルギーン１＋ＪノＪも１
〜１５ワツトとして従来の才程度で良い。したがって素
子特性への悪影響も少なくなり、またＰＳＧｎ！！１７
が傷められることもなくなる。
’＋ Ｉ’ｌＴｌシリコン層を溶１嚇させることなく、
固Ａｌｌ −１ｉ！ｉｌ ）ｌｌ］）ゾ応で生成される
７辷め、約５５００の低温度７Ｉ１１りＳでよい。その
ために、Ｖ−ザ光照射のニオ、ルギーン１＋ＪノＪも１
〜１５ワツトとして従来の才程度で良い。したがって素
子特性への悪影響も少なくなり、またＰＳＧｎ！！１７
が傷められることもなくなる。
この火施例は絶縁ｉ生シリコン層として多結晶シリコン
Ｉ模］５を用いているが、アモルファスシリコン層でも
よく、また４屯性金属として、モリブデンを使用してい
るが、その他にタングステン。
Ｉ模］５を用いているが、アモルファスシリコン層でも
よく、また４屯性金属として、モリブデンを使用してい
るが、その他にタングステン。
チクン、プラチナなどを使用しても同様の逆ヒユーズを
形成し、同様に低温度で接続処理することができる。更
に、照射エネルギー線としては、Ｖ−サ光の他に東予ビ
ームなど全屈いてもよい。
形成し、同様に低温度で接続処理することができる。更
に、照射エネルギー線としては、Ｖ−サ光の他に東予ビ
ームなど全屈いてもよい。
（２）発明の効果
以上の説明から明らか方ように、本発明によれば低温度
加熱によって、断線状態から接続状態に処理することが
できるため、ＬＳＩなど半導体装置の高品質化に著しく
貢献するものである。
加熱によって、断線状態から接続状態に処理することが
できるため、ＬＳＩなど半導体装置の高品質化に著しく
貢献するものである。
尚、本発明にかｋる逆ヒユーズは冗長回路のみならず、
半導体集積回路内のキャパシタンスの調整など他の用途
にも利用できることは言う１でもない。 亀
半導体集積回路内のキャパシタンスの調整など他の用途
にも利用できることは言う１でもない。 亀
第１図は従来の逆ヒユーズの構造Ｉ断面財、第２図はそ
の接続処理後の断面図、第３図は本発明にか＼る連ヒュ
ーヌ′の１４゛１い貨断面図、第４図および第５図はそ
の形成工程途中図、第６図は同じく本つ１）明にか＼る
接続処理後の購ｊ青１Ｉ−ｒｉｌｉＴ１図である。 図中、■、］］は半尋体是仮、２，１２は絶縁膜、３，
１３は導′ｉＥ性多結晶シリコン層、・Ｊ・、１．４は
絶縁性多結晶シリコン領域、１５は絶縁性多結晶シリコ
ン膜、１６はモリブデン！１泉、ｌ ？ ｂ−＝−１”
−’Ｇ１１ｌ、１８．１９はレジヌ目模マスク、２０は
モリブデンシリサイドを示す。 第１図 ４ 第２図 第 ５Ｉλ１ ／１９ 第 ５ ｊ）＋：
の接続処理後の断面図、第３図は本発明にか＼る連ヒュ
ーヌ′の１４゛１い貨断面図、第４図および第５図はそ
の形成工程途中図、第６図は同じく本つ１）明にか＼る
接続処理後の購ｊ青１Ｉ−ｒｉｌｉＴ１図である。 図中、■、］］は半尋体是仮、２，１２は絶縁膜、３，
１３は導′ｉＥ性多結晶シリコン層、・Ｊ・、１．４は
絶縁性多結晶シリコン領域、１５は絶縁性多結晶シリコ
ン膜、１６はモリブデン！１泉、ｌ ？ ｂ−＝−１”
−’Ｇ１１ｌ、１８．１９はレジヌ目模マスク、２０は
モリブデンシリサイドを示す。 第１図 ４ 第２図 第 ５Ｉλ１ ／１９ 第 ５ ｊ）＋：
Claims (1)
- 半導体基板上に電気的に絶縁された第１．第２の心？に
配線層と少くとも該第１．第２の導電配線層にまたがる
絶縁性シリコン層と該絶縁性シリコン層上に金属層とを
設け、該金属層とシリコン層とにエイ・ルギーｆｔｉ
Ｉｃ照射し反応させて金属シリサイド層全形成し、該金
属シリサイド層を介して膨第１．第２の導電配線層を電
気的に接続すること全特徴とする半導体装ｊ値の製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57230100A JPS59125640A (ja) | 1982-12-28 | 1982-12-28 | 半導体装置の製造方法 |
| EP83307503A EP0112675B1 (en) | 1982-12-28 | 1983-12-09 | A link structure selectively activable to create a conducting link in an integrated circuit |
| DE8383307503T DE3370722D1 (en) | 1982-12-28 | 1983-12-09 | A link structure selectively activable to create a conducting link in an integrated circuit |
| US06/566,411 US4617723A (en) | 1982-12-28 | 1983-12-28 | Method and device for creating an activatable conducting link in a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57230100A JPS59125640A (ja) | 1982-12-28 | 1982-12-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59125640A true JPS59125640A (ja) | 1984-07-20 |
| JPS6359253B2 JPS6359253B2 (ja) | 1988-11-18 |
Family
ID=16902549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57230100A Granted JPS59125640A (ja) | 1982-12-28 | 1982-12-28 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4617723A (ja) |
| EP (1) | EP0112675B1 (ja) |
| JP (1) | JPS59125640A (ja) |
| DE (1) | DE3370722D1 (ja) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4912066A (en) * | 1984-07-18 | 1990-03-27 | Texas Instruments Incorporated | Make-link programming of semiconductor devices using laser-enhanced thermal breakdown of insulator |
| US4630355A (en) * | 1985-03-08 | 1986-12-23 | Energy Conversion Devices, Inc. | Electric circuits having repairable circuit lines and method of making the same |
| JPH0628290B2 (ja) * | 1985-10-09 | 1994-04-13 | 三菱電機株式会社 | 回路用ヒューズを備えた半導体装置 |
| US4690730A (en) * | 1986-03-07 | 1987-09-01 | Texas Instruments Incorporated | Oxide-capped titanium silicide formation |
| JPH06105764B2 (ja) * | 1986-06-20 | 1994-12-21 | 株式会社東芝 | ヒユ−ズ内蔵型半導体装置 |
| US5367208A (en) | 1986-09-19 | 1994-11-22 | Actel Corporation | Reconfigurable programmable interconnect architecture |
| IL81849A0 (en) * | 1987-03-10 | 1987-10-20 | Zvi Orbach | Integrated circuits and a method for manufacture thereof |
| GB2212978A (en) * | 1987-11-30 | 1989-08-02 | Plessey Co Plc | An integrated circuit having a patch array |
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1983
- 1983-12-09 DE DE8383307503T patent/DE3370722D1/de not_active Expired
- 1983-12-09 EP EP83307503A patent/EP0112675B1/en not_active Expired
- 1983-12-28 US US06/566,411 patent/US4617723A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE3370722D1 (en) | 1987-05-07 |
| EP0112675A1 (en) | 1984-07-04 |
| EP0112675B1 (en) | 1987-04-01 |
| US4617723A (en) | 1986-10-21 |
| JPS6359253B2 (ja) | 1988-11-18 |
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