JPS609142A - 余分のリンクを有する集積回路 - Google Patents

余分のリンクを有する集積回路

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JPS609142A
JPS609142A JP59119230A JP11923084A JPS609142A JP S609142 A JPS609142 A JP S609142A JP 59119230 A JP59119230 A JP 59119230A JP 11923084 A JP11923084 A JP 11923084A JP S609142 A JPS609142 A JP S609142A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は集積回路（ＩＣ’ｓ）、特にそれらの中に組み
込まれた余分の又はスペア容量（７ｇ　ｃｈｂｎｄαｓ
ｇｙ　’ｏｒ　５ｐａｒｅ　ｃａｐａｃｉｔｙ）を有す
るかかる回路に関する。
集積回路はよシ大きくなりそしてよシ複雑になるにつれ
て、慣用の製作方法が実用回路（ｗｏｒｋ−ｉｎｇ　ｃ
ｉｒｃｕｉｔ　）　を生産する確率は減少する。この問
題を克服する方法の１つは、ＩＣの製作が完了した後に
メイン回路に選択的に連結して大きいＩＣにおける不良
素子を取替えることができるオンチップ冗長回路菓子（
ｏｎ−ｃｈｉｐ　ｒｅｄｒｂｎｄａｎｔｃｉｒｃｒｂｉ
ｔ　ｅｌｅｍｅｎｔｓ　）−の使用である。１つの知ら
れた冗長性技術（ｒｅｄｗｘｄａｎｃｙ　ｔｅｃｈｎｉ
ｑｕｅ）においては、金属ヒユーズを溶断する（ｂｌｏ
ｍｉｎｇ）ことによ多接続が絶たれる［　Ｆｉｔｚｇｅ
ｒａｌｄ　ｅｔ（ＬＬｒ　”Ａ　２８８１Ｃｂ　Ｄｙｆ
Ｌａｍｉｃ　ＲＡＭ”、　ｐｒｏｃｅｅｄ−４ｎｇｓ　
１９８２　１ＥＥＥ　Ｉｎｔｅｒｑａｔｉｏｎａｌ　５
ｏｌｉｄＳｔａｔｅ　Ｃ１ｒｃｕｉｔ　Ｃｏｎｆｅｒｅ
ｎｃｅ、　ｐａｇｅ　６Ｂ（１９８２）及びｌ５ｈｉｈ
ａｒａ　ｅｔ　ａｌ’、”　Ａ　２５６ＫＤｙｎａｍｉ
ｃ　ＭＯＳ　ＲＡＭ　１ａｉｔんＡ　Ｌ　ｐｈａ　−１
ｍｔｎｕｎｅａｎｄ　Ｒｅｄｕｎｄａｎｃｙ　”　、　
１ｂｉｄ、　ｐａｇｔｔ　７４　：ｌ。
他の方法はレーザを使用してポリシリコンヒユーズを溶
断することに基づいている［　Ｂｅｎｅｖｉｔｅｔ　ａ
ｌ、　”　２５６Ｋ　Ｄｙｎａｍｉｃ　ＲａｎｄｏｍＡ
ｃｃｅｓｓ　Ｍｅｍｏｒｙ　”　、ｐｒｏＣｅｅｄｉｎ
ｇｓ　ｌ　９８２ＩＥＥＥ　Ｉｎｔｅｒｎａｔｉｏｎａ
ｌ　５ｏｌｉｄ　５ｔａｔｅＣｉｒｃｕｉｔ　Ｃｏ％ｆ
ｅｒｅｎｃｅ、　ｐａｇｅ　７ｅ　ａｎｄＳｍｉｔｈ　
ｅｔ　ａｌ、、　”Ｌａ５ｅｒ　ｐｒｏｇｒａｍｒｎａ
ｂｌｅＲｅｄｕｎｄａｎｃｙ　ａｎｄ　Ｙｉｅｌｄ　Ｉ
ｍｐｒｏｖｅｍｅｎｔ　ｉｎａ　６４ｚ　ＤＲＡＭ”、
ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆＳｏｌｉｄ−５ｔａｔ
ｔｔ　Ｃ１ｒｃｕｉｔｓ、　５Ｃ−Ｌ６．　ｐ。
５０６、（１９８１）］。もつと最近では、電気的接続
を形成するのにレーザが使用された。レーザが孔をドリ
リングして金属が１つの層から他の層へ流れることを許
容する絶縁フィルムによって分離された２つの金属層間
の鉛直方向リンク（ｖｅｒｔｉｃａｌ　１ｉｎｋｓ　）
が形成される（　Ｒａｆｆｅｔｌａｔ　ａｔ、”Ｌａ５
ｅｒ　ｐｒｏｇｒａｍｍｅｄ　Ｖｉａｓ　ｆｏｒＲｅｓ
ｔｒｗｃｔｗｒａｂｌｅ　ＶＬＳＩ″、ＩＥＩ）Ｍ　Ｔ
ｅｃｈｎｉｃａｌｌ）ｉｇｅｓｔ、　ｐａｇｅ　１３２
　（１９８０）］。２ミクロンのギャップで分離された
２つの金属ラインケレーザ溶接して１オーム以下の抵抗
のリンクを生ぜしめることによっても横方向接続が形成
された［　Ｙａｓａｉｔａｓ　ｅｔ　ａＬ、”　Ｌｏｗ
　Ｒｅ５ｉｓｔａｎｃｅＬａｓｅｒ　Ｆｏｒｔｎ、ｅｄ
　Ｌａｔｅｒａｌ　Ｌｉｎｋｓ”、　ＩＥＥＥＥｌｅｃ
ｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒｓ、　ＥＤＬ−
３，ｐａｇｅ１８４　（１９８２））。短かい区域が本
来のままの（ｉｎｔτ１ｎｓｉｃ）　又は高い抵抗率の
ままに保たれるようにして強くドーピングされたポリシ
リコンによってもリンクが形成された［　Ｍｉｎａｔｏ
　ｅｔａＬ、”　Ａ　Ｈｉｇｈ−５ｐｅｅｄ　Ｈｉ−０
ＭＯ５ＩＩ　４ｆＳｔａｔｉｃ　ＲＡＭ”　、ＩＥＥＥ
　Ｊｏ−ｗｒｎａｌ　ｏｆ　５ｏｌｉｄＳｔａｔｅ　Ｃ
１ｒｃｕｉｔｓ　ｉ　６、ｐａｇｅ４４９．（１９８１
）〕。この最後の方法においては、パルスレーザビーム
の適用によシ本米のままの領域及び隣接するドーピング
されたボ、リシリコンの一部を容融してドーパントが本
来のままの領域へと流れ込みそしてリンクを伝導性にす
る５００オーム近くの各々は欠点を有する。二重金属レ
ベル（ｄａｌＬｂ　Ｌ　ｇｍｅｔａｌ　Ｌｅυｅｌｓ　
）のため又はレーザ浴接のため必要とされる４１ｉｆ缶
なＩＪ　トグラフィのために複雑な処理技術が必要とさ
れる。これらの技術は、溶融した金属が周囲の区域上に
はねかかる（　ｓｐｌαｔｔｅｒ　）ことがめるのでや
は多面側である。土日己方法はレーザビームの非常に正
確な位置決め及びフォーカシング（ｆｏｃｕｓｓｉｎｇ
　）　を必要とする。最後にポリシリコンリンクは多く
の用途に対する十分に低い抵抗を持たない。
リトグラフィー、レーザビーム位置決めもしくはフォー
カシングに対して厳しい要求を伴々わず且つ材料のはね
かかシの可能性々しに低抵抗ポリシリコン接続が形成さ
れることを許容する、上記の方法に対する改良が今回提
唱される。
本発明の１つの観点に従えば、集積回路製造方法におい
て余分のリンク（ｒｅｄｕｎｄａｎｃｙ　１ｉｎｋ）を
形成する方法であって、基体上にポリシリコン（ｐｏＬ
ｙｓｉｌｉｃｏｎ）　の層をデポジションし、該余分ノ
リンクノ予定すレタ部位（１ｎｔｅｎｄｅｄ　５ｉｔｅ
　）におけるポリシリコン層の領域上に反射防止コーテ
ィング（ａｎｔｉ−ｒｅｆｌｅｃｔｉｖｅ　ｃｏａｔｉ
ｎｇ）を形成し、そして該反射防止コーティングをマス
クとして使用し、前記領域に隣接したポリシリコン層の
部分の伝導度をドーパント（ｄｏｐａｎｔ　）の導入に
よシ上昇せしめることを含み、前記リンクは、その後に
、前記ポリシリコンが前記反射防止層の下では溶融され
て前記隣接した高伝導度部分から前記領域へのドー／ぞ
ントの拡散を引起こして前記リンクを形成するが反射防
止層が前記ポリシリコンの上に乗っていないところでは
溶融されないような前記反射防止層に関連した波長を有
するレーザビームによシ前記集積回路を走査することに
よって伝導性にされ得るようにした方法が提供される。
゛上記ポリシリコンは好ましくは、低圧の化学的蒸着法
（ｌｏｗ　７ｙｒｅｓｓｕｒｅ　ｄｈｅｍｉｃαｌτα
ｐｏｕｒｄｅｐｏｓｉｔｉｏｎ）　（ＬＰＣＶＤ）によ
シブポジションせしめられ、そして第１マスクレベルを
使用してフォトリトグラフィーによりノぐターン化され
て、場合によシ集積回路の他の素子と一緒に、上記製造
することができるリンク　（ｍａｋｅαｂｔｅ　１ｉｎ
ｋ）を形成する。
反射防止コーティングは好ましくは、ＬＰＣＶ法でデポ
ジションされた窒化ケイ素であル、これは第２マスクレ
ベルを使用してパターン化されてマスク／反射防止コー
ティングを形成する。ドーパントは拡散又はイオン注入
（ｉｏｎ　ｔｍｐｌａｎｔα−ｔｉｏｓ）　によってポ
リシリコン層に導入することができる。
前記領域に瞬接したポリシリコン層の部分の伝導度は、
リンの拡散全使用することによシ増加せしめて、本来の
ままのポリシリコン（１ｎｔｒｉｎｓｉｃｐｏｌｙｓｉ
ｌｉｃｏ％）　の伝導度を約１ミリオーム−センチメー
トルのレベルに増加させることができる。
次いで集積回路は慣用のＩＣ製造技術に付することかで
きる。たとえばパイロガラス＜ｐｙｒｏ−ｇｔα８８）
層をデポジションさせることができ、そしてポリシリコ
ンに対する接触窓（ｃｏｎｔａｃｔｗｉｎｄｏｗｓ　）
　を開くのに第３マスクレベルを使用することができる
。その後、アルミニウムの層を上記構造体上に蒸着させ
ることができ、そして第４マスクレベルで／ぐターン化
されてポリシリコンに対する金属接点（ｍｅｔａｌ　ｃ
ｏｎｔａｃｔｓ　）％規定することができる。最後にζ
ノセイロツクス（Ｐｙｒｏｚ）（商標）の簾を全体の集
積回路の上にデポジションさせることができる。
前記リンクを製造するべきレーザ処理は、アルゴンイオ
ンレーザの如き連続波レーザ（ｃｏｎｔｉ−ｎ１Ｌｏｘ
ｓ　ｗａｖｅ　１ａｓｅｒ）　を使用して行なうのが好
ｔＬい。レーザビームは、形成することができるリンク
よりはるかに大きい面積に及ぶことができるけれども、
反射防止コーティングの領域の下でのみＭｓを引起こす
のに十分なレーザパワーが吸収される。レーザ走査は製
造することができるリンクに電流が流れるであろう方向
に平行力方向において、典型的には、５０ミクロンの典
型的レーザビーム直径に対して逐次の走査量が１０ミク
ロンステップで行なわれるべきである。満足すべき接続
のために必要なレーザ・そワーは、フィールド酸化物（
ｆｉｅＬｄ　ｏｘｉｄｅ　）　厚さ゛、レーザビーム幅
、走査速度、周囲の温度及び上に乗っている層の併わせ
だ厚さに依存する。
ポリシリコンリンクの本来のままの領域は、ＩＣ製造に
伴なう慣用の高温ステップ期間中、前記ドーピングされ
た領域からり／りの中心へのビー１４ントの拡散がない
ように十分に長くなければならない。典型的には、リン
は高、温処理期間中約３ミクロンの距離拡散するので、
もし電流高温処理ステップが使用される場合には、ポリ
シリコンの本来のままの領域におけるリンクは少なくと
も１０ミクロン長さであるべきである。
本発明の態様を添付図面を参照して例としてこれから説
明する。
添付図面を詳細に参照すると、第１図は集積回路の部分
断面図を示す。この回路はシリコン基体ｌＯを有し、そ
の上にはフィールド酸化物層１２、ポリシリコン層１４
、窒化ケイ素層１６及びガラス層１８が形成されている
。窒化ケイ素層１６は集積回路の例示された部分の中心
ゾーンのみの上に姑びている。その中心ゾーンの下では
、ポリシリコンは本来のまま（＝ｔｒ＝ｓｉｃ　）であ
り、そして相対的に高い抵抗率でアシ、これに対して横
に隣接したゾーン２２、Ｔシリシリコンは相対的に伝導
性が大きい。
本来のままの又は相対的に高い抵抗率のポリシリコンは
、２つの低抵抗領域２２間に茜抵抗領域を形成し、かく
して２つの領域２２間のポリシリコンリンクは本質的に
非伝導性である。領域２０を高度に伝導性にして領域２
２間のリンクを形成するために、領域２２内の不純物種
（ｉｍｐｕｒｉｔｙｓｐｅｃｉｅｓ　）は窒化ケイ素層
１６の下に拡散せしめられる。これは反射防止層重６の
厚さに関係した波長を有する連続波レーザを使用して達
成される。
上記成長と反射防止層の厚さとの間の関係は、レーザビ
ームが集積回路の全体にわたり走査されるとき、それが
反射防止層の下のシリコンを溶融するが残りのポリシリ
コンに対しては作用を及はさないような関係である。本
来のままのポリシリコン２０が溶融するとき、領域２２
からのビー／セントの拡散が起こって領域２２間のリン
クを伝導性にする。
このようにして余分の又はスペア容量が集積回路中に組
込まれることができる。
典型的には、製造することができるリンクは上記回路の
制御部分（ｃｏｎｔｒｏｌｌｉｎｇ　ｐａｒｔ　）及び
上記回路の複製部分（ｄｕｐｌｉｃａｔｅｄ　ｐａｒｔ
　）の間に延びるであろう。次いでもしその対応するも
との部分が不良であるチップ又はウェーハの部分が見出
されるならば、そのもとの部分は、たとえば本明細書の
始めの部分にお１勝て説明された如き溶融可能なリンク
　（ｆｕｓｉｂｌｅ　１ｉｎｋ）を活性化することによ
って該回路から切シはすされ（ｃｒｂｔ　ｏｕｔ　ｏｆ
）、そして複製回路部分は適当な製造することができる
リンクの連続波レーザ走査によシ上記回路内に持ち込ま
れる（　ｂｒｏｕｇｈｔ　１ｎｔｏ　）。
第２図の平面図及び第３図に示されたグロセスシーケン
スを参照すると、製造することができるリンク２２はポ
リシリコンリンク１４の中心部分において窒化ケイ素屑
布６の下に位置している。
上記平面図はシリコン集積回路内に形成されたリンクの
周囲の璧点（ｓｖ、ｒｒｏｕｎｄｉｎｇ　ｆｅａｔｕｒ
ｅｓ）を示す。
第３図を参照すると、Ｌ４５ミクロンのフィールド酸化
物層１２がシリコン基体１０上に熱的に成長せしめられ
る。第３α図。次に５　Ｑ　Ｑ　ｎｍポリシリコンフィ
ルム１４が６２５℃で低圧で化学的に蒸着されそして第
１マスクレベル■を使用してフォトリトグラフィーによ
りパターン化されて（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈ
ｉ：ｃａｌｌｙ　ｐａｔｔｅｒｎｅｄ）リンク部位を形
成する。第３ｂ図。
次いで窒化ケイ累の６Ｑｎｍ層１６が６５０°Ｃで低圧
で化学的に蒸着されそして第２マスクレベル■を使用し
てフォトリトグラフィーによシバターン化されて４化ケ
イ系の旭域１６を形成し、これは拡散マスク及びその後
のレーザ処理のための反射防止コーティングの両方とし
て機能することになる。第３Ｃ図。次いでリンがポリシ
リコン中へ拡散すれて領域２２における１ミリオーム−
センチメートルの抵抗率を達成する。第３ｄ図。ウェー
ハの残りの部分は次いで比較的慣用の製造１栓を使用し
て処理される。／Ｊイロガラス層２６がデポジションさ
れそして第３マスクレベル■がポリシリコンに対する接
触窓を開くのに使用される。
第３ｅ図。次いでアルミニウムの層２８が上記構造体上
へと蒸着せしめられそして第４マスクレベル■でパター
ン化されてポリシリコンに対する金属接点を規定する。
第３ｆ図。最後にパイロツクス（、ｐｙｒｏｚ）の鳩が
全集積回路上にデポジションされる。第３ｇ図。
次いで、もし余分のリンクの１つを電気的に製造するこ
とが決ボされる々らば、連続波アルゴンイオンレーザを
使用して、第３ｈ図、約３ワツトのパワー出力３２、約
５０ミクロンのビーム直径及び秒当如５０センチメート
ルの走査速度で集積回路の周囲の温度を３００℃に保持
しながら、レーザ処理が行なわれる。レーザ走査は電流
が流れるであろう方向に平行な方向において仄の走査の
間の１０ミクロンステップで行なわ扛る。電気的接続を
つくシ出すのに満足すべきドーパント拡散３４に必要な
レーザノぐワーは、１．４’５ミクロンよシ薄いフィー
ルド「孜化物、より広いレーザビーム、よシ高い走査速
度、又はよシ低い周囲温度に対してはよシ太である。ノ
々イロガラス及びノ々イロツクス層２６及び３０はアル
コ９ンイメーンレーザの出力に対して本質的に透過性（
ｔｒａｎｓｐａｒｅｎｔ　）　であるけれども、レーザ
ノクワー侵求はこれらの層の併わせだ厚さに依存して＋
／−１ｏ％変わることもある。
先に示された如く、各ポリシリコン１ノンクの本来の１
まの領域は、集積回路製作に伴なう慣用の筒ｍ　スｆツ
ブ期１１」中、ドーピングされた領域力≧らリンクの中
心へのドーパントの拡散７５酬ないように十分長くなけ
ればならない。リンｙ　Ａントに対して、この距離は約
３ミクロンでめす：それ故に本来のままの領域は少なく
とも１０ミクロン長さであるべきである。他方、レーザ
で活性化された浴融したシリコンにおける拡散は、もし
リンク領域が約１８ミクロンよシ長い場合には前記した
レーザ処理条件を使用して必要とされる最小抵抗率を得
るのに十分ではない。減少したレーザ走査速度はより長
いリンクを可能とするであろう。最善の結果を得るため
には、本来の壕まの又は高抵抗率領域は１２ミクロン乃
至１６ミクロンの範囲の長さを有する。リンクの電気的
抵抗はり／り幅３６が増加するにつれて減少することに
留意すべきである。それ故に、可能な蚊も幅の広いリン
クは集積回路ウェーハ又はチップ上で利用できる空間と
１９合って使用されるべきである。もしリンク幅が約２
５ミクロンの全リンク長さく金属接点間の）に等しいな
らば約２０オームの抵抗が得られる。何故々らば、レー
ザでアニーリングされたポリシリコンの抵抗率は約０．
５ミリオーム−センチメートルに減少するからである。
低い抵抗は・ぐルスレーザよシはむしろ連続波レーザを
使用して相対重に速く達成される。何故ならば、より長
いｍ融時間はよシ大きいドー・ぐント拡散を許容するか
らである。
窒化ケイ素層１６の厚さは約６０ｎｍでるる。
（３Ｑｎｍの奇数倍が同じ効果に対して使用され得るが
、より良好な厚さ制御は６０ｎｍ層で可能である。
前記した特定の態様はリンクの各側におけるポリシリコ
ンの抵抗を減少させるのに拡散を使用している。拡散の
効果は、窒化物マスクをアンダーカットする（ｕｎｃｔ
ｅｒｃｕｔ　）ので拡散される領域が電気的リンクを形
成するのにその後にレーザ照射される領域と完全には整
列されないことである。
この観点において、特によシ短いリンクに対しそはドー
パントのイオン注入が好ましい。イオン注入が使用され
る場合には窒化ケイ素のフォトリトグラフィー・ぐター
ン化期間中４吏用されるフォトレジストは、不純物檻が
注入された後に除去される。
長さ２″Ｌｍのオーダーのリンクがイオン注入を使用し
て炭造され得る。
他の高パワ°−Ｃｗレーザ（たとえば、クリプトン）を
アルゴンイオンレーザの代わシに使用することができる
が、後者は□より効率が良くそして容易に入手可能であ
る。反射防止層の厚さｄ１該層の屈折率ｎ及びレーザの
波長は下記式 ６式％ によシ関係づけられ、反射防止コーティング厚さにおい
てｌＯ％許容ｉ　（ｔｏｌｅｒａｎｃｅ　）を許容する
。
【図面の簡単な説明】
第ｌ凶は製造することができる′電気的伝導性リンクを
例示する本発明に従う集積回路の部分断面図である。 第２図はポリシリコンリンクの平面図である。 第３（α）図乃至第３　（／Ｌ）図は本発明に従う集積
回路を製造するだめのプロセスシーケンスを示す断面図
でおる。 図において、ｌＯ・・・シリコン基体、１２・・・フィ
ールド酸化物層、１４・・・ポリシリコン層、１６・・
・窒化ケイ素層、１８・・・ガラス層、２０・・・本来
のままのポリシリコン、２２・・・横方向隣接ゾーン（
低抵抗領域）、２６・・・・ぐイロガラス層、２８・・
・アルミニウムの層、３０・・・・ぐイロツクス層、３
２・・・レーザでめる。 １１−４　Ｎ出願人　ノーザン・テレコム・リミテッド
ＦＩＧ、　Ｉ ＦＩＧ、　２ ＦＩＧ、　３ａ　ＦＩＧ、　３ｂ ＦＩＧ、　３ｃ　ＦＩＧ、　３ｄ

Claims (1)

  1. 【特許請求の範囲】 １、集積回路製造方法において余分のリンクを形成する
    方法であって、糸体上にポリシリコンの１−ラブポジシ
    ョンすること、前記余分のリンクの予定された部位にお
    けるぼりシリコン層の領域に隣接したポリシリコン増の
    部分の伝導度を、ドーノ（ントを導入することにより上
    昇させることを含み、その彼に、前記部位におけるポリ
    シリコンを溶融して、前記＠接した伝導度の上昇しｆｃ
    部分から前記領域へのドーパントの拡散を引起こすよう
    にレーザビームを尚てることによシ前記リンクを電気伝
    導性にし、それによって該リンクにおける電気的接続を
    生せしめる方法において、前記余分のリンクの部位（２
    ０）において反射防止コーティング（１６）を形成し、
    領域（２０）に隣接したポリシリコン７＠（１４’）の
    部分（２２）の伝導度を上昇させるためにドーパントを
    導入するためのマスクとしてコーティング（１６）を使
    用し、前記レーザビーム（３２）は、前記集積回路がレ
    ーザビーム（３２）によシその後走査されるときポリシ
    リコン（１４）は反射防止コーティング（１６）’の下
    では浴融されて前記余分のリンクを伝導性にするが、反
    射防止コーティングがポリシリコン（１４）の上に乗っ
    ていないところでは溶融され々いような、反射防止層（
    １６）に関連した波長を有することを物像とする方法。 ２　反射防止コーティング（１６）が、窒化ケイ素を低
    圧で化学的蒸着することにより形成されることを更に特
    徴とする％許請求の範囲第１項記載の方法。 １　ポリシリコン層（１４）のより高い伝導度の部分＜
    ２２）はマスクとして反射防止コーティング（１６）を
    イ（用してドーパントをポリシリコンＪ＠（１４）中に
    拡散させることにより形成されることを更に特徴とする
    特許請求の範囲第１又は２項記載の方法。 屯　ポリシリコン層（１４）のより昼い伝導度の部分（
    ２２）はマスクとして反射防止コーティング（１６）を
    １史用してポリシリコン（１４）中への不純物珈のイオ
    ン注入によｐ形成されるととを史に特徴とする特許請求
    の範囲第１−３埃の何れかに記載の方法。 ５、　前記集積回路は、誘電体層（２６）をデポジショ
    ンし、ポリシリコンに対する接触窓を開き、該窓を通し
    てメタル層（２８）を蒸着させ、そして該集積回路上に
    更に誘゛亀体の層をデポジションすることにより処理さ
    れることを更に特徴とする特許請求の範囲第１−４項の
    何れかに記載の方法。 ６、反射防止コーティング（１６）の厚さは０゜０６ミ
    クロンの奇数倍であり、それによす０．５ミクロンの出
    力波長を有するアルゴンイ芽ンレーザを使用して前記集
    積回路金前記余分のリンク（２０）の選択的活性化に対
    して適応させることを更に特徴とする特許請求の範囲第
    １−５項の何れかに記載の方法。 ７、余分のリンク會杢するシリコン集積回路であって、
    該集積回路は該余分リンクの部位において、シリコン基
    体、該基体の上に乗っている酸化物層、及び該酸化物層
    の上に乗っているポリシリコン層を肩し、ポリシリコン
    層の１つの領域は、相互に間隔を置いて配置さ・れてい
    るすぐ横に隣接したドーピングされた該ポリシリコン層
    の部分よル高い抵抗率を有し、それによシ該領域が該余
    分のリンクの部位においてレーザ放射でボンバードされ
    るときポリシリコンは溶融してドーピングされ九部分か
    ら前記より高い抵抗率領域へのビー／セントの拡散を許
    容して該余分のリンクを伝ｉ性とするようにした集積回
    路において、反射防止コーティング（１６）が前記１つ
    のポリシリコン領域（２０）の上に乗っており、該コー
    ティングはドーピングされるべきポリシリコンの部分（
    ２２）をドーピングするためのマスクとして機能し、該
    コーティング（１６）は、該集積回路が反射防止コーテ
    ィング（１６）に関連した出力波長を有するレーザによ
    多走査されるときポリシリコン（１４）はコーティング
    （１６）の下でのみ済融されるような反射防止コーティ
    ングとしても機能することを特徴とする集積回路。 ＆　反射防止コーティング（１６）が窒化ケイ素（Ｓ　
    ｉ３．Ｎ、　）であることを更に特徴とする特許請求の
    範囲第７項記載の集積回路。 ９、　該反射防止コーティング（１６）の厚さｄｌその
    屈折率並及びレーザ放射（３２）の波長λは式　ｄ−λ
    ／　４　ｎ　によシ関係づけられることを更に特徴とす
    る特許請求の範囲第７又は８項記載のシリコン集積回路
    。 ｔ　ｏ、余りシリコン層（１４）の領域（２０）は１２
    ミクロン乃至１６ミクロンの部分（２２）間の長さを有
    することを更に特徴とする特許請求の範囲第７〜９項の
    何れかに記載のシリコン集積回路。 １１、ポリシリコン層（１４）のよシ高い伝導度の部分
    （２２）はその中に拡散されたリンドーパントを有する
    ことを更に特徴とする特許請求の範囲第７−９項の何れ
    かに記載のシリコン集積回路。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4839476A (en) * 1987-06-04 1989-06-13 Mitsubishi Denki Kabushiki Kaisha Switch operating mechanism
JP2019149513A (ja) * 2018-02-28 2019-09-05 新日本無線株式会社 抵抗素子を形成するための中間体およびそれを用いた抵抗素子の製造方法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5008729A (en) * 1984-06-18 1991-04-16 Texas Instruments Incorporated Laser programming of semiconductor devices using diode make-link structure
JPS6115319A (ja) * 1984-07-02 1986-01-23 Sharp Corp 半導体装置の製造方法
US4751197A (en) * 1984-07-18 1988-06-14 Texas Instruments Incorporated Make-link programming of semiconductor devices using laser enhanced thermal breakdown of insulator
JPS61154146A (ja) * 1984-12-27 1986-07-12 Toshiba Corp 半導体装置の製造方法
US4924287A (en) * 1985-01-20 1990-05-08 Avner Pdahtzur Personalizable CMOS gate array device and technique
US4681795A (en) * 1985-06-24 1987-07-21 The United States Of America As Represented By The Department Of Energy Planarization of metal films for multilevel interconnects
US4674176A (en) * 1985-06-24 1987-06-23 The United States Of America As Represented By The United States Department Of Energy Planarization of metal films for multilevel interconnects by pulsed laser heating
FR2601500B1 (fr) * 1986-07-11 1988-10-21 Bull Sa Procede de liaison programmable par laser de deux conducteurs superposes du reseau d'interconnexion d'un circuit integre, et circuit integre en resultant
US4826785A (en) * 1987-01-27 1989-05-02 Inmos Corporation Metallic fuse with optically absorptive layer
IL81849A0 (en) * 1987-03-10 1987-10-20 Zvi Orbach Integrated circuits and a method for manufacture thereof
IL82113A (en) * 1987-04-05 1992-08-18 Zvi Orbach Fabrication of customized integrated circuits
US4924294A (en) * 1989-03-01 1990-05-08 The Boeing Company Structure and method for selectively producing a conductive region on a substrate
DE69125886T2 (de) 1990-05-29 1997-11-20 Semiconductor Energy Lab Dünnfilmtransistoren
US5960263A (en) 1991-04-26 1999-09-28 Texas Instruments Incorporated Laser programming of CMOS semiconductor devices using make-link structure
JP3255942B2 (ja) * 1991-06-19 2002-02-12 株式会社半導体エネルギー研究所 逆スタガ薄膜トランジスタの作製方法
US6964890B1 (en) 1992-03-17 2005-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
JP3173854B2 (ja) 1992-03-25 2001-06-04 株式会社半導体エネルギー研究所 薄膜状絶縁ゲイト型半導体装置の作製方法及び作成された半導体装置
JP2791525B2 (ja) * 1992-04-16 1998-08-27 三菱電機株式会社 反射防止膜の選定方法およびその方法により選定された反射防止膜
JP3173926B2 (ja) 1993-08-12 2001-06-04 株式会社半導体エネルギー研究所 薄膜状絶縁ゲイト型半導体装置の作製方法及びその半導体装置
US6331717B1 (en) 1993-08-12 2001-12-18 Semiconductor Energy Laboratory Co. Ltd. Insulated gate semiconductor device and process for fabricating the same
GB9520901D0 (en) * 1995-10-12 1995-12-13 Philips Electronics Nv Electronic device manufacture
JPH10229125A (ja) * 1997-02-14 1998-08-25 Nec Corp 半導体装置
US6355544B1 (en) * 2000-07-20 2002-03-12 National Semiconductor Corporation Selective high concentration doping of semiconductor material utilizing laser annealing
US6549548B2 (en) * 2000-10-25 2003-04-15 Axsun Technologies, Inc. Interferometric filter wavelength meter and controller
US6426903B1 (en) * 2001-08-07 2002-07-30 International Business Machines Corporation Redundancy arrangement using a focused ion beam
US20040056350A1 (en) * 2002-09-24 2004-03-25 Medtronic, Inc. Electrical connection through nonmetal
US7477943B2 (en) * 2003-11-26 2009-01-13 Medtronic, Inc. Medical device and method of manufacturing
DE102004030354B3 (de) * 2004-06-23 2006-03-09 Infineon Technologies Ag Verfahren zum Herstellen einer integrierten Halbleiterschaltung und Halbleiterschaltung
US20060292853A1 (en) * 2005-06-22 2006-12-28 Infineon Technologies Ag Method for fabricating an integrated semiconductor circuit and semiconductor circuit

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4268950A (en) * 1978-06-05 1981-05-26 Texas Instruments Incorporated Post-metal ion implant programmable MOS read only memory
JPS5548926A (en) * 1978-10-02 1980-04-08 Hitachi Ltd Preparation of semiconductor device
JPS5633822A (en) * 1979-08-29 1981-04-04 Hitachi Ltd Preparation of semiconductor device
US4409724A (en) * 1980-11-03 1983-10-18 Texas Instruments Incorporated Method of fabricating display with semiconductor circuits on monolithic structure and flat panel display produced thereby
JPS5823479A (ja) * 1981-08-05 1983-02-12 Fujitsu Ltd 半導体装置の製造方法
US4387503A (en) * 1981-08-13 1983-06-14 Mostek Corporation Method for programming circuit elements in integrated circuits
JPS5856355A (ja) * 1981-09-30 1983-04-04 Hitachi Ltd 半導体集積回路装置
JPS5880852A (ja) * 1981-11-10 1983-05-16 Toshiba Corp 半導体装置の製造方法
US4415383A (en) * 1982-05-10 1983-11-15 Northern Telecom Limited Method of fabricating semiconductor devices using laser annealing
US4466179A (en) * 1982-10-19 1984-08-21 Harris Corporation Method for providing polysilicon thin films of improved uniformity
JPS59108313A (ja) * 1982-12-13 1984-06-22 Mitsubishi Electric Corp 半導体単結晶層の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4839476A (en) * 1987-06-04 1989-06-13 Mitsubishi Denki Kabushiki Kaisha Switch operating mechanism
JP2019149513A (ja) * 2018-02-28 2019-09-05 新日本無線株式会社 抵抗素子を形成するための中間体およびそれを用いた抵抗素子の製造方法

Also Published As

Publication number Publication date
US4561906A (en) 1985-12-31
GB8411141D0 (en) 1984-06-06
GB2141581A (en) 1984-12-19
CA1186070A (en) 1985-04-23
GB2141581B (en) 1987-04-08
JPH0428145B2 (ja) 1992-05-13

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