JPH10233405A - 半導体素子の製造方法および半導体素子 - Google Patents

Abstract

(57)【要約】 【課題】 半導体素子の薄板半導体基板の裏面にＰＨＳ
を形成した高出力半導体素子において、特に素子側面の
強度を向上させ、素子側面におけるかけを防止した半導
体素子の製造方法を提供する。 【解決手段】 半導体基板裏面に分離溝を形成した後に
ＰＨＳを形成し、分離溝の側面にもＰＨＳを形成して半
導体基板側面を覆う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体素子の製造
方法に関し、特に宇宙空間で用いられる高出力電界効果
トランジスタ素子の素子分離方法に関する。

【０００２】

【従来の技術】マルティメディア・情報通信の急速な拡
大・普及により、そのキーデバイスであるＧａＡｓ系半
導体装置の開発が進められているが、特に宇宙空間での
送受信に用いる素子には、素子の高性能化、高信頼性化
が要求される。このようなＧａＡｓ系半導体素子では、
一般に基板表面に素子形成を行い、基板裏面に放熱電極
であるＰＨＳ（Ｐｌａｔｅｄ Ｈｅａｔ Ｓｉｎｋ）を
設けて熱放出を行う構造を採用するが、特に宇宙空間で
使用される半導体素子においては、空気の対流による熱
放出がないため、半導体素子を可能な限り薄くして基板
表面の素子領域で発生した熱を基板裏面の放熱電極に伝
えて放出することが不可欠となる。従って、半導体基板
上に形成した半導体素子の素子分離工程において、半導
体基板の膜厚が約３０μｍと極めて薄いため、ダイシン
グのような物理的な素子分離方法は使用できず、以下に
示すようなウエットエッチングを用いた素子分離方法が
用いられる。

【０００３】まず、ＧａＡｓ基板１の表面に半導体素子
として必要な複数の能動素子、配線等を形成した（図７
（ａ））後、基板表面上にレジストパターンを形成し
（図示せず）、該レジストをマスクに基板をエッチング
し、表面側分離溝３を形成する（図７（ｂ））。次に、
基板１の補強板として用いるガラス板５に、ワックス４
を用いて基板の表面側を貼り付け（図７（ｃ））、基板
を所望の厚み、例えば３０μｍになるように薄板化する
（図７（ｄ））。次に、基板裏面に放熱電極であるＰＨ
Ｓを形成するために、基板裏面の表面分離溝６に対応し
た位置にフォトレジスト８でパターン形成を行い、続い
てレジストパターンのない場所に、メッキ法を用いて、
例えばＡｕを約３０μｍ形成する（図８（ｅ））。次
に、フォトレジスト８を除去して、各素子毎にＰＨＳを
形成した後（図８（ｆ））、該ＰＨＳをマスクにして基
板１のウエットエッチングを行い裏面分離溝７を形成
し、基板１を各素子に素子分離する（図８（ｇ））。最
後に、補強用ガラス基板５を薬液槽内に浸漬し（図示せ
ず）、ワックス４を溶解することにより、素子分離され
た各半導体素子を補強用ガラス板から剥離して半導体素
子が完成する。

【０００４】

【発明が解決しようとする課題】上記方法で形成した半
導体素子では、半導体素子の基板１側面が露出している
ため、取り扱い時にかけが発生しやすく、特に、素子分
離溝７の形成にはウエットエッチング法が用いられ、分
離溝は一般に一定の面方位が優先的にエッチングされた
リセス形状となり、分離溝の端部に鋭角部分ができるた
め、その部分の強度が特に弱くなる。そこで本発明は、
半導体素子の薄板半導体基板の裏面にＰＨＳを形成した
高出力半導体素子において、特に素子側面の強度を向上
させ、素子側面におけるかけを防止した半導体素子の製
造方法を提供することを目的とする。

【０００５】

【課題を解決するための手段】そこで発明者は鋭意研究
の結果、基板裏面に分離溝を形成した後にＰＨＳを形成
し、分離溝の側面にもＰＨＳを形成して半導体基板側面
を覆うことにより、半導体素子側面の半導体基板の露出
部分を減少させ、半導体素子の強度の向上が可能となる
ことを見出し本発明を完成した。

【０００６】即ち、本発明は、複数の素子部を設けた半
導体基板表面に、半導体基板裏面に達しないように上記
複数の素子部を分離する表面分離溝を形成する工程と、
上記半導体基板表面を接着剤を用いて補強用部材に接着
する工程と、上記半導体基板を、上記表面分離溝に達し
ないように裏面から薄板化する工程と、上記表面分離溝
下部に相当する上記半導体基板裏面に、上記表面分離溝
と貫通しないように裏面分離溝を形成する工程と、上記
裏面分離溝の底部中央に該裏面分離溝側面に接触しない
ように設けたレジスト材料をマスクとして上記半導体基
板裏面上および上記裏面分離溝の側面上に放熱電極を形
成する工程と、上記表面分離溝と上記裏面分離溝との間
を貫通して各半導体素子を素子分離する工程とを含むこ
とを特徴とする半導体素子の製造方法である。本発明の
製造方法は、半導体基板裏面に加えて、半導体基板裏面
の分離溝側面にも放熱電極を形成することにより素子の
強度向上を図るものであるが、半導体基板を完全に素子
分離した後に放熱電極を形成する方法では、放熱電極形
成時にマスクとして用いるレジスト材のベーキング工程
において、半導体基板と補強用部材との接着剤が軟化
し、半導体素子の剥離等が発生するという従来の問題点
を解決するために、半導体基板表面および裏面からそれ
ぞれ設けた分離溝が貫通しない状態で半導体基板裏面お
よび側面に放熱電極を形成し、その後に表面および裏面
分離溝を貫通させ、各半導体素子を素子分離するもので
ある。従って、本発明では、放熱電極形成時のレジスト
材ベーキング工程においても半導体素子の剥離等が発生
せず、半導体素子の製造歩留まり向上を図ることが可能
となる。また本発明により製造した半導体素子は、半導
体素子裏面に加えて側面の一部も放熱電極により覆われ
ているため、半導体素子の強度が向上し、半導体素子の
取り扱い時のわれ等の発生を低減することが可能とな
る。

【０００７】また、本発明は、複数の素子部を設けた半
導体基板表面に、半導体基板裏面に達しないように上記
複数の素子部を分離する表面分離溝を形成する工程と、
上記半導体基板表面を接着剤を用いて補強用部材に接着
する工程と、上記半導体基板を、上記表面分離溝に達し
ないように裏面から薄板化する工程と、上記表面分離溝
下部に相当する上記半導体基板裏面に、上記表面分離溝
と貫通し、各半導体素子を素子分離するように裏面分離
溝を形成する工程と、上記裏面分離溝の底部中央に該裏
面分離溝側面に接触しないように設けたレジスト材料を
マスクとして上記半導体基板裏面上および上記裏面分離
溝の側面上に放熱電極を形成する工程とを含む半導体素
子の製造方法であって、上記接着剤の融点が、上記レジ
スト材料のベーキング温度より高いことを特徴とする半
導体素子の製造方法でもある。本製造方法のように、放
熱電極形成用マスクのレジスト材料のベーキング温度よ
り融点の高い接着剤を用いることにより、完全に素子分
離した後に放熱電極を形成した場合であっても、放熱電
極形成時のレジスト材ベーキング工程において半導体素
子の剥離等が発生せず、半導体素子の製造歩留まり向上
を図ることが可能となり、また、分離溝形成工程も、２
回で済むようになる。また本発明により製造した半導体
素子は、半導体素子裏面に加えて側面の一部も放熱電極
により覆われているため、半導体素子の強度が向上し、
半導体素子の取り扱い時のわれ等の発生を低減すること
が可能となる。

【０００８】また、本発明は、複数の素子部を設けた半
導体基板表面に、半導体基板裏面に達しないように上記
複数の素子部を分離する表面分離溝を形成する工程と、
上記半導体基板表面を接着剤を用いて補強用部材に接着
する工程と、上記半導体基板を、上記表面分離溝に達し
て各半導体素子を素子分離するように裏面から薄板化す
る工程と、上記表面分離溝内の接着剤を所定の深さまで
エッチングする工程と、上記表面分離溝の底部中央に該
表面分離溝側面に接触しないように設けたレジスト材料
をマスクとして上記半導体基板裏面上および上記表面分
離溝の側面上に放熱電極を形成する工程とを含む半導体
素子の製造方法であって、上記接着剤の融点が、上記レ
ジスト材料のベーキング温度より高いことを特徴とする
半導体素子の製造方法でもある。本製造方法にように、
放熱電極形成用マスクのレジスト材料のベーキング温度
より融点の高い接着剤を用いることにより、完全に素子
分離した後に放熱電極を形成した場合であっても、放熱
電極形成時のレジスト材ベーキング工程において半導体
素子の剥離等が発生せず、半導体素子の製造歩留まり向
上を図ることが可能となる。特に本製造方法では、分離
溝形成工程が１回で済むため、製造工程の簡略化による
コストの低減が可能となる。また本発明により製造した
半導体素子は、半導体素子裏面に加えて側面の一部も放
熱電極により覆われているため、半導体素子の強度が向
上し、半導体素子の取り扱い時のわれ等の発生を低減す
ることが可能となる。

【０００９】更に、本発明は、半導体基板表面に素子部
を形成し、該半導体基板裏面および半導体基板側面の裏
面側周囲に放熱電極を形成した半導体素子であって、上
記半導体基板が、上記半導体基板側面の放熱電極の端部
に隣接してつば状の突出部を有することを特徴とする本
発明の製造方法により製造した半導体素子でもある。

【００１０】

【発明の実施の形態】

実施の形態１．図１、２に、本発明の１の実施の形態に
かかる高出力半導体素子の製造方法を示す。まず、図１
（ａ）に示すように、厚さ６００μｍのＧａＡｓ基板１
上に、能動素子や配線等（図示せず）を形成する。

【００１１】次に、図１（ｂ）に示すように、基板１上
にフォトレジストを用いて形成したレジストパターン
（図示せず）をマスクに基板１を幅１００μｍ、深さ１
０μｍ程度エッチングし、基板表面側の表面分離溝３を
形成する。

【００１２】次に、図１（ｃ）に示すように、上記基板
１を、基板１の薄板化後の補強板として用いるガラス板
５に、例えば、天然樹脂系液状接着剤（エチレン酢酸ビ
ニル共重合樹脂等）のワックスを用いて基板１の素子形
成面を接着面として貼り付ける。

【００１３】次に、図１（ｄ）に示すように、基板１を
所望の厚みまで、ウエットエッチング等を用いて薄板化
するが、特に、宇宙空間で用いられる半導体素子の場合
は、素子表面で発生した熱が後の工程で素子裏面に形成
される放熱用ＰＨＳに伝わり易くするように、３０μｍ
程度の厚みに薄板化することが必要である。

【００１４】次に、図２（ｅ）に示すように、フォトレ
ジストで、表面側の分離溝３と対応する位置に裏面側の
分離溝７を形成するためのレジストパターン６を形成
し、かかるレジストパターン６をマスクに、例えば酒石
酸と過酸化水素の混合液等を用いたウエットエッチング
で、深さ１０μｍ程度の裏面分離溝７を基板１を貫通し
ないように形成する。この場合、表面分離溝３と裏面分
離溝７の間には約１０μｍ程度のＧａＡｓ基板が残るこ
ととなる。即ち、表面分離溝３と裏面分離溝７の間が貫
通するように分離溝７を形成した場合は、後に行う図２
（ｆ）のフォトレジスト８のベーキング工程（例えば９
０℃）において、ワックス４が軟化するため、分離され
た各素子の位置が変化したり、剥離が発生したりして、
製造歩留まりが低下するという問題が発生する。そこで
本発明にかかる製造方法においては、表面分離溝３と裏
面分離溝７の間を貫通しないように裏面分離溝７を形成
し、約１０μｍ厚のＧａＡｓ基板により各素子間を接続
した状態を維持することにより、ワックス４の軟化によ
る各素子の位置の変化や剥離を防止し、上記問題点を回
避することが可能となる。

【００１５】次に、図２（ｆ）に示すように、フォトレ
ジスト６を除去し、基板裏面全体にメッキ用の吸電層
（図示せず）を形成した後、裏面分離溝７の中央部に、
分離溝７の幅１００μｍよりパターン幅が狭くＰＨＳ形
成時のマスクとなる幅約３０μｍのフォトレジスト８の
レジストパターンを形成する。

【００１６】次に、図２（ｇ）に示すように、レジスト
パターンをマスクにして基板裏面上にメッキ法を用いて
Ａｕを３５μｍ程度堆積させて接地電極とヒートシンク
を兼ねたＰＨＳ２を形成する。かかる方法では、上記フ
ォトレジスト８と裏面分離溝７の側面との間が約３０μ
ｍ離れているため、上記Ａｕメッキが裏面分離溝７内に
も回りこむように形成され、結果として半導体素子側面
にもＰＨＳを形成することができる。

【００１７】最後に、図２（ｈ）にも示すように、フォ
トレジスト８を除去した後、ウエットエッチングにより
裏面分離溝７底部の基板部分１０μｍをエッチングし各
半導体素子間を分離溝で分離した後、更に、補強用ガラ
ス５に半導体素子を貼り付けた状態で、アセトン系のケ
トン系溶剤に浸漬することにより、ワックス４を溶解さ
せて各半導体素子を分離する。上記裏面分離溝７底部の
エッチングは、通常、裏面分離溝７底部がエッチングさ
れ、素子間が分離された段階で終了するため、本実施の
形態による製造方法で作製した半導体素子は、図３に示
すように、上記裏面分離溝７の底部のエッチングの残り
の部分が、素子分離した後の半導体側面の周囲につば状
に残った突出部９として残る形状となる。ただし、上記
つば状の突出部９は、裏面分離溝７底部のエッチング時
間を長くすることによりすべてエッチングすることも可
能であり、かかる場合は上記つば状の突出部９は残ら
ず、半導体素子側面は平坦となる。また、溶剤中で分離
された半導体素子は、溶剤の対流等により容器側面に衝
突するために、従来は素子側面のかけ等が発生しやすい
が、本実施の形態にかかる製造方法で作製した半導体素
子では、ＰＨＳが半導体基板の側面まで回りこんでいる
ため、このような半導体基板のかけを低減することが可
能となる。

【００１８】このように、本発明の製造方法では、ワッ
クスの軟化による半導体素子の剥離等を抑えながら、半
導体基板側面にもＰＨＳを形成した構造の半導体素子の
作製が可能となり、半導体素子の強度向上を図り、取り
扱い時の半導体基板のかけや、かかるかけた部分の再付
着による不良の発生を防止することが可能となる。

【００１９】実施の形態２．図４に、本発明の他の実施
の形態にかかる半導体素子の製造方法を示す。図４まで
の製造工程は、図１（ａ）〜（ｄ）に示す実施の形態１
の製造方法と同様であるが、補強用ガラス５にＧａＡｓ
基板１を貼り付ける工程（図１（ｃ））において、ワッ
クス４の代わりに、フォトレジスト６のベーキング温度
（約９０℃）より融点の高い高融点ワックス４’（例え
ばポリイミド系樹脂）を用いる点で異なっている。

【００２０】続いて、図４（ｅ）に示すように、基板１
の表面分離溝３に対応する位置の基板裏面に、フォトレ
ジスト６のレジストパターン６をマスクに、ウェットエ
ッチングにより裏面分離溝７を形成する。本実施の形態
では、裏面分離溝７は、分離溝７底部の基板を貫通し、
表面分離溝３と裏面分離溝７がつながるように形成す
る。

【００２１】次に、図４（ｆ）に示すように、フォトレ
ジスト６を除去をした後、実施の形態１と同様に、分離
溝７の中央部に形成したフォトレジスト８のレジストパ
ターンを形成し、続いて、図４（ｇ）に示すように、フ
ォトレジスト８をマスクにＰＨＳ２を形成する。この場
合、本実施の形態ではフォトレジスト８のベーキング温
度（約９０℃）より融点の高い高融点ワックス４’を用
いているため、図４（ｅ）において各素子間を分離して
おいてもフォトレジスト８のベーキング工程におけるワ
ックス４’の軟化が起こらないため、各半導体素子の位
置の変化や剥離が発生しないため、かかる工程により従
来発生していた素子不良の発生を防止することが可能と
なる。

【００２２】最後に、図４（ｈ）に示すように、実施の
形態１と同様に、フォトレジスト８を除去した後、有機
溶剤中で高融点ワックス４’を溶解させることにより、
各半導体素子を分離する。

【００２３】このように、本実施の形態では、半導体素
子の剥離による歩留まりの低下を抑えながら半導体基板
側面にもＰＨＳを形成した半導体素子の作製が可能とな
り、半導体素子の取り扱い時の半導体基板のかけ等を防
止することが可能となる。特に、本実施の形態では、実
施の形態１に比べて分離溝のエッチング工程を１回減ら
すことができ、製造工程の簡略化により製造コストの削
減が可能となる。

【００２４】実施の形態３．図５に、本発明の他の実施
の形態にかかる半導体素子の製造方法を示す。まず、図
５（ａ）に示すように、実施の形態１同様に、ＧａＡｓ
基板１上面に能動素子等を形成した後、図５（ｂ）に示
すように、レジストマスク（図示せずを用いて、最終的
に基板１が薄板化される膜厚である３０μｍ程度の深さ
で、幅１００μｍ程度の表面分離溝３を形成する。

【００２５】続いて、図５（ｃ）に示すように、上記基
板１を、基板１の薄板化後の補強板として用いるガラス
板５に、例えばポリイミド系ワックスのような融点が９
０℃以上の高融点ワックス４’を用いて基板１の素子形
成面を接着面として貼り付ける。

【００２６】次に、図５（ｄ）に示すように、基板１を
所望の厚みまで、ウエットエッチング等を用いて薄板化
する。特に、宇宙空間で用いられる半導体素子の場合
は、素子表面で発生した熱が後の工程で素子裏面に形成
される放熱用ＰＨＳに伝わり易くするように、３０μｍ
程度の厚みに薄板化することが必要である。本実施の形
態では、表面分離溝３の深さが３０μｍ程度であるた
め、基板１の膜厚を３０μｍになるように薄板化するこ
とで、各素子間の素子間分離ができる。

【００２７】次に、図６（ｅ）に示すように、分離溝３
内のワックス４’の厚みをエッチバック法によって膜減
りをさせる。このように、素子分離された半導体基板１
の側面を露出させることにより、のとの工程で基板１の
側面にもＰＨＳを付着させることが可能となる。

【００２８】次に、実施の形態１と同様の工程により、
フォトレジスト８を形成し（図６（ｆ））、かかるフォ
トレジスト８をマスクに半導体基板１裏面にＰＨＳ２を
形成し（図６（ｇ））、続いてフォトレジスト８を除去
し（図６（ｈ））、最後に有機溶剤を用いて高融点ワッ
クス４’を溶解させて半導体素子を分離する。

【００２９】このように本実施の形態では、上記実施の
形態２より更に分離溝のエッチング工程を１回減らすこ
とにより、製造コストの削減が可能となる。また、他の
実施の形態同様、半導体素子の剥離等による歩留まりの
低下を抑えながら、半導体素子の側面にもＰＨＳを形成
できるため、半導体素子の強度向上が図られ、取り扱い
時の半導体素子のかけ等を防ぐことが可能となる。

【００３０】

【発明の効果】本発明にかかる半導体素子の製造方法で
は、ワックスの軟化による半導体素子の剥離等を防ぎ、
製造歩留まりの低下を抑えながら、半導体基板側面にも
ＰＨＳを形成した半導体素子の作製が可能となり、半導
体素子の強度向上を図り、取り扱い時の半導体基板のか
けや、かけた部分の再付着による不良の発生を防止する
ことが可能となる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１にかかる半導体素子の
製造工程である。

【図２】 本発明の実施の形態１にかかる半導体素子の
製造方法である。

【図３】 本発明の実施の形態１にかかる製造方法によ
り作製した半導体素子の断面図である。

【図４】 本発明の実施の形態２にかかる半導体素子の
製造工程である。

【図５】 本発明の実施の形態３にかかる半導体素子の
製造方法である。

【図６】 本発明の実施の形態３にかかる半導体素子の
製造方法である。

【図７】 従来の半導体素子の製造方法である。

【図８】 従来の半導体素子の製造方法である。

【符号の説明】

１ ＧａＡｓ半絶縁性基板、２ 放熱電極ＰＨＳ（Ｐｌ
ａｔｅｄ ＨｅａｔＳｉｎｋ）、３ 表面分離溝、４ワ
ックス、４’高融点ワックス、５ 基板の補強用ガラス
板、６ フォトレジスト、７ 裏面分離溝、８ フォト
レジスト、９つば状の突出部。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数の素子部を設けた半導体基板表面
   に、半導体基板裏面に達しないように上記複数の素子部
   を分離する表面分離溝を形成する工程と、 上記半導体基板表面を接着剤を介して補強用部材に接着
   する工程と、 上記半導体基板を、上記表面分離溝に達しないように裏
   面から薄板化する工程と、 上記表面分離溝下部に相当する上記半導体基板裏面に、
   上記表面分離溝と貫通しないように裏面分離溝を形成す
   る工程と、 上記裏面分離溝の底部中央に該裏面分離溝側面に接触し
   ないように設けたレジスト材をマスクとして上記半導体
   基板裏面上および上記裏面分離溝上に放熱電極を形成す
   る工程と、 上記表面分離溝と上記裏面分離溝との間を貫通させて各
   半導体素子を素子分離する工程とを含むことを特徴とす
   る半導体素子の製造方法。
2. 【請求項２】 複数の素子部を設けた半導体基板表面
   に、半導体基板裏面に達しないように上記複数の素子部
   を分離する表面分離溝を形成する工程と、 上記半導体基板表面を接着剤を介して補強用部材に接着
   する工程と、 上記半導体基板を、上記表面分離溝に達しないように裏
   面から薄板化する工程と、 上記表面分離溝下部に相当する上記半導体基板裏面に、
   上記表面分離溝と貫通し、各半導体素子を素子分離する
   ように裏面分離溝を形成する工程と、 上記裏面分離溝の底部中央に該裏面分離溝側面に接触し
   ないように設けたレジスト材をマスクとして上記半導体
   基板裏面上および上記裏面分離溝の側面上に放熱電極を
   形成する工程とを含む半導体素子の製造方法であって、 上記接着剤に、上記レジスト材のベーキング温度より融
   点の高い接着剤を用ることを特徴とする半導体素子の製
   造方法。
3. 【請求項３】 複数の素子部を設けた半導体基板表面
   に、半導体基板裏面に達しないように上記複数の素子部
   を分離する表面分離溝を形成する工程と、 上記半導体基板表面を接着剤を介して補強用部材に接着
   する工程と、 上記半導体基板を、上記表面分離溝に達して各半導体素
   子を素子分離するように裏面から薄板化する工程と、 上記表面分離溝内の接着剤を所定の深さまでエッチング
   する工程と、 上記表面分離溝の底部中央に該表面分離溝側面に接触し
   ないように設けたレジスト材をマスクとして上記半導体
   基板裏面上および上記表面分離溝上に放熱電極を形成す
   る工程とを含む半導体素子の製造方法であって、 上記接着剤に、上記レジスト材のベーキング温度より融
   点の高い接着剤を用ることを特徴とする半導体素子の製
   造方法。
4. 【請求項４】 半導体基板表面に素子部を形成し、該半
   導体基板裏面および半導体基板側面の裏面側周囲に放熱
   電極を形成した半導体素子であって、 上記半導体基板が、上記半導体基板側面の放熱電極の端
   部に隣接してつば状の突出部を有することを特徴とする
   請求項１に記載の製造方法により製造した半導体素子。