JP2004172406A - セラミックス付き半導体基板、セラミックス付き半導体ウエハ及びその製造方法 - Google Patents
セラミックス付き半導体基板、セラミックス付き半導体ウエハ及びその製造方法 Download PDFInfo
- Publication number
- JP2004172406A JP2004172406A JP2002336976A JP2002336976A JP2004172406A JP 2004172406 A JP2004172406 A JP 2004172406A JP 2002336976 A JP2002336976 A JP 2002336976A JP 2002336976 A JP2002336976 A JP 2002336976A JP 2004172406 A JP2004172406 A JP 2004172406A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- ceramic layer
- semiconductor wafer
- substrate
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Abstract
【解決手段】シリコンウエハ2の裏面に、ダイヤモンド又はシリコンカーバイドからなるセラミックス層1を形成する。これらのセラミックスは、熱伝導率、光透過率及び機械的強度が優れている。セラミックス層1を支持基板として、半導体ウエハ2を50μm以下、好ましくは25μm以下の膜厚に薄膜化する。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、動作速度、出力、発光強度等の性能が優れているために消費電力が増大した半導体素子を形成するのに好適のセラミックス付き半導体基板及びその製造方法に関し、特にヒートスプレッダ又は光透過窓を有する高出力半導体チップとして好適のセラミックス付き半導体基板及びその製造方法に関する。
【0002】
【従来技術】
従来の半導体素子は、その発熱量があまり大きくなかったが、半導体素子の高性能化及び高密度実装化に伴い、発熱量の増大が問題となっており、その対策として窒化アルミニウム及び銅−タングステン焼結体等の熱伝導特性が優れた材料が、ヒートスプレッダとして多用されつつある。また、情報通信の大容量化及び高密度化に伴い、レーザダイオードのように局所的に大きな発熱をする半導体素子に高性能なヒートスプレッダが利用されている。
【0003】
ダイヤモンド及びシリコンカーバイドは、耐熱性が優れており、禁制帯幅が夫々5.5eV、2.2〜3eVと大きいセラミックス材料である。熱伝導率が大きく、比熱が小さいことを利用して、これらのセラミックス材料が放熱基板として使用されたり、高い透光性を利用して、光学部品に応用されたりしている。
【0004】
【特許文献1】
特開平11−116385号公報
【0005】
【発明が解決しようとする課題】
しかし、熱発生源である半導体素子に直接ヒートスプレッダを接着する方法が、放熱効率が最も高いため好ましいが、従来は接着しても半導体素子とヒートスプレッダとの間に隙間が生じたり、接着剤の熱伝導率が低いために、良好な熱伝達ができず、また透光性が低下するという問題点がある。
【0006】
接着剤の使用を回避するには、半導体素子製造前に、その基板となるウエハに、ヒートスプレッダ材料を直接形成しておけばよい(特許文献1:特開平11−116385号公報)が、半導体素子製造工程との整合性が確保されている必要があり、また半導体素子の製造ラインにおいては、使用するシリコンウエハ等ウエハの平坦度及び清浄度が確保されていることが必要条件である。しかし、単に、ウエハに直接ヒートスプレッダ材料を形成しても、それによってウエハが反ったり、発塵したりするという不具合が生じるので、半導体素子にヒートスプレッダを直接形成することは容易なことではない。
【0007】
特に、半導体基板の厚さを小さくして、熱抵抗の低減及び透光性の向上を図ると、問題点は更に顕著となる。また、上記ヒートスプレッダ材料(窒化アルミニウム、銅−タングステン焼結体、ダイヤモンド、シリコンカーバイド)は、いずれも硬質であるため、切断及び劈開は容易でない。ウエハの裏面に単に厚膜(例えば、ダイヤモンドの場合は70μm以上)状に形成しておいて、半導体を製造した後、ウエハからチップを取出そうとしても、簡単にはチップを分離できず、無理に切断したり、割ったりしようとすると、チップ全体が破損したり、半導体とヒートスプレッダ材料との間に剥離が発生したりするという問題点もある。
【0008】
本発明はかかる問題点に鑑みてなされたものであって、半導体素子の熱を効率的に放熱することができ、放熱特性、光透過性及び機械的強度等に優れたセラミックス付き半導体基板及びセラミックス付き半導体チップを得ることができ、更に特に問題となる基板又はチップの反りを、製造プロセスの複雑化及び高コスト化を抑制しつつ、低減することができ、更にまた、半導体基板からチップにするときの劈開及びダイシング加工を容易にすることができるセラミックス付き半導体基板及びその製造方法を提供することを目的とする。
【0009】
【課題を解決するための手段】
本発明に係るセラミックス付き半導体基板は、表面に半導体素子が形成され厚さが50μm以下である半導体基板と、この半導体基板の裏面側に形成されて前記半導体基板を支持するセラミックス層とを有し、前記セラミックス層は前記半導体基板の表面に形成される半導体素子で発生した熱を放熱することを特徴とする。
【0010】
本発明に係る他のセラミックス付き半導体基板は、表面に半導体素子が形成され厚さが50μm以下である半導体基板と、この半導体基板の裏面側に形成されて前記半導体基板を支持するセラミックス層とを有し、前記セラミックス層は前記半導体基板の表面に形成される半導体素子で発生した光を透過する透光性を有することを特徴とする。
【0011】
これらのセラミックス付き半導体基板において、例えば、前記半導体基板がシリコン基板であり、前記セラミックス層が500W/m・K以上の熱伝導率を有するダイヤモンド層であり、更に前記セラミックス層の厚さが40乃至65μmである。
【0012】
また、例えば、前記半導体基板がシリコン基板であり、前記セラミックス層が250W/m・K以上の熱伝導率を有するシリコンカーバイド層であり、更に前記セラミックス層の厚さが50乃至150μmである。
【0013】
本発明に係るセラミックス付き半導体ウエハは、表面に半導体素子が形成され厚さが50μm以下である半導体ウエハと、この半導体ウエハの裏面側に形成されて前記半導体ウエハを支持するセラミックス層とを有し、前記半導体ウエハの表面の素子形成領域以外のチップ分離ラインに対応する裏面位置に、前記セラミックス層の膜厚の1.2倍よりも大きい幅及び深さを有する溝が形成されており、前記セラミックス層は前記半導体ウエハの表面に形成される半導体素子で発生した熱を放熱することを特徴とする。
【0014】
本発明に係る他のセラミックス付き半導体ウエハは、表面に半導体素子が形成され厚さが50μm以下である半導体ウエハと、この半導体ウエハの裏面側に形成されて前記半導体ウエハを支持するセラミックス層とを有し、前記半導体ウエハの表面の素子形成領域以外のチップ分離ラインに対応する裏面位置に、前記セラミックス層の膜厚の1.2倍よりも大きい幅及び深さを有する溝が形成されており、前記セラミックス層は前記半導体ウエハの表面に形成される半導体素子で発生した光を透過する透光性を有することを特徴とする。
【0015】
本発明に係るセラミックス付き半導体基板の製造方法は、半導体ウエハの裏面に、この半導体ウエハを支持するセラミックス層を形成した後、半導体ウエハの厚さを50μm以下に加工し、その後、素子形成領域に半導体素子を形成することを特徴とする。
【0016】
本発明に係る他のセラミックス付き半導体基板の製造方法は、半導体ウエハの裏面に、この半導体ウエハを支持するダイヤモンド層を形成した後、前記ダイヤモンド層をシリコンカーバイド又は酸化シリコンで被覆し、その後、前記半導体ウエハの厚さを50μm以下に加工し、その後、前記半導体ウエハの素子形成領域に半導体素子を形成することを特徴とする。
【0017】
本発明に係る更に他のセラミックス付き半導体基板の製造方法は、基材に、この基材を支持するセラミックス層を形成した後、このセラミックス層の表面に厚さが50μm以下の半導体層を形成し、その後、前記半導体層の素子形成領域に半導体素子を形成することを特徴とする。
【0018】
本発明においては、表面に素子部を有するシリコンをはじめとする半導体基板の裏面側に、500W/m・K以上の熱伝導率を有するダイヤモンド、又は250W/m・K以上の熱伝導率を有するシリコンカーバイド等の熱伝導率及び透光性が優れたセラミックス材料を直接形成する。
【0019】
これらのセラミックス材料は、熱伝導率・透光性・機械的強度だけでなく、電気的絶縁性・化学的安定性にも優れているので、多層配線基板又はヒートシンクに直接(場合によっては、金属等の導電性材料を介して)接合しても、半導体素子部に悪影響を及ぼさず、信頼性が高い実装構造及びパッケージング構造とすることができる。
【0020】
セラミックス層の厚さは、特に限定されるものではないが、ダイヤモンド層の場合は厚さが40乃至65μm、シリコンカーバイド層の場合は、50μ乃至150μmであることが好ましい。また、表面に素子部が形成される半導体基板の厚さは、50μm以下、好ましくは25μm以下であることが好ましい。これらセラミックス層の厚さが大きいと、面内熱拡散には有利であるが、光透過にはマイナスに作用し、チップ分離の際もその機械的強度が高いために障害となる。逆に、小さ過ぎると、十分な放熱性能が得られず、機械的特性も確保できない。半導体層は、半導体素子の作製に必要な最低限の厚さは必要であるが、薄ければ薄いほどよく、特に50μm以下、好ましくは25μm以下が好ましい。これは、この範囲で、熱伝性及び透光性が向上するためである。
【0021】
また、半導体ウエハ表面の素子作製領域以外のチップ分離ラインに対応する裏面領域に、セラミックス層の膜厚の1.2倍よりも大きい幅及び深さの溝状構造を設けることも、半導体ウエハ全体の反りを防止し、チップ分離を容易にするために極めて有用である。溝状構造の幅及び深さがセラミックス層厚の1.2倍以下の場合は、セラミックス層形成時に、この溝状構造が覆いつくされてしまう可能性があり、好ましくない。
【0022】
更にまた、半導体ウエハの裏面に、セラミックス層を形成した後、半導体ウエハの厚さを50μm以下、好ましくは25μm以下に加工してから、素子部に半導体素子を形成することも、半導体素子から発せられる熱及び光を効率的に発散し、透過するために好ましい方法である。この場合、セラミックス層が微結晶ダイヤモンドであり、平均表面粗度が1μm以下であると、半導体ウエハに与える応力を最低限に抑制しつつ、裏面(セラミックス層表面)の平坦性を確保できるので好ましい。また、この際、セラミックス層がダイヤモンドのように高温で酸化される材料の場合は、予めその表面をシリコンカーバイド又は酸化シリコンで被覆しておくと、発塵の問題も解消される。
【0023】
逆に、基材表面にセラミックス層を形成した後、その上に厚さが50μm以下、好ましくは25μm以下の半導体層を形成し、これに半導体素子を形成してもよい。この場合、セラミックス層が配向性ダイヤモンドであると、半導体層の結晶性が向上し、半導体素子性能が向上するので、特に好ましい。
【0024】
【発明の実施の形態】
以下、本発明の実施の形態に係るセラミックス付き半導体基板及びその製造方法について具体的に説明する。図1は、本発明の第1実施形態に係るセラミックス付き半導体基板及び半導体素子の断面構造である。例えば、4インチ径、450μm厚のシリコンウエハ2上に、セラミックス層1として、例えば、マイクロ波CVD法で、50μm厚のダイヤモンド層を形成する。成膜速度が10μm/時以上の速度で形成したダイヤモンド層は、粒径が1μm以下の微結晶状であり、別途光交流法で測定した熱伝導率は750W/m・Kである。
【0025】
次に、ダイヤモンド層からなるセラミックス層1におけるシリコンウエハ2が積層されていない側の面上に、例えば、常圧CVD法で、シリコンカーバイド(図示せず)を1μm厚に積層する。更に、シリコンウエハ2のセラミックス層1が形成されていないウエハ露出側の表面を機械的化学的研磨処理し、シリコンウエハ2の厚さを50μmにする。そして、このシリコンウエハ2の上に、半導体素子を形成する。
【0026】
本実施形態においては、表面に半導体素子を形成するシリコンウエハ2の裏面に、500W/m・K以上の熱伝導率を有するダイヤモンド層からなるセラミックス層1を直接形成する。このため、シリコンウエハ2から製造される半導体装置の放熱性を著しく高めることができる。このセラミックス層1は、透光性も優れている。また、ダイヤモンド層は、熱伝導率・透光性・機械的強度だけでなく、電気的絶縁性・化学的安定性にも優れているので、多層配線基板又はヒートシンクに直接(場合によっては、金属等の導電性材料を介して)接合しても、半導体素子部に悪影響を及ぼさず、信頼性が高い実装構造及びパッケージング構造とすることができる。
【0027】
ダイヤモンド層の代わりに、250W/m・K以上の熱伝導率を有するシリコンカーバイド層を形成しても良い。このシリコンカーバイド層も、熱伝導率及び透光性と共に、機械的強度、電気的絶縁性及び化学的安定性が優れている。
【0028】
セラミックス層1の厚さは、特に限定されるものではないが、ダイヤモンド層の場合は、厚さが40乃至65μm、シリコンカーバイド層の場合は、50乃至150μmであることが好ましい。また、表面に素子部が形成される半導体基板の厚さは、50μm以下、好ましくは25μm以下であることが好ましい。これらセラミックス層1の厚さが厚いと、面内熱拡散には有利であるが、光透過にはマイナスに作用し、チップ分離の際もその機械的強度が高いために障害となる。逆に、小さ過ぎると、十分な放熱性能が得られず、機械的特性も確保できない。半導体層は、半導体素子の作製に必要な最低限の厚さは必要であるが、薄ければ薄いほどよく、特に50μm以下、好ましくは25μm以下が好ましい。これは、この範囲で、熱伝性及び透光性が向上するからである。
【0029】
次に、図2を参照して本発明の第2実施形態について説明する。半導体ウエハ4の裏面のチップ分離ラインに対応する領域に、20μm幅及び深さの溝3を形成した後、第1実施形態と同様の方法で、40μm厚のセラミックス層1を形成する。この半導体ウエハ4は、半導体素子形成領域に半導体素子を形成した後、チップ分離ラインに沿ってウエハ4を分割し、半導体チップとすることができる。
【0030】
本実施形態によれば、ウエハ4の反りを防止することができると共に、製造プロセスを複雑化したり、高コスト化することがない。また、半導体ウエハ4からチップにするときの劈開分離及びダイシング加工が容易である。
【0031】
次に、図3(a)乃至(d)を参照して本発明の第3実施形態について説明する。図3(a)に示すように、例えば、4インチ径、450μm厚のシリコンウエハ5を用意し、図3(b)に示すように、このシリコンウエハ5上に、セラミックス層として、マイクロ波CVD法で、50μm厚のダイヤモンド層6を形成する。このダイヤモンド層6は、例えば、シリコンと同じ{001}配向性を有し、厚さが60μm、平均粒径が30μmである。このダイヤモンド層6の表面を機械的化学的研磨により研磨処理し、ダイヤモンド層の厚さを50μmとする。次に、図3(c)に示すように、このダイヤモンド層6の研磨面に、常圧CVD法により、シリコン膜7を蒸着し、引き続き不活性ガス雰囲気下で熱処理する。これにより、このシリコン膜7上に、半導体素子を形成することができる。そして、この半導体素子を封止した後、シリコンウエハ5を化学研磨により除去すると、セラミックス層付き半導体チップが得られる。本実施形態も前述の第1実施形態及び第2実施形態と同様の効果を奏する。
【0032】
次に、図4を参照して本発明の第4実施形態について説明する。本実施形態は、図1に示すセラミックス層付き半導体チップを実装したパッケージに関するものである。窒化アルミニウム(AlN)ベースの多層配線基板9の裏面に、ヒートスプレッダ10が形成されており、この多層配線基板9の表面と、セラミックス層1とを、セラミックス層1の表面の一部領域に設けた金パッド8を介して圧着する。これにより、金パッド8が緩衝材の機能を果たし、熱応力による影響を回避することができる。なお、多層配線基板9の代わりに、ポリイミド配線層を使用しても同様に、金パッド8により熱応力による影響を回避することができる。本実施形態も前述の第1乃至第3実施形態と同様の効果を奏する。
【0033】
【発明の効果】
以上詳述したように、本発明によれば、放熱特性、透光性及び機械的強度が優れたセラミックス付き半導体基板及びセラミックス付き半導体ウエハを得ることができる。また、本発明の製造方法によれば、特に問題となる基板及びウエハの反りを、製造プロセスの複雑化及び高コスト化を回避しつつ、低減することができる。更にまた、半導体基板からチップにするときの劈開分離及びダイシング加工を容易に実施することができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態に係るセラミックス層付き半導体基板又はウエハを示す断面図である。
【図2】本発明の第2実施形態に係るセラミックス層付き半導体基板又はウエハを示す断面図である。
【図3】(a)乃至(d)は本発明の第3実施形態に係るセラミックス層付き半導体基板又はウエハの製造工程を示す断面図である。
【図4】本発明の第4実施形態に係るセラミックス付き半導体基板又はウエハの実装構造を示す断面図である。
【符号の説明】
1:セラミックス層
2、4,5:半導体ウエハ
3:溝
6:ダイヤモンド層
7:シリコン層
8:金パッド
9:AlNベース基板
10:ヒートスプレッダ
Claims (9)
- 表面に半導体素子が形成され厚さが50μm以下である半導体基板と、この半導体基板の裏面側に形成されて前記半導体基板を支持するセラミックス層とを有し、前記セラミックス層は前記半導体基板の表面に形成される半導体素子で発生した熱を放熱することを特徴とするセラミックス付き半導体基板。
- 表面に半導体素子が形成され厚さが50μm以下である半導体基板と、この半導体基板の裏面側に形成されて前記半導体基板を支持するセラミックス層とを有し、前記セラミックス層は前記半導体基板の表面に形成される半導体素子で発生した光を透過する透光性を有することを特徴とするセラミックス付き半導体基板。
- 前記半導体基板がシリコン基板であり、前記セラミックス層が500W/m・K以上の熱伝導率を有するダイヤモンド層であり、更に前記セラミックス層の厚さが40乃至65μmであることを特徴とする請求項1又は2に記載のセラミックス付き半導体基板。
- 前記半導体基板がシリコン基板であり、前記セラミックス層が250W/m・K以上の熱伝導率を有するシリコンカーバイド層であり、更に前記セラミックス層の厚さが50乃至150μmであることを特徴とする請求項1又は2に記載のセラミックス付き半導体基板。
- 表面に半導体素子が形成され厚さが50μm以下である半導体ウエハと、この半導体ウエハの裏面側に形成されて前記半導体ウエハを支持するセラミックス層とを有し、前記半導体ウエハの表面の素子形成領域以外のチップ分離ラインに対応する裏面位置に、前記セラミックス層の膜厚の1.2倍よりも大きい幅及び深さを有する溝が形成されており、前記セラミックス層は前記半導体ウエハの表面に形成される半導体素子で発生した熱を放熱することを特徴とするセラミックス付き半導体ウエハ。
- 表面に半導体素子が形成され厚さが50μm以下である半導体ウエハと、この半導体ウエハの裏面側に形成されて前記半導体ウエハを支持するセラミックス層とを有し、前記半導体ウエハの表面の素子形成領域以外のチップ分離ラインに対応する裏面位置に、前記セラミックス層の膜厚の1.2倍よりも大きい幅及び深さを有する溝が形成されており、前記セラミックス層は前記半導体ウエハの表面に形成される半導体素子で発生した光を透過する透光性を有することを特徴とするセラミックス付き半導体ウエハ。
- 半導体ウエハの裏面に、この半導体ウエハを支持するセラミックス層を形成した後、半導体ウエハの厚さを50μm以下に加工し、その後、素子形成領域に半導体素子を形成することを特徴とするセラミックス付き半導体基板の製造方法。
- 半導体ウエハの裏面に、この半導体ウエハを支持するダイヤモンド層を形成した後、前記ダイヤモンド層をシリコンカーバイド又は酸化シリコンで被覆し、その後、前記半導体ウエハの厚さを50μm以下に加工し、その後、前記半導体ウエハの素子形成領域に半導体素子を形成することを特徴とするセラミックス付き半導体基板の製造方法。
- 基材に、この基材を支持するセラミックス層を形成した後、このセラミックス層の表面に厚さが50μm以下の半導体層を形成し、その後、前記半導体層の素子形成領域に半導体素子を形成することを特徴とするセラミックス付き半導体基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002336976A JP2004172406A (ja) | 2002-11-20 | 2002-11-20 | セラミックス付き半導体基板、セラミックス付き半導体ウエハ及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002336976A JP2004172406A (ja) | 2002-11-20 | 2002-11-20 | セラミックス付き半導体基板、セラミックス付き半導体ウエハ及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004172406A true JP2004172406A (ja) | 2004-06-17 |
Family
ID=32700657
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002336976A Pending JP2004172406A (ja) | 2002-11-20 | 2002-11-20 | セラミックス付き半導体基板、セラミックス付き半導体ウエハ及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004172406A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014158025A (ja) * | 2013-02-18 | 2014-08-28 | Triquint Semiconductor Inc | ハイパワー半導体素子用パッケージ |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6317585A (ja) * | 1986-07-09 | 1988-01-25 | Toshiba Corp | 半導体レーザー装置 |
JPS63277593A (ja) * | 1987-05-08 | 1988-11-15 | Res Dev Corp Of Japan | ダイヤモンド被覆素子およびその製造方法 |
JPH06267846A (ja) * | 1993-03-10 | 1994-09-22 | Canon Inc | ダイヤモンド電子装置およびその製造法 |
JPH10233405A (ja) * | 1997-02-19 | 1998-09-02 | Mitsubishi Electric Corp | 半導体素子の製造方法および半導体素子 |
JP2000058562A (ja) * | 1998-08-17 | 2000-02-25 | Nec Corp | 半導体装置とその製造方法 |
JP2000150905A (ja) * | 1998-09-04 | 2000-05-30 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
JP2001180919A (ja) * | 1999-12-24 | 2001-07-03 | Sumitomo Electric Ind Ltd | 炭化珪素−炭素系複合粉末とそれを用いた複合材料 |
JP2002275103A (ja) * | 2001-03-21 | 2002-09-25 | Toyota Central Res & Dev Lab Inc | アダマンタン誘導体化合物及びこれを用いた電界発光素子 |
-
2002
- 2002-11-20 JP JP2002336976A patent/JP2004172406A/ja active Pending
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6317585A (ja) * | 1986-07-09 | 1988-01-25 | Toshiba Corp | 半導体レーザー装置 |
JPS63277593A (ja) * | 1987-05-08 | 1988-11-15 | Res Dev Corp Of Japan | ダイヤモンド被覆素子およびその製造方法 |
JPH06267846A (ja) * | 1993-03-10 | 1994-09-22 | Canon Inc | ダイヤモンド電子装置およびその製造法 |
JPH10233405A (ja) * | 1997-02-19 | 1998-09-02 | Mitsubishi Electric Corp | 半導体素子の製造方法および半導体素子 |
JP2000058562A (ja) * | 1998-08-17 | 2000-02-25 | Nec Corp | 半導体装置とその製造方法 |
JP2000150905A (ja) * | 1998-09-04 | 2000-05-30 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
JP2001180919A (ja) * | 1999-12-24 | 2001-07-03 | Sumitomo Electric Ind Ltd | 炭化珪素−炭素系複合粉末とそれを用いた複合材料 |
JP2002275103A (ja) * | 2001-03-21 | 2002-09-25 | Toyota Central Res & Dev Lab Inc | アダマンタン誘導体化合物及びこれを用いた電界発光素子 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014158025A (ja) * | 2013-02-18 | 2014-08-28 | Triquint Semiconductor Inc | ハイパワー半導体素子用パッケージ |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7067903B2 (en) | Heat spreader and semiconductor device and package using the same | |
TWI320227B (en) | Die exhibiting an effective coefficient of thermal expansion equivalent to a substrate mounted thereon, and processes of making same | |
JP4654389B2 (ja) | ダイヤモンドヒートスプレッダの常温接合方法,及び半導体デバイスの放熱部 | |
TWI228272B (en) | Fabrication of semiconductor devices | |
US20080237844A1 (en) | Microelectronic package and method of manufacturing same | |
JP2007073986A (ja) | GaNベースの半導体デバイスを製造する方法 | |
TW200531319A (en) | Fabrication of semiconductor devices | |
US6292367B1 (en) | Thermally efficient semiconductor chip | |
KR20070007138A (ko) | 반도체 발광 소자 탑재 부재와, 그것을 이용한 반도체 발광장치 | |
JP2006303240A (ja) | 放熱シート、放熱体、放熱シート製造方法及び伝熱方法 | |
CN110379782A (zh) | 基于刻蚀和定向外延的片内嵌入金刚石散热氮化镓晶体管及制备方法 | |
TW200522290A (en) | Package for mounting an optical element and a method of manufacturing the same | |
US20050070048A1 (en) | Devices and methods employing high thermal conductivity heat dissipation substrates | |
US20080057603A1 (en) | Light Emitting Diode and Method of Making the Same | |
TW201017922A (en) | Light emitting diode package | |
US8796071B2 (en) | Thermal dissipation substrate | |
TWI449138B (zh) | 封裝載板 | |
TW200922425A (en) | Structure and manufacturing method of circuit substrate board | |
JP2004172406A (ja) | セラミックス付き半導体基板、セラミックス付き半導体ウエハ及びその製造方法 | |
JP7092496B2 (ja) | 垂直型発光ダイオードダイの構造およびその製造方法 | |
JP2020109796A (ja) | 半導体装置、半導体装置の製造方法及び基板接合方法 | |
JP6015347B2 (ja) | 半導体装置の製造方法および半導体装置 | |
JP2004158726A (ja) | ヒートスプレッダ付半導体素子及び半導体パッケージ | |
TWI313505B (en) | Die exhibiting an effective coefficient of thermal expansion equivalent to a substrate mounted thereon, and processes of making same | |
JP2002334968A (ja) | 3次元半導体チップ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050915 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070424 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070508 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070709 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071023 |