DE19950885A1 - Nachgiebige Kontakte zum anorganischen Substratträger mit dünner Metallisierung und Verfahren zu deren Herstellung - Google Patents
Nachgiebige Kontakte zum anorganischen Substratträger mit dünner Metallisierung und Verfahren zu deren HerstellungInfo
- Publication number
- DE19950885A1 DE19950885A1 DE19950885A DE19950885A DE19950885A1 DE 19950885 A1 DE19950885 A1 DE 19950885A1 DE 19950885 A DE19950885 A DE 19950885A DE 19950885 A DE19950885 A DE 19950885A DE 19950885 A1 DE19950885 A1 DE 19950885A1
- Authority
- DE
- Germany
- Prior art keywords
- contacts
- polymer
- metallization
- inorganic substrate
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0011—Working of insulating substrates or insulating layers
- H05K3/0017—Etching of the substrate by chemical or physical means
- H05K3/0041—Etching of the substrate by chemical or physical means by plasma etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4092—Integral conductive tabs, i.e. conductive parts partly detached from the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0231—Manufacturing methods of the redistribution layers
- H01L2224/02313—Subtractive methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/0347—Manufacturing methods using a lift-off mask
- H01L2224/0348—Permanent masks, i.e. masks left in the finished device, e.g. passivation layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05005—Structure
- H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05541—Structure
- H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
- H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05573—Single external layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/1147—Manufacturing methods using a lift-off mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0102—Calcium [Ca]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01058—Cerium [Ce]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/03—Conductive materials
- H05K2201/0332—Structure of the conductor
- H05K2201/0388—Other aspects of conductors
- H05K2201/0394—Conductor crossing over a hole in the substrate or a gap between two separate substrate parts
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/09509—Blind vias, i.e. vias having one side closed
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
- H05K2203/1184—Underetching, e.g. etching of substrate under conductors or etching of conductor under dielectrics; Means for allowing or controlling underetching
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/325—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by abutting or pinching, i.e. without alloying process; mechanical auxiliary parts therefor
- H05K3/326—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by abutting or pinching, i.e. without alloying process; mechanical auxiliary parts therefor the printed circuit having integral resilient or deformable parts, e.g. tabs or parts of flexible circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3457—Solder materials or compositions; Methods of application thereof
- H05K3/3473—Plating of solder
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4007—Surface contacts, e.g. bumps
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Plasma & Fusion (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Description
Verfahren zur Herstellung nachgiebiger Kontakte
zu einem anorganischen, mindestens eine dünne
Metallisierung 2 aufweisenden, Substratträger 1,
kaschiert mit einer kupferbehafteten Polymerfolie,
präpariert für Durchkontaktieren mittels Plas
maätzen der Polymerlage, dadurch gekennzeich
net, daß:
- a) ein teilweise anisotropes Plasmaätzen ein wesentliches Teil der unter mindestens einem kupfer geätzten Loch befindlichen Polymerfolie 3 abträgt und kurz vor dem Freilegen der darunterlie genden Metallisierung 2 des anorganischen Substrates abgebrochen wird,
- b) die durch das Plasmaätzen entstandenen Überhänge 8 an den Löchern abgetragen werden, wobei die Metallisierung des anorganischen Trägers, geschützt durch ein dünnes Teil 9 des mittels Plasma nicht weggeätzten Polymers, nicht geätzt wird,
- c) nach weiterem Plasmaätzen und Metallisieren die Ursprünge 14 für mindestens einen nachgiebi gen Kontakt in mindestens zwei Lagen gelegt werden und nach einem Gestalten der Anschlüsse diese nachgiebigen Kontakte mindestens teilweise aus dem Polymer frei 25 geätzt werden,
- d) beim Polymerätzen unter der Maskenwirkung der Durchkontaktierungen Stützkolonnen 26 aus Polymer gebildet werden und dadurch beim anschließenden Separieren und Montieren des anor ganischen Substratträgers die nachgiebigen Kontakte in ihrer Lage fixiert bleiben, wenigstens so lange, bis eine Überbeanspruchung die Durchkontaktierungen Stützkolonnen 26 aus Polymer zer stört.
Die Fortschritte in der Leiterplattentechnik ermöglichen es die Verdrahtung von Area-Array
Kontakte äquivalent den Chipdimensionen zu realisieren. Somit kann das Chipgehäuse bis auf die
Größe des Si-Chips minimiert werden (Chip Size Package). Eine Kombination von Flip-Chip und BGA
ist der Ausgangspunkt für zahlreiche Patentanmeldungen [Dis97], [Sch98], [Kat97], [Ele98]. Die zen
trale Komponente eines CSP ist die Kontaktebene Chip zum Board.
Aus WO 98/28955 und US 05518964 ist eine Kontaktanordnung bekannt, die eine nachgiebige
Verbindung zwischen dem anorganischen Chip und dem organischen Leitungsträger schafft. Die Auf
gabe, die dort gelöst wird, ist die Kompensation der thermomechanischen Spannungen aufgrund un
terschiedlicher Ausdehnungskoeffizienten zwischen organischen und anorganischen Materialien. In
dieser Veröffentlichung, aber auch in EP 0 849 983 A1, sind die nachgiebigen Kontakte ein Teil des
organischen Leitungsträgers. Die beschriebenen Verfahren zu deren Herstellung beziehen sich auf
den organischen Leitungsträger. Spezielle Verfahrensschritte sind für das Kontaktieren der nachgiebi
gen Kontakte zum Chip erarbeitet worden, dabei handelt es sich um eine mittelbare stoffschlüssige
Verbindung (Löten, Diffundieren).
Die Fertigung nachgiebiger elektrischer Kontakte unmittelbar auf einem Chip ist in
WO 99/05721 in Fig. 10 angedeutet. Die Ausführung wurde nicht unter Schutz eines Anspruches ge
stellt, da die Montage so eines schwebenden Kontaktes mit Abmessungen im Submikrometerbereich
schwierig, gar unmöglich ist. Ohne diese Nachgiebigkeit brechen die Kontakte des in den Ansprüchen
1 bis 12 in WO 99/05721, aber auch in US 4764485 beschriebenen Aufbaus aufgrund thermomechani
scher Spannungen.
Eine nachgiebige Verbindung auf dem anorganischen Substrat zwischen ihm und dem organi
schen Leitungsträger ist in [Pat99] beschrieben. Die nachgiebigen Kontakte bleiben während der Ferti
gung und des nachfolgenden Exploitierens in einem flexiblen Polymer umhüllt.
Die obigen Veröffentlichungen haben das Sägen der einzelnen Chips aus dem Wafer nicht
hinreichend beschrieben. Grund dafür ist das Vorhandensein von dicken (mehrere Dutzend Mikrome
ter) Polymerlagen.
In Ansprüchen 4 und 6 der PCT Anmeldung WO 99/05721 wird die klassische Herstellung ei
ner Durchkontaktierung unter Schutz gestellt. Dabei sieht die Verfahrensreihenfolge vor, daß zuerst
die Halbleiterchip-Anschlüsse freigelegt werden (Beschreibung Fig. 4). Ein zusätzlicher Verfahrens
schritt bildet das Entfernen der überstehenden Ränder (Anspruch 5). Um die freigelegten Chip-
Anschlüsse dabei nicht anzugreifen, wählt der Erfinder eine Metallisierung der freigelegten Chip-
Anschlüsse, die resistent gegenüber der Ätzwirkung ist. Darüber hinaus ist in allen Figuren von 1 bis
13 die deutliche Erhebung des Halbleiterchip-Anschlusses (bezeichnet 2.1) ersichtlich. Es wird dar
auf hingewiesen, daß das Absehen von solcher Erhebung zum Abtragen (EP 0 668 712 A1, Fig. 7) der
ätzbaren Metallisierung führt.
- 1. [Pat99] Patel, Ch.; Martin, K.; Meindl, J.: Compliant Wafer Level Package (CWLP). Georgia Insti tute of Technology, Microelectronics Research Center, Atlanta, USA. Okt. 1999.
- 2. [Dis97] Distefano Thomas H; Smith John W; Fjelstad J.; Mitchell Craig S.; Karavakis K., WO 9733312 A: Method Of Encapsulating A Semiconductor Package. Tessera Inc. (USA), 1997- 09-12.
- 3. [Ele98] Elenius P.; Malmrose R.: WO 9848449 A: Flip Chip And Chip Scale Package. Flip Chip Technologies LLC (USA), 1998-10-29.
- 4. [Kat97] Kato T.; Tokuda M.; Yagyu Masayoshi; Yuuki Fumio; Keiichiro; Ito Hiroyuki; Nishimukai Tadahiko; Fujita Yuuji, PCT Anmeldung WO 9708748 A: Chip-Size Package, Method Of Manu facturing Same, And Second Level Packaging. Hitachi Ltd (JP), 1997-03-06.
- 5. [Sch98] Schueller R. D.; Geissinger J. D., PCT Anmeldung WO 9825303 A: Chip Scale Ball Grid Array For Integrated Circuit Package. Minnesota Mining & Mfg - 3M (USA), 1998-06-11.
Es ist Aufgabe der Erfindung mindestens einen nachgiebigen Kontakt zum anorganischen
Substratträger mit dünner Kupfermetallisierung, realisiert mit einem Verfahren unter Nutzung von
Plasmaätzen, vorzustellen, wobei die Art der Metallisierung aus preiswerteren gegenüber Gold, Kupfer
besteht und die Dicke dieser Kupfermetallisierung hinreichend für die elektrische Funktion, aber uner
heblich für das erfindungsgemäße Verfahren ist.
Weiterhin ist es Aufgabe der Erfindung ein nachgiebiger Kontakt zum anorganischen Sub
stratträger mit dünner Kupfermetallisierung so zu realisieren, daß mindestens ein Kontakt durch Me
tallabscheiden mit der Metallisierung des anorganischen Substrates elektrisch verbunden ist und eine
nicht zerstörungsfrei trennbare Einheit mit dem Verbund - anorganisches Substrat und Metallisierung -
bildet, so daß der Kontakt bevorzugt schwebend mindestens zeitweise fixiert ist.
Ein anorganischer, eine dünne Metallisierung aufweisender, Substratträger 1, bspw. ein Silizi
umwafer, wird mit einer kupferbehafteten Polymerfolie 3, etwa eine Resin Coated Copper (RCC)-
Folie, kaschiert und durch ein zweistufiges Plasmaätzen der Polymerfolie mittels Durchkontaktierun
gen an den vordefinierten Anschlußstellen elektrisch verbunden. Die erste Verfahrensstufe schließt
das Strukturieren der Durchgangslöcher in der Kupferlage, bspw. auf der RCC-Folie ein. Ein bedingt
anisotropes Plasmaätzen trägt ein wesentliches Teil der unter dem Loch 7 befindlichen Polymerfolie
ab. Das Plasmaätzen wird kurz vor dem Freilegen der darunterliegenden Metallisierung 2 des anorga
nischen Substrates abgebrochen. Die durch das Plasmaätzen entstandenen Überhänge 8 an den Lö
chern werden bspw. mit einem Kupferätzen abgetragen. Dabei ist die Metallisierung 2 des anorgani
schen Trägers durch ein dünnes Teil des Polymers, das erfindungsgemäß mittels Plasma nicht weg
geätzt wurde, geschützt. Bei der zweiten Stufe des Plasmaätzens wird der dünne Rest 9 des Poly
mers abgetragen und die Metallisierung des anorganischen Substrates freigelegt. Es wird weiterhin
metallisiert und die Kupferlage etwa der RCC-Folie wird strukturiert. Die Strukturen, die fotolitogra
fisch 13 aufgebracht werden, sind der Ursprung der Federelemente 14, die die Nachgiebigkeit des
Kontaktes verleihen. Erfindungsgemäß wird eine Biegefeder zur Kompensation der thermomechani
schen Spannungen zwischen anorganischen und organischen Materialien unterschiedlicher Wär
meausdehnung dimensioniert. Eine weitere Lage einer kupferbehafteten 15 Polymerfolie 16, etwa
eine Resin Coated Copper (RCC)-Folie wird auflaminiert und Durchkontaktierungen zu den darun
terliegenden Federelementen 14 angebracht. Auf der obersten Kupferlage werden Pads an den Durch
kontaktierungen 19 strukturiert. Darauf wird Lot 23 bspw. galvanisch aufgebracht. Denkbar ist das
Aufbringen des Lotes durch Transferverfahren oder durch Plazieren von festen Depots. Dem Fach
mann ist unter Kenntnis dieser Erfindung die Möglichkeit zum Lotauftrag an den Anschlußpads einge
räumt. Auch das Finish mit chemisch aufgetragenen Au, AuNi oder Ag ist realisierbar.
Das nachfolgende Exponieren in Plasma ermöglicht das Freiätzen 25 der im Polymer gegra
benen Federelemente 14. Es wird solange plasmageätzt, bis die Teile der nachgiebigen Kontakte, die
die Biegefeder darstellen, frei schweben. Da die Durchkontaktierungen 24 größer in ihren Abmessun
gen gegenüber der Biegefeder sind, ist es möglich durch eine erfindungsgemäße Steuerung des
Plasmaätzens Teile des Polymers als Stützkolonnen unter den Durchkontaktierungen zu bekommen,
während die Biegefeder von oben und von unten freigelegt wird.
Der Durchmesser der Stützkolonnen wird so gewählt, daß diese die Beanspruchung einer
Montage überstehen, bspw. das Plazieren mittels eines SMD-Bestückers mit ca. 150 cN. Bei größeren
Beanspruchungen, etwa thermomechanische Spannungen oder gezielte Schärbeanspruchung, bre
chen die Stützkolonnen und lösen die Nachgiebigkeit der schwebenden Biegefeder aus.
Beschrieben wurde ein Ausführungsbeispiel in zwei Lagen. In Kenntnis dieser Erfindung ist
eine Realisierung in einer oder mehreren Lagen möglich.
Das Herstellen der nachgiebigen Kontakte als eine nicht zerstörungsfrei trennbare Einheit mit
dem Verbund anorganisches Substrat und Metallisierung bieten den Vorteil, daß diese unmittelbare
stoffschlüssige Verbindung sich durch den Herstellungsprozeß ergeben und temperaturunabhängig
ist.
Durch die Anwendung des erfindungsgemäßen Verfahrens werden keine besonderen Anforde
rungen an die Metallisierung des anorganischen Substrats gestellt. Unmittelbar nach dem Haftver
mittler wird eine dünne Kupfermetallisierung aufgebracht. Teure Verfahrensschritte der chemischen
Abscheidung von Nickel und weiteres Aufbringen von Goldschichten sind nicht erforderlich. Von ei
ner zusätzlichen galvanischen Verstärkung der Metallisierung im Ausgangszustand wird abgesehen.
Dabei wird nicht nur Aufwand gespart, auch die Risiken der eventuellen Beschädigung des Silizium
substrats durch diese Verfahrensschritte werden ausgeschlossen.
Durch ihre spezifische Gestalt ermöglichen die nachgiebigen Kontakte ein sicheres Handling,
etwa bei einer weiteren Verarbeitung des anorganischen Substrates. So lassen die zeitweilig fixierten
nachgiebigen Kontakte ein problemloses Positionieren und Montieren in einem nachfolgenden Lötpro
zeß zu. Die Kontakte sind derart gestützt, daß bei einem Überschreiten einer vordefinierten zulässigen
Spannung die Stützstellen brechen und die Nachgiebigkeit der Kontakte zum Ausdruck kommt.
Die Form der nachgiebigen Kontakte, die auch zum Abbauen der thermomechanischen Span
nungen dienen, ermöglicht, daß diese prinzipiell parallel zur Substratfläche bleiben und somit in
Hauptwirkungsrichtung der thermischen Ausdehnung liegen.
Gegenwärtig ist das Underfillung von Flip Chip durch den kleinen Abstand zwischen Chip und
Leiterplatte, große Chipfläche und niedrige Viskosität der Underfill-Masse zeit- und kostenaufwendig.
Durch den erfindungsgemäßen Aufbau der Kontakte wird zusätzlich ein Raum um die frei liegenden
nachgiebigen Kontakte gewährt, der das Underfilling wesentlich begünstigt.
Das Sägen einzelner Chips aus dem anorganischen Substrat wird durch ein verfahrensbe
dingtes teilweises Abtragen der Polymerschicht um die Kontakte durchführbar.
Das Verfahren stellt keine Einschränkungen gegenüber anderer Verfahrensschritte entgegen.
So ist es möglich den Aufbau nicht unmittelbar an Chip, sondern nach mindestens einer Umverdrah
tungsebene zu realisieren.
Im folgenden wird die Erfindung anhand einer möglichen Ausführungsform mit Skizzen näher er
läutert.
Die Figuren zeigen, wie folgt:
Fig. 1.1. anorganischer Substrat 1, etwa ein Silizium Wafer mit einem IC-Verbund mit Metallisie
rung 2, die die Anschlußstelle eines Chips darstellt.
Fig. 1.2. das Aufbringen der Polymerschicht 3 mit Kupferkaschierung 4. Besonders kritisch hier ist
die Wahl der Verfahrensparameter, wenn man bedenkt, daß eine Multilayerpresse mit
Arbeitsdruck einiger bar zum Einsatz kommt.
Fig. 1.3. das Aufbringen von Fotoresist 5. Ein Flüssigresist erscheint wegen kleiner Abmessungen
der angestrebten Strukturen vorteilhaft.
Fig. 1.4. das Belichten Fotoresist an jenen Stellen 6, wo eine Durchkontaktierung entstehen soll.
Fig. 1.5. das Ätzen des Kupfers an freigelegter Stelle 7.
Fig. 1.6. das Strippen von Fotoresist.
Fig. 1.7. das Strukturieren mittels anisotropen Plasmaätzens der Polymerschicht 3. Der Ätzprozeß
wird unterbrochen, so daß eine dünne Schicht 9 des Polymers die Substratmetallisierung
2 deckt. Erfahrungswerte und Kennen des Prozesses spielen hier eine besondere Rolle.
Auch Methoden der End-Point-Detektion, etwa eine Spektralanalyse, können hier in Fra
ge kommen.
Fig. 1.8. das Ätzen der Kanten 8 (Überhänge), wobei die dünne Haut 9 als Ätztresist dient.
Fig. 1.9. das Plasmaätzen des wenig verbliebenen Polymers bis zur Stelle 10 der Metallisierung
2. Generell wird ein Plasmaätzen angewandt, welches aktiv zum Polymer und nicht zum
Metall ist. Ein freonhaltiges Gasgemisch wird bevorzugt.
Fig. 1.10. Chemische Kupferabscheidung 11.1. Die Haftfestigkeit des nachgiebigen Kontakts zur
Metallisierung des anorganischen Substrates wird hier festgelegt. Ein Wert von ca.
0.5 N/mm ist erwünscht.
Fig. 1.11. Galvanische Kupferabscheidung 11.2. Die Stärke der Metallisierung 11.2 in der Durch
kontaktierung ist entscheidend für das mechanische Verhalten des nachgiebigen Kon
taktes. Ein kontrollierter Prozeß wird bevorzugt.
Fig. 1.12. das Aufbringen von Fotoresist 12.
Fig. 1.13. das Strukturieren vom Fotoresist.
Fig. 1.14. das Ätzen der Struktur 14 im Kupfer. Zur Realisierung feinster Strukturen kann eine Un
terätzung in Anspruch genommen werden. Die Struktur 14 ist so ausgelegt, daß sie den
Ursprung für eine Biegefeder darbietet. Dieses Federelement des Kontaktes wird demis
sioniert, eine minimale Gegenreaktion bei einer maximalen Dehnung aufzuweisen.
Fig. 1.15. Fotoresiststrippen.
Fig. 1.16. das Aufbringen der Polymerschicht 16 mit Kupferkaschierung 15.
Fig. 1.17. das Aufbringen vom Fotoresist.
Fig. 1.18. das Belichten vom Fotoresist.
Fig. 1.19. das Ätzen vom Kupfer-Laminat.
Fig. 1.20. das Strippen vom Fotoresist danach.
Fig. 1.21. das Strukturieren der Polymerschicht mittels anisotropen Plasmaätzens.
Aufgrund ausreichender Dicke der Struktur 14 wird in diesem Verfahrensschritt vollstän
dig geätzt.
Fig. 1.22. das Ätzen der Kanten 17 und den geringen Materialabtrag 18 von der Struktur 14.
Fig. 1.23. die Kupferabscheidung 19 an der Wand der Durchkontaktierung.
Fig. 1.24. das Aufbringen von Photoresist 20.
Fig. 1.25. das Strukturieren Photoresist mit der Größe 21 der Anschlußpads.
Fig. 1.26. die Galvanische Kupferabscheidung 22. Beispielhaft wird hier eine Herstellung nach
Metallresist-Technik beschrieben. Der Aufbau ist auch mit Tenting-Technik realisier
bar, wobei das galvanische Abscheiden von Lot durch chemisches Abscheiden von NiAu
als Padfinish substituiert wird. Demnach sind die folgenden drei Verfahrensschritte
entsprechend zu gestalten.
Fig. 1.27. die galvanische Abscheidung von Zinn/Blei 23.
Fig. 1.28. das nachfolgende Strippen von Photoresist.
Fig. 1.29. das alkalische Ätzen von Kupfer bis auf die Viametallisierung 24, die unter dem galva
nisch aufgebauten Lotbump liegt.
Fig. 1.30. den nachgiebigen Kontakt nach dem Exponieren in Plasma. Der Polymer wird mittels
eines Plasmaätzens solange abgetragen, bis die Federelemente 14 im Kontakt durch Un
terätzung 25 von oben und von unten freigelegt werden. Da der Radius des Vialand groß
gegenüber der Breite der Federelemente 14 ist, bleibt ein Teil des Polymers 26, 27 unter
dem Vialand. Die Stützkolonne 26 sichert zeitweilig die Position des Kontaktes.
Fig. 1.31. das Separieren von Substraten. Die reduzierte Dicke des Polymers und bspw. das spröde
Material der RCC-Folie begünstigen das Trennen z. B. mittels Sägen der einzelnen
Chips.
Fig. 1.32. einen nachgiebigen Kontakt beim Löten. Das Teil des Polymers in der Stützkolonne 26
fixiert den Kontakt bei der Montage.
Fig. 1.33. den Bruch aufgrund der Sprödigkeit der Stützkolonne 26 unter dem Vialand bei starker
Beanspruchung, z. B. thermomechanische Spannung.
Fig. 2 ein Beispiel für Gestaltung und eine beispielhafte Anordnung der nachgiebigen Kontakte
mit Federelementen 14.
In den Skizzen wird eine Struktur, realisiert mit Hilfe von zwei Lagen, gezeigt. Eine Dreilagen-
Struktur bietet mehr Gestaltungsfreiheit für das Federelement und ermöglicht das Reduzieren der
Gesamtgröße des Kontaktes, respektive eine höhere Kontaktdichte auf dem Substrat. Das Federele
ment besteht dann aus Balken und Vias.
Claims (7)
1. Verfahren zur Herstellung nachgiebiger Kontakte zu einem anorganischen, mindestens
eine dünne Metallisierung aufweisenden, Substratträger, kaschiert mit einer kupferbehaf
teten Polymerfolie, präpariert für Durchkontaktieren mittels Plasmaätzen der Polymer
lage, dadurch gekennzeichnet, daß:
- a) ein teilweise anisotropes Plasmaätzen ein wesentliches Teil der unter mindestens ei nem kupfergeätzten Loch befindlichen Polymerfolie abträgt und kurz vor dem Freile gen der darunterliegenden Metallisierung des anorganischen Substrates abgebrochen wird,
- b) die durch das Plasmaätzen entstandenen Überhänge an den Löchern abgetragen wer den, wobei die Metallisierung des anorganischen Trägers, geschützt durch ein dünnes Teil des mittels Plasma nicht weggeätzten Polymers, nicht geätzt wird,
- c) nach weiterem Plasmaätzen und Metallisieren die Ursprünge für mindestens einen nachgiebigen Kontakt in mindestens zwei Lagen gelegt werden und nach einem Ge stalten der Anschlüsse diese nachgiebigen Kontakte mindestens teilweise aus dem Polymer frei geätzt werden,
- d) beim Polymerätzen unter der Maskenwirkung der Durchkontaktierungen Stützkolon nen aus Polymer gebildet werden und dadurch beim anschließenden Separieren und Montieren des anorganischen Substratträgers die nachgiebigen Kontakte in ihrer Lage fixiert bleiben, wenigstens solange, bis eine Überbeanspruchung die Durchkontaktie rungen Stützkolonnen aus Polymer zerstört.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Kontaktenden vor dem
Freilegen der nachgiebigen Kontakte eine lötfähige Oberfläche bekommen.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß Teile des anorganischen
Substratträgers zusammen mit Gruppen von nachgiebigen Kontakten abgetrennt oder ge
sägt werden.
4. Kontakte zu einem anorganischen, eine dünne Metallisierung aufweisenden, Substratträ
ger, dadurch gekennzeichnet, daß Teile der Kontakte frei schwebend sind.
5. Kontakte zu einem anorganischen, eine dünne Metallisierung aufweisenden, Substratträ
ger nach Anspruch 4, dadurch gekennzeichnet, daß Teile der Kontakte elastisch und teil
weise plastisch verformbar sind.
6. Kontakte zu einem anorganischen, eine dünne Metallisierung aufweisenden, Substratträ
ger nach Anspruch 5, dadurch gekennzeichnet, daß Teile der Kontakte mindestens teil
weise planparallel zu Substratfläche sind.
7. Kontakte zu einem anorganischen, eine dünne Metallisierung aufweisenden, Substratträ
ger herstellbar nach Anspruch 1, dadurch gekennzeichnet, daß die Stützkolonnen aus
sprödem Kunststoff sind.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19950885A DE19950885A1 (de) | 1999-10-22 | 1999-10-22 | Nachgiebige Kontakte zum anorganischen Substratträger mit dünner Metallisierung und Verfahren zu deren Herstellung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19950885A DE19950885A1 (de) | 1999-10-22 | 1999-10-22 | Nachgiebige Kontakte zum anorganischen Substratträger mit dünner Metallisierung und Verfahren zu deren Herstellung |
Publications (1)
Publication Number | Publication Date |
---|---|
DE19950885A1 true DE19950885A1 (de) | 2001-04-26 |
Family
ID=7926504
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19950885A Ceased DE19950885A1 (de) | 1999-10-22 | 1999-10-22 | Nachgiebige Kontakte zum anorganischen Substratträger mit dünner Metallisierung und Verfahren zu deren Herstellung |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE19950885A1 (de) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10126296A1 (de) * | 2001-05-30 | 2002-12-12 | Infineon Technologies Ag | Verfahren zur Herstellung eines elektronischen Bauelements sowie elektronisches Bauelement |
DE10149688A1 (de) * | 2001-10-09 | 2003-04-24 | Infineon Technologies Ag | Verfahren zum Herstellen einer Mikrokontaktfeder mit einem Substrat |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5518964A (en) * | 1994-07-07 | 1996-05-21 | Tessera, Inc. | Microelectronic mounting with multiple lead deformation and bonding |
WO1998028955A2 (en) * | 1996-12-13 | 1998-07-02 | Tessera, Inc. | Microelectric assembly fabrication with terminal formation |
WO1999005721A1 (de) * | 1997-07-24 | 1999-02-04 | Dyconex Patente Ag | Halbleiterchippackungen und verfahren zu deren herstellung |
-
1999
- 1999-10-22 DE DE19950885A patent/DE19950885A1/de not_active Ceased
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5518964A (en) * | 1994-07-07 | 1996-05-21 | Tessera, Inc. | Microelectronic mounting with multiple lead deformation and bonding |
WO1998028955A2 (en) * | 1996-12-13 | 1998-07-02 | Tessera, Inc. | Microelectric assembly fabrication with terminal formation |
WO1999005721A1 (de) * | 1997-07-24 | 1999-02-04 | Dyconex Patente Ag | Halbleiterchippackungen und verfahren zu deren herstellung |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10126296A1 (de) * | 2001-05-30 | 2002-12-12 | Infineon Technologies Ag | Verfahren zur Herstellung eines elektronischen Bauelements sowie elektronisches Bauelement |
DE10126296B4 (de) * | 2001-05-30 | 2008-04-17 | Qimonda Ag | Verfahren zur Herstellung eines elektronischen Bauelements |
DE10149688A1 (de) * | 2001-10-09 | 2003-04-24 | Infineon Technologies Ag | Verfahren zum Herstellen einer Mikrokontaktfeder mit einem Substrat |
US6649441B2 (en) | 2001-10-09 | 2003-11-18 | Infineon Technologies, Ag | Method for fabricating a microcontact spring on a substrate |
DE10149688B4 (de) * | 2001-10-09 | 2004-09-09 | Infineon Technologies Ag | Verfahren zum Herstellen einer Mikrokontaktfeder auf einem Substrat |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10032646B2 (en) | Robust multi-layer wiring elements and assemblies with embedded microelectronic elements | |
DE69534543T2 (de) | Halbleiteranordnung, Montagesubstrat für die Halbleiteranordnung und Verfahren zum Ersetzen der Halbleiteranordnung | |
US6998290B2 (en) | Economical high density chip carrier | |
DE102008028072B4 (de) | Verfahren zum Herstellen von Halbleitervorrichtungen | |
DE102009018396B4 (de) | Halbleiterbauelement und Herstellung des Halbleiterbauelements | |
DE102009044639B4 (de) | Bauelement mit einem Halbleiterchip und Verfahren zur Herstellung eines Moduls mit gestapelten Bauelementen | |
US7132366B2 (en) | Method for fabricating semiconductor components using conductive layer and grooves | |
US20100132998A1 (en) | Substrate having metal post and method of manufacturing the same | |
EP0536418A1 (de) | Halbleiteranordnung und Verfahren zu dessen Herstellung | |
US6696356B2 (en) | Method of making a bump on a substrate without ribbon residue | |
EP0715355A2 (de) | Kappe zum Verschliessen von Vialöchern in LPL | |
DE102008063633A1 (de) | Verfahren zum Herstellen eines Halbleiterbauelements | |
CN101772995A (zh) | 具有管脚接口的多层布线元件 | |
WO2008112318A2 (en) | Fine pitch microcontacts and method for forming thereof | |
JPH098451A (ja) | チップ実装回路カードを作製する方法 | |
DE102013203919B4 (de) | Halbleitergehäuse und Verfahren zu ihrer Herstellung | |
CN104718802A (zh) | 印刷电路板及其制造方法 | |
EP0532897A2 (de) | Verfahren zum Wiederanpassen von Schaltungsplatten und wiederangepasste Schaltungsplatten | |
DE102013106271A1 (de) | Verfahren zur Herstellung einer Chipkapselung, Verfahren zur Herstellung einer Wafer-Level-Kapselung, Chipkapselung und Wafer-Level-Kapselung | |
US6708398B2 (en) | Substrate for use in package of semiconductor device, semiconductor package using the substrate, and methods for manufacturing the substrate and the semiconductor package | |
DE102008034159A1 (de) | Elektronikbauelement und Verfahren zu seiner Herstellung | |
US20050026416A1 (en) | Encapsulated pin structure for improved reliability of wafer | |
DE19950885A1 (de) | Nachgiebige Kontakte zum anorganischen Substratträger mit dünner Metallisierung und Verfahren zu deren Herstellung | |
DE10029269B4 (de) | Verfahren zur Herstellung eines elektronischen Bauteiles aus gehäusebildenden Substraten | |
DE102004058413A1 (de) | Chipgroße Packungsstruktur und Verfahren hierfür |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OM8 | Search report available as to paragraph 43 lit. 1 sentence 1 patent law | ||
8110 | Request for examination paragraph 44 | ||
8127 | New person/name/address of the applicant |
Owner name: WUERTH ELEKTRONIK ROT AM SEE GMBH & CO. KG, 74585 R |
|
R016 | Response to examination communication | ||
R002 | Refusal decision in examination/registration proceedings | ||
R003 | Refusal decision now final |