CN101228527B - 有制造意识的ic设计处理和有设计意识的ic制造处理 - Google Patents
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Abstract
本发明的一些实施例提供了用于设计集成电路(“IC”)版图的有制造意识的处理(1205)。该处理接收制造配置,该制造配置为用于基于IC版图制造IC的机器的集合指定制造设置的集合(1210)。处理基于指定的制造配置定义设计规则的集合(1215)。处理使用设计规则的集合来设计IC版图(1225)。本发明的一些实施例提供了用于制造集成电路(“IC”)的有设计意识的处理(1227)。该处理接收具有相关的设计性质集合的IC设计。处理指定制造配置,该制造配置为用于制造IC的机器的集合指定制造设置的集合,其中指定的制造设置的集合基于设计性质的集合。处理基于制造设置来制造IC(1230)。
Description
对在先申请的权益要求
本申请要求于2005年5月20日提交的标题为“Method and Systemfor Increasing the Yield of Integrated Circuit Manufacturing”的美国临时专利申请第60/683,440号的权益。本申请也要求于05年8月28日提交的标题为“Manufacturing Aware Design and Design awareManufacturing”的美国专利申请第11/214,472号的权益。将这两个申请通过引用结合在下文中。
技术领域
本发明涉及有制造意识的设计和有设计意识的制造。
背景技术
集成电路(“IC”)是包括许多电子组件(诸如晶体管、电阻器、二极管等)的装置(例如,半导体装置)。这些组件经常被互连以形成多个电路组件,诸如门电路、单元电路(cell)、存储器单元、算术单元、控制器、解码器等。IC包括互连其电子和电路组件的多个布线层。
设计工程师通过将IC组件的逻辑或电路描述转换成称为版图的几何描述来设计IC。IC版图典型地包括(1)具有引脚的电路模块(即,电子或电路IC组件的几何表示),和(2)连接电路模块的引脚的互连线(即,布线的几何表示)。网典型地被定义为需要连接的引脚的集合。为了生成版图,设计工程师典型地使用电子设计自动化(“EDA”)应用软件。这些应用软件提供用于生成、编辑和分析IC设计版图的基于计算机的工具的集合。
制造工厂(“fabs”)基于这些IC设计版图来制造IC。为了在IC版图的设计完成后制造IC,基于IC版图生成光刻板(光掩模),使得光掩模包含IC版图的各种几何图形。包含在光掩模上的各种几何图形表示将在晶片上以特定电路图案生成的IC元件(诸如IC组件、互连线、过孔焊盘(via pad)等),其中晶片形成集成电路的基体。
在一些情形下,一些fab不能够基于有效的IC设计版图来制造IC。这是由于IC设计版图需要fab所不具有的某些制造能力/设置。如此,这些IC设计版图没有考虑制造限制。因此,由于这些制造限制,IC设计版图需要被修改以解决这些制造限制。然而,这样的修改是在IC设计版图被设计并发送到fabs之后做出的。
因此,本领域需要有能够分解制造处理(例如,光刻处理)的限制的基于计算机的工具的集合。类似地,本领域中需要有意识到用于设计IC的限制的制造处理的集合。
发明内容
本发明的一些实施例提供了用于设计集成电路(“IC”)版图的有制造意识的处理。处理接收为用于基于IC版图制造IC的机器的集合指定制造设置的集合的制造配置。处理基于指定的制造配置来定义设计规则的集合。处理使用设计规则的集合来设计IC版图。
本发明的一些实施例提供了用于制造集成电路(“IC”)的有设计意识的处理。处理接收具有相关的设计性质集合的IC设计。处理指定制造配置,该制造配置为用于制造IC的机器的集合指定制造设置的集合,其中指定的制造设置的集合基于设计性质的集合。处理基于制造设置来制造IC。
在一些实施例中,设计性质的集合包括设计特性的集合。在一些实施例中,设计特性的集合包括(1)IC版图的特定层的元素的集合的特定维度属性(dimensional attribute),和/或(2)在特定层上沿特定方向的布线的特定量等。
在一些实施例中,设计性质的集合包括设计规则的集合。在本发明的一些实施例中,设计规则的集合指定IC版图的几何元素的维度属性的集合。在一些实施例中,这些几何元素可包括模块、绕线、过孔、触点等。在一些实施例中,几何元素的维度属性的集合可包括尺寸、宽度、形状、旋转、方向、间隔、密度、距离和/或间距(pitch)。
在一些实施例中,制造设置的集合包括用于IC的每个层的步进曝光机透镜配置和类型、孔径设置、曝光设置和/或光波长设置。
附图说明
本发明的新颖特征在所附权利要求中阐明。然而,为了说明的目的,本发明的若干实施例将在以下附图中阐明。
图1示出了包括设计处理的流程图。
图2示出了一些实施例用以生成IC的有设计意识的制造处理。
图3示出了用于在上述制造处理过程中执行照射操作的照射配置的一个实例。
图4示出了具有用于在上述制造处理过程中执行照射操作的孔眼掩模的照射配置的一个实例。
图5示出了IC的组件如何可在孔径设置下产生。
图6示出了IC的组件如何可在另一孔径设置下产生。
图7示出了短波长如何比长波长更可靠地产生IC组件。
图8示出了长波长如何比短波长产生IC组件。
图9示出了步进曝光机透镜(stepper lens)如何可产生IC。
图10示出了另一步进曝光机透镜如何可产生IC。
图11示出了不包括步进曝光机透镜的配置的一个实例。
图12示出了包括有制造意识的设计处理的用于设计和制造IC的处理。
图13示出了用于设计IC的处理1300。
图14概念性地示出了实现本发明的一些实施例所采用的计算机系统。
具体实施方式
在以下描述中,为了说明的目的将阐明许多细节。然而,本领域的普通技术人员将认识到可以实现本发明而不使用这些特定细节。在其它实例中,公知的结构和装置将以框图的形式显示以便本发明的描述不会被不必需的细节所遮蔽。
本发明的一些实施例提供了用于设计集成电路(“IC”)版图的有制造意识的处理。该处理接收制造配置,该制造配置为用于基于IC版图制造IC的机器的集合指定制造设置的集合。处理基于指定的制造配 置来定义设计规则的集合。处理使用设计规则的集合来设计IC版图。
本发明的一些实施例提供了用于制造集成电路(“IC”)的有设计意识的处理。该处理接收具有相关设计性质集合的IC设计。处理指定制造配置,该制造配置为用于制造IC的机器的集合指定制造设置的集合,其中指定的制造设置的集合基于设计性质的集合。处理基于制造设置来制造IC。
在一些实施例中,设计性质的集合包括设计特性的集合。在一些实施例中,设计特性的集合包括(1)IC版图的特定层的元素的集合的特定维度属性,和/或(2)在特定层上沿特定方向的布线的特定量。
在一些实施例中,设计性质的集合包括设计规则的集合。在本发明的一些实施例中,设计规则的集合指定IC版图的几何元素的维度属性的集合。在一些实施例中,这些几何元素可包括模块、绕线、过孔、触点等。在一些实施例中,几何元素的维度属性的集合可包括尺寸、宽度、形状、旋转、方向、间隔、密度、距离和/或间距。
在一些实施例中,制造设置的集合包括用于IC的每个层的步进曝光机透镜配置和类型、孔径设置、曝光设置和/或光波长设置。
在进一步详细描述本发明的一些实施例之前,以下在第I节中首先描述有制造意识的设计处理的概述。以下在第II节中描述本申请中使用的术语的各种定义。接下来,在第III节中描述有设计意识的制造(“DAM”)处理。然后第IV节描述有制造意识的设计(“MAD”)处理。最后,在第V节中描述能够实现本发明的一些实施例的计算机系统。
I.概述
图1示出了包括设计处理的流程图100。如该图中所示,可(在102)识别层类型。识别的层类型可基于一般出现在或不出现在电路的特定层上的任何单独的特性和/或特性的组来识别。层类型的实例如下所示:
·水平互连线的高密度
·对角互连线的高密度
·垂直互连线的高密度
·过孔的高密度
·水平和垂直互连线的高密度,但仅有很少的对角互连线
·缺乏过孔
·缺乏水平互连线
·缺乏具有特定几何图形的组件
在一些实施例中,识别的层可基于物理组件的几何和/或电特性的任何组合或者物理组件的任何单个几何和/或电特性。
在104,确定与制造设备上的特定配置和/或设置的能力和限制有关的机器规格。能力的确定可基于(1)实验结果,(2)理论上的能力和/或限制,(3)机器供应商/制造商规格,和/或(4)任何其它已知的和/或便利的方式。
在106,在104确定的机器规格被转换成规则的集合106。在特定配置和/或设置被给定的情况下,每个规则集合可基于制造设备的被确定的能力和/或限制。来自102的每个识别的层然后可以基于层的被识别的特征和制造机器的设置的被确定的特性,而与在106生成的规则进行匹配。例如,如果第一层被识别为具有垂直互连线的高密度,并且制造机器的特定设置/配置允许垂直线以更靠近的间隔更精确地得到印刷,则识别的层将与和这样的设置/配置相关的规则及机器设置/配置相匹配。在一些实施例中,将特定规则与识别的层匹配的处理可使用任何已知和/或便利的系统和/或方法来进行。在一些实施例中,识别的层的数目可被限制为预定数量或可不受限制和/或机器设置的数目可被限制为预定数量或可不受限制。
在108,电路的设计和提取可使用识别的规则和层类型来执行。在108的设计和提取处理的过程中,系统可基于与特定机器设置/配置和识别的层类型相关的规则来对层进行优化。设计和提取可使用任何已知和/或便利的系统和/或方法来执行。
接着,在110,可以接收具有与电路的每个层相关的所建议的制造机器的设置/配置的设计和提取,所述所建议的制造机器的设置/配置基于在104确定的机器规格。
在112,可验证设计和提取以确定所建议的设计和提取是否都将按需工作和/或是否在制造工厂的能力范围内。如果所提供的设计通过了验证,则它可继续进入生产过程,或者如果该设计没有通过验证,则 将其返回到设计处理。如果返回到设计处理,则电路内的特定区域可被识别为有问题,特定设计规则可被识别为有问题和/或特定机器设置/配置可被识别为有问题。然后可基于更新后的信息来重新设计/提取电路。
实施实施例所需的指令序列的执行可由如图14所示的计算机系统1400执行。在一些实施例中,指令序列的执行由单个计算机系统1400执行。根据其它实施例,两个或多个计算机系统1400可相互配合地执行指令序列。计算机系统1400的描述将在下面的第V节中提供。然而,应该理解的是,可采用任何数目的计算机系统1400来实施实施例。
在一个实施例中,可以优化集成电路的设计以利用制造设备的特定机器设置和配置。因此,如果预先知道制造设备的特定类型,则可识别该设备的可用设置,并且可将IC芯片的设计配置成利用那些可用设置。
II.定义
集成电路(“IC”)版图包括各种几何元素(也称为几何特征)。这些元素是IC的组件的几何表示。IC版图的几何元素可以是绕线、触点、模块、过孔等。因此,这些几何元素可表示IC的布线(即,互连线)、触点和/或组块。不同的几何元素可具有不同的属性。在一些实施例中,这些属性是定义IC版图的一个或多个元素的尺寸、宽度、形状、旋转、方向、间隔、密度、距离和/或间距的维度属性。在一些实施例中,属性可定义IC版图的两个或更多元素之间的关系,诸如不同层上的元素(例如过孔、触点)相互重叠的量。
III.有设计意识的制造处理
图2示出了用于制造IC的有设计意识的处理200。掩模制造操作205是制造处理200的初始操作。该掩模制造操作205为IC的设计好的版图的每个层生成一个或多个光刻掩模。掩模定义IC的一层的某些组件或互连。如此,对于每个特定的层,一个或多个掩模被用于定义该特定层上的组件或互连。此外,每个特定掩模基于设计操作的IC版图的层。
如图2中进一步所示,在有设计意识的制造处理200中,下面将进一步描述的光刻处理207跟随在掩模制造操作205之后。
A.光刻处理
如图2中所示,选择操作210是光刻处理207的第一操作。选择操作210选择IC版图的布线层。在光刻处理207中跟随在选择操作210之后的操作是有设计意识的照射操作215。如该图中所示,该操作潜在地是有设计意识的操作(例如,照射配置/设置基于接收到的设计规则,和/或IC版图的元素的维度属性和/或层的特性)。有设计意识的照射操作将在第III.B节中进一步描述。照射操作215需要照射掩模,这将光图案曝光到晶片上。被照射的掩模定义所选的层上的IC的某些组件或互连。
在光刻处理200的照射操作215之后,执行后曝光操作220。不同的实施例执行不同的后曝光操作。在一些实施例中,后曝光操作220包括清洗和蚀刻操作。清洗操作需要清洗掉晶片的光致抗蚀剂层受到光图案的曝光的任何区域。该清洗操作将掩模的印刻图案留在晶片的光致抗蚀剂层上。一旦光致抗蚀剂层的曝光区域被清洗掉,就在晶片上执行蚀刻操作。在蚀刻操作过程中,晶片未受到光致抗蚀剂层保护的任何区域暴露于气体中。气体去除晶片的暴露区域,从而产生具有所需电路图案的IC组件。
跟随在后曝光操作220之后的操作是曝光确定操作225。如该图中所示,曝光确定操作225可以潜在地是有设计意识的操作。曝光确定操作225需要确定是否需要在所选的层上进行任何附加的曝光。如果需要附加的曝光,则下一操作是照射操作215,在该照射操作215中基于为下一次曝光选择的照射配置来照射另一掩模。例如,如果选择了双偶极照射,则需要附加的曝光。如果不需要附加的曝光,则有设计意识的光刻处理207的下一操作是层确定操作230。在一些实施例中,有设计意识的光刻处理207不包括曝光确定操作225,并且因此,在后曝光操作220之后的下一操作是层确定操作230。
层确定操作230需要确定是否有需要被制造的附加的层。如果没有附加的层,则有设计意识的光刻处理207结束。然而,如果有附加的层,则下一操作是层选择操作235。该操作需要选择下一布线层。照射操作215跟随在层选择操作235之后。如上所述,该照射操作215需要为下一布线层选择照射配置。在一些实施例中,有设计意识的光 刻处理207不包括层确定操作230。
在一些实施例中,有设计意识的光刻处理207通过使用用于生成所有IC的每个层的生产线制造处理的多个机器来执行。在该处理中,生产线的每个机器具有特定的照射配置(例如,特定的步进曝光机透镜)。该生产线制造处理专用于制造通过使用该生产线生产的所有IC的仅一个层。一些实施例通过使用包括在制造处理过程中被修改的一个或多个机器的生产线制造处理(例如,通过改变单独的步进曝光机透镜)来执行光刻处理200。
B.照射机器配置/设置
照射机器配置是可执行照射操作的照射组件的配置。这些照射组件可包括制造设置。在光刻处理过程中,这些制造设置可被指定。不同的实施例可指定不同的制造设置。如先前所述,在有设计意识的制造处理过程中,制造设置可基于设计规则和/或元素的维度属性和/或IC版图的设计特性的集合来指定。
i.照射配置
图3示出了用于在上述的光刻处理207的过程中执行照射操作215的照射配置的一个实例。该照射配置包括光源305、步进曝光机透镜308、聚光透镜310、掩模315、投影透镜320和晶片325。
光源305是图3中所示的照射配置中的照射器的一部分。光源提供照在掩模315上的光。照射器可以采用各种设置进行配置。在一些实施例中,这些设置指定光如何被照在掩模315上。光源305可具有指定光从中穿过的透镜的那部分的孔径设置。
如图4所示,在一些实施例中,孔眼掩模405可用于指定用于照射光的透镜的那部分。如图4中所示,孔眼掩模405包括光穿过的孔。一些实施例将孔眼掩模405置于步进曝光机透镜308前面,其它实施例将孔眼掩模405置于不同位置,尽管其它实施例可能不利用孔眼掩模,而是仅使用步进曝光机透镜的光学性质来实现所需的光学效果。尽管孔眼掩模405和步进曝光机透镜308被描述为照射配置中的两个分开的组件,但在一些实施例中,孔眼掩模405和步进曝光机透镜308可以是照射配置中的一个组件。此外,光源、孔眼掩模和步进曝光机透镜形成一些实施例的照射器。其它实施例可使用其它公知的技术来 在照射处理过程中控制孔径。
如图3中所示,光源305被偏离法向入射方向地移开。当以这样的方式移动光源305时,来自光源305的光以偏离法向入射方向的角度照在透镜上(即,偏离垂直角度地照在透镜上)。在该配置中,特定透镜是步进曝光机透镜308。步进曝光机透镜308在该配置中的作用是形成照在掩模315上的光图案。另外,步进曝光机透镜308减少了光图案对透镜象差(诸如图像定位误差)的敏感度。
一旦光穿过步进曝光机透镜308,它就穿过聚光透镜310。聚光透镜310聚焦通过掩模315的光。穿过掩模315的任何光均会生成光图案。光图案然后穿过投影透镜320。这会聚焦光并将光减少为某一因子(例如,4)的倒数。聚焦并减少后的光图案然后投影到晶片325上。
图3中所示的配置被称为离轴照射配置。术语“离轴”是指在光源305偏离法向入射方向地被移开时。然而,本领域的技术人员将认识到,不同的实施例可使用具有不同组件的不同的照射配置。此外,不同的实施例可使用照射配置的组件的不同设置。
ii.照射设置
如上所述,光刻机的一种可能的设置是光源的孔径,其可以通过使用孔眼掩模来指定。在一些实施例中,孔眼掩模的孔的尺寸越大,在给定时间内穿过透镜的光就越多,反之亦然。换言之,指定光源的孔径,会指定将有多少光照射掩模315。在一些实施例中,大孔径表示光穿过小孔,而小孔径表示光穿过大孔。典型地,大孔径(小孔)提供比小孔径(大孔)更大的聚焦深度。在一些实施例中,与具有较小聚焦深度的照射设置相比,具有较大聚焦深度的照射设置会以较低的精确度产生组件。
图5-6示出了IC的组件如何可在不同的孔径设置下产生。如图5中所示,大孔径以更高的精确度(即,偏离预期设计的较小偏差)产生IC的组件(例如,触点)。因此,当为IC版图的层的元素指定小维度属性(例如,宽度、间隔、间距、密度)时,有设计意识的制造处理可指定大孔径作为用于光刻机的可能的制造设置。
相反地,如图6中所示,小孔径以较低的精确度产生组件(即,产生的组件具有偏离预期设计的较大偏差)。因此,在一些实施例中, 小孔径仅应该被用于产生具有相对大的维度属性的组件。因此,当为IC版图的层的元素指定大维度属性时,有设计意识的制造处理可指定小孔径作为用于光刻机的可能的制造设置,因为IC的较大尺寸的组件可容许设计中的较大偏差。
光源305的另一个可能的设置是光源305照射掩模的时间长度。在一些实施例中,该时间长度被称为标称曝光。典型地,照在掩模315上的光越多,光源305照射掩模315所需的时间就越少。对于特定的照射配置和/或设置,存在着使所产生的IC的组件中的偏差最小化的最优标称曝光。在一些实施例中,与更接近最优标称曝光的标称曝光相比,更远离最优标称曝光的指定标称曝光会以较低的精确度产生IC的小组件。
在一些实施例中,标称曝光和孔径之间的关系为成反比。也就是,孔径越大,标称曝光越短,并且反之亦然。
除了使用孔径和标称曝光的不同组合之外,一些实施例可指定采用具有不同波长的光照射掩模315。如图7-8中所示,与较长波长相比,较短波长会以更高的精确度产生较小的IC组件。因此,当为IC版图的层的元素指定小维度属性时,有设计意识的制造处理可指定较短光波长作为潜在的制造设置。当为IC版图的层的元素指定大维度属性时,有设计意识的制造处理可指定较长光波长作为潜在的制造设置。
除了为光源指定曝光和波长设置之外,也可以指定步进曝光机透镜的设置(例如,类型、尺寸)。在一些实施例中,指定步进曝光机透镜的设置允许制造处理利用步进曝光机透镜的能力以更高的精确度沿着IC的某些方向产生IC组件。
图9A和9B示出了不同的步进曝光机透镜如何可不同地产生IC。如这二个图中所示,垂直排列的步进曝光机透镜以更高的精确度沿水平方向产生IC组件,而水平排列的步进曝光机透镜以更高的精确度沿垂直方向产生IC组件。在一些实施例中,45度排列的步进曝光机透镜以更高的精确度沿135度方向产生IC组件,而135度排列的步进曝光机透镜以更高的精确度沿45度方向产生IC的组件。
图10示出了另一步进曝光机透镜的使用。具体地,该图示出了改进型环形透镜的使用。在一些实施例中,改进型环形透镜近似于水平 排列的偶极透镜。然而,改进型环形透镜没有水平排列的偶极透镜有效。因此,与水平排列的偶极透镜相比,改进型环形透镜以较低的精确度沿着垂直方向产生小维度属性。于05年8月28日提交的标题为“Manufacturing Aware Design and Design Aware Manufacturing”的美国专利申请第11/214,472号进一步描述了其它步进曝光机透镜(例如,四极步进曝光机透镜)的使用。通过引用将该申请结合在下文中。
当IC设计指定沿着层的垂直方向的小维度属性时,一些实施例指定在机器中使用水平排列的步进曝光机透镜。另外,当IC设计指定沿着IC版图的层的水平方向的小维度属性时,一些实施例指定在机器中使用垂直排列的步进曝光机透镜。
步进曝光机透镜的双极、环形和其它性质(例如,四极)可构建到这些透镜中,或者如上所述,可通过将具有双极、环形和其它孔径(例如,四极)配置的孔眼掩模紧接着步进曝光机透镜放置来实现。可替换地,一些实施例可使用孔眼掩模和步进曝光机透镜这两者的极配置(pole arrangement)来实现所需的光学效果。
上述照射配置和操作中的一些利用各种步进曝光机透镜。然而,其它实施例在光刻处理207的过程中执行照射操作215的照射配置中不使用步进曝光机透镜。
图11示出了不包括步进曝光机透镜的这样的配置的一个实例。在该照射配置中,光源305不偏离法向入射方向地被移开。如此,来自光源305的光以接近法向入射方向照射。当来自照射器的光以接近法向入射方向照射时,光以垂直角度照在透镜的表面上。在该实例中,透镜是聚光透镜310。当光以接近法向入射方向照射并且在该照射配置中不包括步进曝光机透镜时,照射操作215典型地被称为轴向照射。
上述照射配置/设置可为每个特定的层手动地设置。例如,在为特定的层照射掩模时,技术人员可以在固定的照射配置中为该特定的层插入适当的步进曝光机透镜。可替换地,可以为每个特定的层自动地设置照射配置。例如,当为特定的层照射掩模时,自动化的机器可为特定的层插入适当的步进曝光机透镜。除了配置步进曝光机透镜外,或者作为配置步进曝光机透镜的替代,一些实施例也可指定光刻处理的其它制造设置,诸如孔径、标称曝光、波长等。
在一些实施例中,制造处理200不需要掩模(即,无掩模制造处理)。因此,在一些实施例中,制造处理200在不需要掩模时不执行掩模制造操作215。深紫外光刻(“DUVL”)处理和极紫外光刻(“EUVL”)处理是可能不需要掩模的制造处理的实例。这些制造处理可能不需要掩模,因为照射晶片的光的波长典型地小于IC组件的尺寸。
在以上描述中,制造设置被描述为基于用于定义IC版图的设计规则的集合。然而,在一些实施例中,相同的设计规则集合可为IC版图的不同的层(例如,一层是95%的水平线并且另一层是95%的垂直线)定义设计特性。在这样的实例中,制造设置在一些实施例中基于IC版图的设计特性的集合。换言之,在一些实施例中,制造设置考虑IC设计的最终结果以确定将被用在机器上的设置。
此外,上述照射配置是参考每个均执行特定功能的各种组件来描述的。本领域的普通技术人员将认识到,在一些实施例中,这些组件中的一些可被替换和/或一些功能可被融合。例如,由步进曝光机透镜和孔眼掩模提供的功能可由产生与步进曝光机透镜和孔眼掩模相同的光学效果的衍射光栅光学器件替换。另外,这些透镜中的一些可由反射镜替换,或者可使用透镜和反射镜的组合。
此外,这些组件和它们的功能的一些或全部可以作为一个光学器件来实施。此外,这些组件可在机器中以不同的顺序配置。
IV.有制造意识的设计
A.概述
一些实施例提供了用于设计和制造IC的处理。在一些实施例中,设计处理是有制造意识的设计处理。图12概念性地示出了包括有制造意识的设计处理的处理1200的一个实例。如该图中所示,在处理1200的过程中(在1205)识别IC版图的层。接着,(在1210)检索制造设置的集合。在一些实施例中,从数据库中检索这些设置。制造设置指定IC如何可被制造。在一些实施例中,制造设置可以是制造技术、使用的光波长的类型、步进曝光机透镜的类型和/或尺寸、照射器的孔径、标称曝光等。在一些实施例中,检索到的制造设置是将被用于基于将被设计的IC版图来制造IC的设置。在一些实施例中,制造设置/配置可以基于(1)实验结果,(2)理论上的能力和/或限制,(3)机器供应 商/制造商规格,和/或(4)任何其它已知方式。
基于这些检索到的制造设置,(在1215)为识别的层指定设计规则的集合。在一些实施例中,设计规则的集合定义如何为特定的层设计IC版图的元素(例如,模块、过孔、触点、绕线)。
在一些实施例中,指定设计规则的集合包括为IC版图的至少一个特定层上沿不同方向的绕线定义最小宽度和/或最小间隔。在一些实施例中,指定规则的集合包括指定IC版图的模块、过孔和/或触点的最小尺寸。此外,在一些实施例中,该指定需要选择在IC版图的每个特定层上沿不同方向的绕线的最小宽度和/或最小间隔。在一些实施例中,指定设计规则的集合包括指定IC版图的一个或更多层上元素的密度。
例如,如图5中所示,当制造设置指定大孔径时,设计规则的集合可为元素指定使用小维度属性。相反,当制造设置指定小孔径时,设计规则的集合可为元素指定使用较大维度属性,如图6中所示。
另外,不同光波长的使用可为IC版图的元素指定不同的维度属性,如图7和8中所示。具体地,当指定短波长时,一些实施例可指定小维度属性,而当指定长波长时,指定较大的维度属性。
类似地,当指定水平排列的步进曝光机透镜时,元素的小维度属性可由设计规则的集合沿垂直方向指定,而较大的维度属性可沿水平方向指定,如图9所示。另外,当指定垂直排列的步进曝光机透镜时,元素的小维度属性可由设计规则的集合沿水平方向指定,而较大的维度属性可沿垂直方向指定。
在一些实施例中,该集合的这些设计规则被存储在一个或更多数据结构或数据存储空间(storage)(例如,设计文件)中。这样的存储空间的一个实例是供EDA工具(诸如摆置器(placer)和绕线器(router))使用的存储绕线的维度属性(例如,宽度、间隔)的库交换格式/设计交换格式(“LEF/DEF”)的设计文件。另一个实例是可由设计规则检查器(“DRC”)使用以执行设计规则检查操作的设计检验规范(ruledeck)文件。存储空间的另一实例是可在提取操作过程中使用的设计检验规范文件(例如,版图对原理图(“LVS”)文件、寄生提取(“RCX”)文件)。这样的设计文件的使用将在下面参照图13进一步描述。
处理1200的下一操作是(在1220)确定是否有要识别的附加的层。 如果有,则处理1200返回到1205以识别另一层。尽管一些实施例为IC版图的每个层指定不同的规则集合,但其它实施例可为IC版图的一些或所有层指定一个规则集合。
一旦(在1220)确定没有附加的层,处理1200的下一操作就是设计操作1225。设计操作1225需要基于在1215指定的规则集合(例如,绕线的最小宽度和/或最小间隔)来设计IC的版图。如上所述,一些实施例可能基于至少一个设计文件(例如,LEF/DEF文件、设计检验规范文件)来执行设计操作1225,所述至少一个设计文件包含指示为IC版图的至少一个层指定的绕线的最小宽度和/或最小间隔和/或模块的尺寸的维度属性。该设计操作1225将在下面参照图13进一步描述。
在一些实施例中,验证操作1227跟随在设计操作1225之后。在该操作过程中,处理1200确定设计IC是否可在制造处理的能力范围内(由fab)制造。如果不能,则处理进行到1205。尽管在一些实施例中,处理1200可进行到1225以重新设计IC版图。这种重新设计可包括重新设计整个IC版图或仅重新设计IC版图的一部分(例如,一个层)。如果设计的IC被验证为处于制造处理的能力范围内,则处理1200进行到制造操作1230并结束。
在一些实施例中,制造操作1230需要基于在设计操作1225过程中设计的IC版图来制造IC。制造操作1230使用在1210接收的制造设置来制造IC。在一些实施例中,该制造操作是有设计意识的制造操作200。
在上述设计和制造处理1200中,设计处理涉及有制造意识的设计(“MAD”)处理,因为设计处理考虑了制造设置/能力。
上述设计和制造处理描述了使用指定的制造设置。然而,由机器(例如,光刻机)实际使用以生产IC的制造设置可以与一些实施例中指定的那些不同。
B.设计集成电路
图13示出了用于设计IC的处理1300。如该图中所示,处理1300的初始操作是合成操作1305。该操作基于IC的逻辑表示来发展IC的电路表示。逻辑表示提供IC的行为描述(即IC的功能描述),而电路表示提供IC的电路描述。电路描述典型地用电路元件(诸如,单元电 路、宏电路(macro)、门电路、晶体管)和这些元件之间的互连来提供。
如图13中进一步所示,处理1300中在合成操作之后的操作是摆置操作1310。该摆置操作将IC的电路表示转换成几何表示。几何表示被称为版图。版图是通过将在合成操作过程中指定的电路元件转换成几何图形而生成的。摆置器执行摆置操作。具体地,摆置器识别版图上的几何图形(例如,电路模块几何图形)的位置。在一些实施例中,摆置器的目标是考虑某些目标功能或设计标准(诸如占据最小的区域)而将几何图形摆置在版图上。在一些实施例中,摆置器基于包含在设计文件(例如,LEF/DEF文件)中的信息(其包含关于IC的物理设计的信息)来执行该操作。
如图13中进一步所示,处理1300中在摆置操作1310之后的操作是全局绕线(global routing)操作1315。全局绕线操作1315是在摆置器已经将几何图形摆置在版图上之后执行的。绕线器执行全局绕线操作1315。在全局绕线操作1315的过程中,绕线器指定绕线空间中布线应该绕过的不同区域。在一些实施例中,绕线器完成电路的组块之间的连接,而不考虑每个布线或引脚的精确的几何细节。
如图13中所示,详细绕线(detailed routing)操作1320跟随在全局绕线操作1315之后。绕线器也执行详细绕线操作1320。在一些实施例中,绕线器定义连接版图中的网的可绕线元素(例如,引脚)的绕线。绕线器考虑某些目标功能或设计标准(诸如最小化布线长度、最小化拥挤度等)来定义这样的绕线。如前所述,在一些实施例中,绕线器基于包含在设计文件(例如LEF/DEF文件)中的信息来执行该详细绕线操作1320。
为了便于在同一层上沿不同方向生成具有不同宽度的绕线,一些实施例适应性地基于在特定层上可用的绕线方向来定义特定层上互连线端部的形状(即,绕线线段端部的形状)。通过这样定义这些形状,这些实施例改善了具有不同宽度的绕线线段的排列。换言之,动态地定义互连线端部改善了绕线在弯曲部位的形状,沿着该弯曲部位,绕线从一个宽度转变到另一个宽度。
此外,为了便于在特定层上沿不同方向生成具有不同宽度和/或间 隔的绕线,一些实施例为特定层上的每个可用绕线方向定义关于特定层上先前定义的几何图形(例如,先前定义的障碍物(obstacle)、布线或过孔焊盘)的“不可绕线”的膨胀区域(bloated region)。一个条目(item)的特定绕线方向的膨胀区域指定特定层中对于沿着该特定绕线方向的绕线线段不可用的那部分。该条目的特定方向的膨胀区域是基于该条目和特定网的沿特定方向的任何绕线线段之间所需的最小间隔来导出的。
这些实施例然后使用膨胀区域来断定版图的哪个部分对绕线不可用。例如,一些实施例执行一个或多个路径搜索来为一个网识别绕线。在这些实施例中,路径搜索通过迭代地识别路径扩展来识别从网格点的源集合到网格点的目标集合的路径,其中每个扩展是从起始网格点到目标网格点。对于沿特定方向从特定起始点到特定目标点的每个路径扩展,这些实施例确定目标点是否落入该特定方向的膨胀区域内。如果是,则目标点不是有效的目标点并且路径扩展不是有效的扩展。
该绕线操作和其它绕线操作被详细描述在2002年8月26日提交的标题为“LAYOUTS WITH ROUTES WITH DEFFERENT WIDTHS INDIRRERENT DIRECTIONS ON THE SAME LAYER,AND METHODAND APPARATUS FOR GENERATING SUCH LAYOUTS”的美国专利申请第10/229,202号和2004年1月2日提交的标题为“METHOD ANDAPPARATUS FOR ROUTING”的美国专利申请第10/751,332号中。将这些专利申请通过引用结合在本文中。
如图13所示,设计规则检查和提取验证操作1325在处理1300中跟随在详细绕线操作1320之后。在一些实施例中,设计规则检查操作由设计规则检查器(“DRC”)执行。DRC验证版图上的所有几何图形满足某些设计规则(例如,绕线的维度属性)。例如,DRC可检查布线之间的间隔与指定的设计相一致。DRC也可检查绕线的宽度和/或间隔满足设计规则。在一些实施例中,这些设计规则处于设计文件(例如,设计检查规范文件)中。在一些实施例中,这些设计规则在处理1200的(在1210的)选择过程中被定义。一旦DRC已经验证所有设计规则被满足,一些实施例就从版图中提取电阻和电容信息,并使用提取的信息来验证IC的设计满足某些操作要求。提取的信息可通过将它们 与设计文件(例如,LVS文件、RCX文件)进行比较而得到验证。在一些实施例中,这些要求包括性能目标和物理限制。例如,提取的信息被用于验证版图的功能(即,验证电路按设计的那样运行)。
一些实施例可能执行合成、摆置、全局绕线、详细绕线、DRC和提取验证操作的若干迭代以便设计IC。这些迭代可能在每个操作内和/或在不同的操作之间执行。在这些迭代过程中,各种配置和设计由合成、摆置、全局绕线、详细绕线、DRC和提取验证操作指定以便实现最优的IC设计。
V.计算机系统
图14概念性地示出了实现本发明的一些实施例所采用的计算机系统。计算机系统1400包括总线1405、处理器1410、系统存储器1415、只读存储器1420、永久存储装置1425、输入装置1430和输出装置1435。
总线1405共同地表示支持计算机系统1400的内部装置之间的通信的所有系统、外围装置和芯片组总线。例如,总线1405可通信地将处理器1410与只读存储器1420、系统存储器1415和永久存储装置1425连接在一起。
从这些不同的存储单元,处理器1410检索要执行的指令和要处理的数据以便执行本发明的处理。只读存储器(“ROM”)1420存储计算机系统的处理器1410和其它模块所需要的静态数据和指令。另一方面,永久存储装置1425是读写存储装置。该装置是即使在计算机系统1400下电时仍存储指令和数据的非易失性存储单元。本发明的一些实施例使用大容量存储装置(诸如磁或光盘及其相应的盘驱动)作为永久存储装置1425。其它实施例使用可移动存储装置(诸如软盘或zip盘,及其相应的盘驱动)作为永久存储装置。
与永久存储装置1425类似,系统存储器1415是读写存储装置。然而,与存储装置1425不同,系统存储器是易失性读写存储器,诸如随机存取存储器。系统存储器存储一些指令和处理器在运行时需要的数据。在一些实施例中,本发明的处理被存储在系统存储器1415、永久存储装置1425和/或只读存储器1420中。
总线1405也连接到输入和输出装置1430和1435。输入装置使用户能够传递信息和选择命令给计算机系统。输入装置1430包括字母数 字键盘和光标控制器。输出装置1435显示由计算机系统生成的图像。输出装置包括打印机和显示装置,诸如阴极射线管(“CRT”)或液晶显示器(“LCD”)。
最后,如图14中所示,总线1405也将计算机1400通过网络适配器(未示出)连接到网络1465。以这种方式,计算机可以是计算机网络(诸如局域网(“LAN”)、广域网(“WAN”)或内联网)或网络的网络(诸如因特网)的一部分。计算机系统1400的任何或所有组件可与本发明结合使用。然而,本领域的普通技术人员将会理解,任何其它系统配置也可与本发明结合使用。
尽管已经参照许多特定细节描述了本发明,但本领域的普通技术人员将认识到,本发明可在不脱离本发明的精神的情况下以其它特定形式实施。例如,在一些实施例中,基于制造设置的规则集合仅被用于修改产生的掩模而不用于修改IC设计版图本身。换言之,在这样的实例中,IC版图的设计没有考虑制造设置。而是,仅在基于IC版图产生掩模时,才考虑制造设置。在这样的情况下,掩模和IC版图采用不同的属性定义。尽管描述了各种制造设置,但本领域的普通技术人员将认识到,可以指定其它可能的设置。因此,设计规则的其它集合可被用于设计IC版图。此外,在一些实施例中,处理可包括MAD和DAM处理两者。因此,本领域的普通技术人员将会理解,本发明不受前述说明性细节的限制,而是由所附权利要求限定。
Claims (50)
1.一种用于设计集成电路IC版图的有制造意识的处理方法,所述方法包括:
a.接收制造配置,所述制造配置为机器的集合指定制造设置的集合,所述机器的集合用于基于IC版图制造IC;
b.基于指定的制造配置定义设计规则的集合;和
c.使用所述设计规则的集合来设计所述IC版图。
2.如权利要求1所述的处理方法,其中所述制造设置的集合包括为所述IC版图的第一层指定的双极透镜。
3.如权利要求2所述的处理方法,其中定义所述设计规则的集合包括定义所述第一层的第一方向的窄绕线和所述第一层的第二方向的宽绕线。
4.如权利要求3所述的处理方法,其中所述双极透镜包括垂直排列的两个极,其中所述第一方向是水平方向。
5.如权利要求3所述的处理方法,其中所述双极透镜包括水平排列的两个极,其中所述第一方向是垂直方向。
6.如权利要求3所述的处理方法,其中所述双极透镜包括45°对角排列的两个极,其中所述第一方向是135°对角方向。
7.如权利要求1所述的处理方法,其中所述制造设置的集合包括为所述IC版图的第一层指定的第一双极透镜和第二双极透镜。
8.如权利要求1所述的处理方法,其中所述制造设置的集合包括为照射器指定的孔径设置。
9.如权利要求1所述的处理方法,其中所述制造设置的集合包括指定的标称曝光。
10.如权利要求1所述的处理方法,其中所述制造设置的集合包括为照射器指定的光波长。
11.如权利要求10所述的处理方法,其中与基于指定的较长光波长的设计规则的集合相比,基于指定的较短光波长的设计规则的集合为所述IC版图的元素指定较小的维度属性。
12.如权利要求11所述的处理方法,其中所述元素为触点。
13.如权利要求11所述的处理方法,其中所述元素为绕线。
14.如权利要求11所述的处理方法,其中所述元素为模块。
15.如权利要求10所述的处理方法,其中与基于指定的较长光波长的设计规则的集合相比,基于指定的较短光波长的设计规则的集合指定更密集的IC版图。
16.一种用于制造集成电路IC的有设计意识的处理方法,所述处理包括:
a.接收IC设计,所述IC设计具有相关的设计性质集合;
b.指定制造配置,所述制造配置为机器的集合指定制造设置的集合,所述机器的集合用于制造IC,其中指定的制造设置的集合以所述设计性质集合为基础;和
c.基于所述制造设置来制造所述IC。
17.如权利要求16所述的处理方法,其中所述设计性质集合包括用于为所述IC版图的特定层的元素的集合指定特定维度属性的设计规则的集合。
18.如权利要求17所述的处理方法,其中所述制造设置的集合指定特定孔径。
19.如权利要求17所述的处理方法,其中所述制造设置的集合指定标称曝光。
20.如权利要求17所述的处理方法,其中所述制造设置的集合指定特定步进曝光机透镜。
21.如权利要求17所述的处理方法,其中所述设计性质的集合包括设计特性的集合。
22.如权利要求21所述的处理方法,其中所述设计特性的集合包括所述IC版图的特定层的元素的集合的特定维度属性。
23.如权利要求21所述的处理方法,其中所述设计特性的集合包括特定层上沿特定方向的布线的特定量。
24.如权利要求8所述的处理方法,其中与基于指定的小孔眼掩模的设计规则的集合相比,基于指定的大孔眼掩模的设计规则的集合为所述IC版图的元素指定更小的维度属性。
25.如权利要求1所述的处理方法,其中定义制造设置的集合包括为所述IC版图的第一层指定的第一曝光和第二曝光。
26.如权利要求1所述的处理方法,其中所述制造设置的集合包括为所述IC版图的第一层指定的离轴光源和为所述IC版图的第一层指定的轴向光源中的至少一个。
27.如权利要求1所述的处理方法,其中所述制造设置的集合包括为所述IC版图的第一层指定的改进型环形透镜。
28.如权利要求1所述的处理方法,其中定义所述设计规则的集合包括定义所述第一层的第一方向上的窄绕线和所述第一层的第二方向上的宽绕线。
29.如权利要求1所述的处理方法,其中所述制造设置的集合包括为所述IC版图的第一层指定的第一改进型环形透镜和第二改进型环形透镜。
30.如权利要求1所述的处理方法,其中所述制造设置的集合包括为所述IC版图的第一层指定的四极透镜。
31.如权利要求1所述的处理方法,其中所述制造设置的集合包括为所述IC版图的第一层指定的双偶极透镜。
32.如权利要求1所述的处理方法,其中指定的制造设置包括为所述IC版图的每层指定步进曝光机透镜。
33.如权利要求32所述的处理方法,其中定义所述设计规则的集合包括基于相应的步进曝光机透镜为所述IC版图的每层定义第一绕线的第一宽度。
34.如权利要求16所述的处理方法,其中所述制造设置的集合包括为照射器指定的光波长。
35.如权利要求34所述的处理方法,其中,与基于指定的较长光波长的设计规则的集合相比,基于指定的较短光波长的设计规则的集合为所述IC版图的元素指定更小的维度属性。
36.如权利要求34所述的处理方法,其中与基于指定的较长光波长的设计规则的集合相比,基于指定的较短光波长的设计规则的集合指定更密集的IC版图。
37.如权利要求16所述的处理方法,其中定义制造设置的集合包括为所述IC版图的第一层指定的第一曝光和第二曝光。
38.如权利要求18所述的处理方法,其中与基于指定的小孔眼掩模的设计规则的集合相比,基于指定的大孔眼掩模的设计规则的集合为所述IC版图的元素指定更小的维度属性。
39.一种用于制造集成电路(“IC”)的有制造意识的处理方法,所述处理方法包括:
a.同时地(i)基于制造技术识别将在制造IC的过程中使用的照射配置,以及(ii)识别IC版图的维度属性;
b.在同时识别了照射配置和纬度属性之后,利用软件工具来基于多个绕线的识别的维度属性设计所述IC版图;和
c.使用识别出的照射配置来基于经设计的IC版图制造所述IC。
40.如权利要求39所述的处理方法,其中对所述照射配置和维度属性的同时识别是迭代地执行的。
41.如权利要求39所述的处理方法,其中识别所述维度属性包括:
为所述IC版图的第一层的沿第一方向上的第一组多个绕线中的绕线识别第一间隔约束;以及
为所述IC版图的第一层的沿第二方向上的第二组多个绕线中的绕线识别第二间隔约束。
42.如权利要求39所述的处理方法,其中识别所述维度属性包括:
为所述IC版图的第一层的沿第一方向上的第一组多个绕线中的每个绕线识别第一宽度;以及
为所述IC版图的第一层的沿第二方向上的第二组多个绕线中的每个绕线识别第二宽度。
43.如权利要求42所述的处理方法,还包括识别第三组多个绕线,所述第三组多个绕线中的每个绕线包含第三宽度。
44.如权利要求42所述的处理方法,其中所述第一宽度比所述第二宽度窄。
45.如权利要求42所述的处理方法,其中识别所述照射配置包括为所述IC版图的第一层选择双极透镜。
46.如权利要求45所述的处理方法,其中所述第一方向是垂直方向,其中所述双极透镜包括水平排列的透镜。
47.如权利要求45所述的处理方法,其中所述第一方向是水平方向,其中所述双极透镜包括垂直排列的透镜。
48.如权利要求45所述的处理方法,其中所述第一方向是45°对角方向,其中所述双极透镜包括以135°排列的极。
49.如权利要求39所述的处理方法,其中识别所述照射配置包括为所述IC版图的每层识别步进曝光机透镜。
50.如权利要求39所述的处理方法,其中识别所述照射配置包括为所述IC版图的第一层选择四极透镜、双偶极透镜和改进型环形透镜中的至少一个。
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US7395516B2 (en) * | 2005-05-20 | 2008-07-01 | Cadence Design Systems, Inc. | Manufacturing aware design and design aware manufacturing |
US7797668B2 (en) * | 2005-06-30 | 2010-09-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for optimally converting a circuit design into a semiconductor device |
US7546562B1 (en) | 2005-11-12 | 2009-06-09 | Cadence Design Systems, Inc. | Physical integrated circuit design with uncertain design conditions |
US7694546B2 (en) * | 2005-11-17 | 2010-04-13 | The Boeing Company | Porosity reference standard utilizing one or more hollow, non-cylindrical shafts |
US7752882B2 (en) * | 2005-11-17 | 2010-07-13 | The Boeing Company | Porosity reference standard utilizing a mesh |
US7762120B2 (en) * | 2005-12-01 | 2010-07-27 | The Boeing Company | Tapered ultrasonic reference standard |
TW200811684A (en) * | 2006-02-17 | 2008-03-01 | Mentor Graphics Corp | Gate modeling for semiconductor fabrication process effects |
US7770457B2 (en) * | 2006-10-13 | 2010-08-10 | The Boeing Company | Pseudo porosity reference standard for metallic interleaved composite laminates |
US7617714B2 (en) * | 2006-12-06 | 2009-11-17 | The Boeing Company | Pseudo porosity reference standard for cored composite laminates |
US7757190B2 (en) * | 2006-12-19 | 2010-07-13 | Advanced Micro Devices, Inc. | Design rules checking augmented with pattern matching |
US7617715B2 (en) | 2006-12-21 | 2009-11-17 | The Boeing Company | Reference standard for ultrasonic measurement of porosity and related method |
US7962866B2 (en) | 2006-12-29 | 2011-06-14 | Cadence Design Systems, Inc. | Method, system, and computer program product for determining three-dimensional feature characteristics in electronic designs |
US7827519B2 (en) * | 2006-12-29 | 2010-11-02 | Cadence Design Systems, Inc. | Method, system, and computer program product for preparing multiple layers of semiconductor substrates for electronic designs |
US8086991B1 (en) * | 2007-07-25 | 2011-12-27 | AWR Corporation | Automatic creation of vias in electrical circuit design |
EP2053528A1 (en) * | 2007-10-26 | 2009-04-29 | Interuniversitair Microelektronica Centrum | Design optimisation by concurrent design and manufacturing technology tuning |
US8029644B2 (en) * | 2007-11-15 | 2011-10-04 | The Beoing Company | Controlled temperature scrap removal for tape process |
JP2009158720A (ja) * | 2007-12-26 | 2009-07-16 | Canon Inc | 露光装置及びデバイス製造方法 |
JP5252932B2 (ja) * | 2008-01-18 | 2013-07-31 | 株式会社東芝 | 半導体装置の製造方法 |
US7937682B2 (en) * | 2008-01-31 | 2011-05-03 | Synopsys, Inc. | Method and apparatus for automatic orientation optimization |
US8136084B2 (en) * | 2009-09-09 | 2012-03-13 | International Business Machines Corporation | Arranging through silicon vias in IC layout |
US8225247B2 (en) * | 2010-07-13 | 2012-07-17 | Satish Padmanabhan | Automatic optimal integrated circuit generator from algorithms and specification |
US9406562B2 (en) | 2011-01-13 | 2016-08-02 | GlobalFoundries, Inc. | Integrated circuit and design structure having reduced through silicon via-induced stress |
US8984467B2 (en) | 2011-08-17 | 2015-03-17 | Synopsys, Inc. | Method and apparatus for automatic relative placement generation for clock trees |
US8832621B1 (en) | 2011-11-28 | 2014-09-09 | Cadence Design Systems, Inc. | Topology design using squish patterns |
US9361417B2 (en) | 2014-02-07 | 2016-06-07 | Synopsys, Inc. | Placement of single-bit and multi-bit flip-flops |
KR102175464B1 (ko) | 2014-04-08 | 2020-11-06 | 삼성전자주식회사 | 반도체 집적 회로 |
US10192018B1 (en) * | 2016-03-31 | 2019-01-29 | Cadence Design Systems, Inc. | Method and system for implementing efficient trim data representation for an electronic design |
CN109959855A (zh) * | 2017-12-14 | 2019-07-02 | 炬芯(珠海)科技有限公司 | 一种集成电路连线可靠性检测方法及装置 |
DE102019112439A1 (de) | 2018-09-28 | 2020-04-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Systeme und Verfahren zur Verletzungsprädiktion bei einer Entwurfsregelprüfung |
US10943049B2 (en) | 2018-09-28 | 2021-03-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Rule check violation prediction systems and methods |
CN111027275A (zh) * | 2019-12-19 | 2020-04-17 | 北京华大九天软件有限公司 | 一种满足最小凹槽约束的引脚连接预处理方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1236988A (zh) * | 1998-05-21 | 1999-12-01 | 朗迅科技公司 | 用原版图元制作半定制集成电路的系统和方法 |
US20040015794A1 (en) * | 2002-03-12 | 2004-01-22 | Toshiya Kotani | Method of setting process parameter and method of setting process parameter and/or design rule |
US20050102648A1 (en) * | 2002-07-26 | 2005-05-12 | Hsu Stephen D. | Orientation dependent shielding for use with dipole illumination techniques |
Family Cites Families (80)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01173167A (ja) * | 1987-12-28 | 1989-07-07 | Dainippon Printing Co Ltd | 半導体集積回路のマスクレイアウト設計方法 |
US5923562A (en) * | 1996-10-18 | 1999-07-13 | International Business Machines Corporation | Method for automatically eliminating three way intersection design conflicts in phase edge, phase shift designs |
JP3674209B2 (ja) * | 1997-01-23 | 2005-07-20 | ソニー株式会社 | 固体撮像装置及びその製造方法 |
JPH10282635A (ja) | 1997-04-09 | 1998-10-23 | Sony Corp | パターンデータ補正方法、電子線描画方法、フォトマスク及びその作製方法、露光方法、半導体装置及びその製造方法、並びにパターンデータ補正装置 |
JPH1197545A (ja) * | 1997-09-24 | 1999-04-09 | Fujitsu Ltd | 配線レイアウトの圧縮方法、自動配線レイアウト装置、記録媒体、半導体集積回路装置の製造方法及び半導体集積回路装置 |
US6303276B1 (en) * | 1998-05-08 | 2001-10-16 | Physical Optics Corporation | Method and apparatus for making optical master surface diffusers suitable for producing large format optical components |
US6301689B1 (en) | 1998-09-28 | 2001-10-09 | International Business Machines Corporation | Spacing violation checker |
US7065729B1 (en) * | 1998-10-19 | 2006-06-20 | Chapman David C | Approach for routing an integrated circuit |
US6466304B1 (en) | 1998-10-22 | 2002-10-15 | Asm Lithography B.V. | Illumination device for projection system and method for fabricating |
JP3482172B2 (ja) * | 1999-03-04 | 2003-12-22 | 松下電器産業株式会社 | Lsi用パターンのレイアウト作成方法及びlsi用パターンの形成方法 |
US6691297B1 (en) * | 1999-03-04 | 2004-02-10 | Matsushita Electric Industrial Co., Ltd. | Method for planning layout for LSI pattern, method for forming LSI pattern and method for generating mask data for LSI |
US6269470B1 (en) | 1999-05-27 | 2001-07-31 | Sun Microsystems, Inc. | Efficient routing of conductors between datapaths |
JP2001014376A (ja) * | 1999-07-02 | 2001-01-19 | Mitsubishi Electric Corp | デザインルール生成システムおよびそのプログラムを記録した記録媒体 |
TW587199B (en) | 1999-09-29 | 2004-05-11 | Asml Netherlands Bv | Lithographic method and apparatus |
EP1240557A4 (en) | 1999-11-15 | 2006-03-22 | Asml Netherlands Bv | IMAGING METHOD USING MODIFIED LIGHTING PHASE LIMIT MASKING |
US6789232B1 (en) | 1999-11-30 | 2004-09-07 | Synopsys, Inc. | Construction of a technology library for use in an electronic design automation system that converts the technology library into non-linear, gain-based models for estimating circuit delay |
US6516450B1 (en) | 2000-01-03 | 2003-02-04 | Advanced Micro Devices, Inc. | Variable design rule tool |
US6915252B1 (en) * | 2000-01-11 | 2005-07-05 | Sun Microsystems, Inc. | Method and system for ensuring consistency of design rule application in a CAD environment |
US7062418B2 (en) | 2000-06-27 | 2006-06-13 | Fluidigm Corporation | Computer aided design method and system for developing a microfluidic system |
US6885982B2 (en) | 2000-06-27 | 2005-04-26 | Fluidigm Corporation | Object oriented microfluidic design method and system |
JP3447673B2 (ja) * | 2000-06-29 | 2003-09-16 | Necエレクトロニクス株式会社 | 半導体装置の設計方法及び半導体装置の製造方法 |
JP3708877B2 (ja) | 2001-05-01 | 2005-10-19 | 松下電器産業株式会社 | フォトマスク |
US6553562B2 (en) | 2001-05-04 | 2003-04-22 | Asml Masktools B.V. | Method and apparatus for generating masks utilized in conjunction with dipole illumination techniques |
JP2003142584A (ja) * | 2001-11-05 | 2003-05-16 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置の設計方法 |
JP2003196341A (ja) | 2001-12-25 | 2003-07-11 | Nec Electronics Corp | 半導体装置の設計方法 |
CN100373258C (zh) | 2001-12-26 | 2008-03-05 | 松下电器产业株式会社 | 光掩模、光掩模的制成方法以及使用该光掩模的图案形成方法 |
US6792587B2 (en) * | 2002-01-28 | 2004-09-14 | Sun Microsystems, Inc. | 2.5-D graph for multi-layer routing |
US7293249B2 (en) * | 2002-01-31 | 2007-11-06 | Juan Andres Torres Robles | Contrast based resolution enhancement for photolithographic processing |
US7651821B2 (en) * | 2002-03-04 | 2010-01-26 | Massachusetts Institute Of Technology | Method and system of lithography using masks having gray-tone features |
JP3914085B2 (ja) * | 2002-04-11 | 2007-05-16 | 株式会社東芝 | プロセスパラメータの作成方法、プロセスパラメータの作成システム及び半導体装置の製造方法 |
JP4195825B2 (ja) * | 2002-03-12 | 2008-12-17 | 株式会社東芝 | プロセスパラメータまたはデザインルールとプロセスパラメータとの両方を決定する方法、半導体集積回路装置の製造方法、プロセスパラメータまたはデザインルールとプロセスパラメータとの両方を決定するシステム、および、プログラム |
SG144749A1 (en) * | 2002-03-25 | 2008-08-28 | Asml Masktools Bv | Method and apparatus for decomposing semiconductor device patterns into phase and chrome regions for chromeless phase lithography |
EP1349003A3 (en) | 2002-03-25 | 2004-04-07 | ASML Masktools B.V. | Method and apparatus for performing rule-based gate shrink utilizing dipole illumination |
EP1357426A3 (en) | 2002-04-23 | 2005-11-23 | Canon Kabushiki Kaisha | Method for setting mask pattern and its illumination condition |
US7363099B2 (en) * | 2002-06-07 | 2008-04-22 | Cadence Design Systems, Inc. | Integrated circuit metrology |
JP3731566B2 (ja) | 2002-06-28 | 2006-01-05 | ソニー株式会社 | 露光方法、マスク製造方法および半導体装置の製造方法 |
US7302672B2 (en) | 2002-07-12 | 2007-11-27 | Cadence Design Systems, Inc. | Method and system for context-specific mask writing |
US7197738B1 (en) * | 2002-08-09 | 2007-03-27 | Cadence Design Systems, Inc. | Method and apparatus for routing |
US6775818B2 (en) | 2002-08-20 | 2004-08-10 | Lsi Logic Corporation | Device parameter and gate performance simulation based on wafer image prediction |
US7241539B2 (en) * | 2002-10-07 | 2007-07-10 | Samsung Electronics Co., Ltd. | Photomasks including shadowing elements therein and related methods and systems |
US6804809B1 (en) * | 2002-10-30 | 2004-10-12 | Polarfab, Llc | System and method for defining a semiconductor device layout |
SG137657A1 (en) * | 2002-11-12 | 2007-12-28 | Asml Masktools Bv | Method and apparatus for performing model-based layout conversion for use with dipole illumination |
US7624367B2 (en) * | 2002-11-18 | 2009-11-24 | Cadence Design Systems, Inc. | Method and system for routing |
US7030966B2 (en) | 2003-02-11 | 2006-04-18 | Asml Netherlands B.V. | Lithographic apparatus and method for optimizing an illumination source using photolithographic simulations |
EP1467252A1 (en) | 2003-04-07 | 2004-10-13 | ASML Netherlands B.V. | Device manufacturing method and mask set for use in the method |
US7000207B2 (en) | 2003-04-10 | 2006-02-14 | Sioptical, Inc. | Method of using a Manhattan layout to realize non-Manhattan shaped optical structures |
US7000205B2 (en) | 2003-05-29 | 2006-02-14 | International Business Machines Corporation | Method, apparatus, and program for block-based static timing analysis with uncertainty |
US7355673B2 (en) | 2003-06-30 | 2008-04-08 | Asml Masktools B.V. | Method, program product and apparatus of simultaneous optimization for NA-Sigma exposure settings and scattering bars OPC using a device layout |
US7100134B2 (en) * | 2003-08-18 | 2006-08-29 | Aprio Technologies, Inc. | Method and platform for integrated physical verifications and manufacturing enhancements |
US7155689B2 (en) | 2003-10-07 | 2006-12-26 | Magma Design Automation, Inc. | Design-manufacturing interface via a unified model |
JP2005115785A (ja) * | 2003-10-09 | 2005-04-28 | Nec Electronics Corp | 半導体装置の配線方法、半導体装置の製造方法及び半導体装置 |
US7096447B1 (en) * | 2003-10-15 | 2006-08-22 | Sun Microsystems, Inc. | Method and apparatus for efficiently locating and automatically correcting certain violations in a complex existing circuit layout |
JP4346410B2 (ja) * | 2003-10-28 | 2009-10-21 | 東芝メモリシステムズ株式会社 | 半導体集積回路の配線設計方法及び半導体集積回路 |
US7241538B2 (en) * | 2003-11-05 | 2007-07-10 | Promos Technologies | Method for providing representative features for use in inspection of photolithography mask and for use in inspection photo-lithographically developed and/or patterned wafer layers, and products of same |
JP4585197B2 (ja) | 2003-12-22 | 2010-11-24 | ルネサスエレクトロニクス株式会社 | レイアウト設計方法およびフォトマスク |
US7079223B2 (en) | 2004-02-20 | 2006-07-18 | International Business Machines Corporation | Fast model-based optical proximity correction |
US7536660B2 (en) | 2004-02-24 | 2009-05-19 | Konstantinos Adam | OPC simulation model using SOCS decomposition of edge fragments |
JP4305847B2 (ja) * | 2004-03-26 | 2009-07-29 | 富士通株式会社 | 店舗決済方法、システム及びプログラム |
US7269804B2 (en) | 2004-04-02 | 2007-09-11 | Advanced Micro Devices, Inc. | System and method for integrated circuit device design and manufacture using optical rule checking to screen resolution enhancement techniques |
WO2005111874A2 (en) | 2004-05-07 | 2005-11-24 | Mentor Graphics Corporation | Integrated circuit layout design methodology with process variation bands |
US7475379B2 (en) * | 2004-06-23 | 2009-01-06 | International Business Machines Corporation | Methods and systems for layout and routing using alternating aperture phase shift masks |
US7791727B2 (en) | 2004-08-16 | 2010-09-07 | Asml Netherlands B.V. | Method and apparatus for angular-resolved spectroscopic lithography characterization |
JP4528580B2 (ja) | 2004-08-24 | 2010-08-18 | 株式会社東芝 | 照明光源の設計方法、マスクパターン設計方法、フォトマスクの製造方法、半導体装置の製造方法、及びプログラム |
US20060063076A1 (en) * | 2004-09-20 | 2006-03-23 | John Jensen | Pseudo low volume reticle (PLVR) design for asic manufacturing |
US7284214B2 (en) * | 2004-10-22 | 2007-10-16 | Mentor Graphics Corporation | In-line XOR checking of master cells during integrated circuit design rule checking |
US7814456B2 (en) | 2004-11-22 | 2010-10-12 | Tela Innovations, Inc. | Method and system for topography-aware reticle enhancement |
TWI334962B (en) * | 2005-04-12 | 2010-12-21 | Asml Masktools Bv | A method, program product and apparatus for performing double exposure lithography |
JP2006318978A (ja) | 2005-05-10 | 2006-11-24 | Toshiba Corp | パターン設計方法 |
US7395516B2 (en) | 2005-05-20 | 2008-07-01 | Cadence Design Systems, Inc. | Manufacturing aware design and design aware manufacturing |
US7712064B2 (en) | 2005-05-20 | 2010-05-04 | Cadence Design Systems, Inc. | Manufacturing aware design of integrated circuit layouts |
CN101506810B (zh) * | 2005-10-24 | 2013-06-05 | 卡德思设计规划公司 | 集成电路的时序、噪声和功率分析 |
US7546562B1 (en) * | 2005-11-12 | 2009-06-09 | Cadence Design Systems, Inc. | Physical integrated circuit design with uncertain design conditions |
US7627847B1 (en) | 2005-12-01 | 2009-12-01 | Cadence Design Systems, Inc. | Method and system for representing manufacturing and lithography information for IC routing |
US7503028B2 (en) | 2006-01-10 | 2009-03-10 | International Business Machines Corporation | Multilayer OPC for design aware manufacturing |
US7921383B1 (en) * | 2006-01-11 | 2011-04-05 | Olambda, Inc | Photolithographic process simulation including efficient result computation for multiple process variation values |
US7799486B2 (en) * | 2006-11-21 | 2010-09-21 | Infineon Technologies Ag | Lithography masks and methods of manufacture thereof |
US7823099B2 (en) * | 2007-05-31 | 2010-10-26 | Synopsys, Inc. | Lithography suspect spot location and scoring system |
US8713483B2 (en) * | 2007-06-05 | 2014-04-29 | Mentor Graphics Corporation | IC layout parsing for multiple masks |
US8245174B2 (en) * | 2009-07-23 | 2012-08-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Double patterning friendly lithography method and system |
US8239806B2 (en) * | 2009-11-17 | 2012-08-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Routing system and method for double patterning technology |
-
2006
- 2006-05-20 US US11/419,495 patent/US7712064B2/en not_active Expired - Fee Related
- 2006-05-20 CN CN2006800222867A patent/CN101228527B/zh not_active Expired - Fee Related
- 2006-05-20 WO PCT/US2006/019624 patent/WO2006127538A2/en active Application Filing
- 2006-05-20 EP EP06760235A patent/EP1889195A4/en not_active Withdrawn
- 2006-05-20 JP JP2008512575A patent/JP2008546005A/ja active Pending
-
2010
- 2010-03-24 US US12/731,118 patent/US8713484B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1236988A (zh) * | 1998-05-21 | 1999-12-01 | 朗迅科技公司 | 用原版图元制作半定制集成电路的系统和方法 |
US20040015794A1 (en) * | 2002-03-12 | 2004-01-22 | Toshiya Kotani | Method of setting process parameter and method of setting process parameter and/or design rule |
US20050102648A1 (en) * | 2002-07-26 | 2005-05-12 | Hsu Stephen D. | Orientation dependent shielding for use with dipole illumination techniques |
Also Published As
Publication number | Publication date |
---|---|
EP1889195A2 (en) | 2008-02-20 |
WO2006127538A3 (en) | 2007-04-05 |
CN101228527A (zh) | 2008-07-23 |
US20060265679A1 (en) | 2006-11-23 |
EP1889195A4 (en) | 2012-09-12 |
US8713484B2 (en) | 2014-04-29 |
US20100180247A1 (en) | 2010-07-15 |
WO2006127538A2 (en) | 2006-11-30 |
US7712064B2 (en) | 2010-05-04 |
JP2008546005A (ja) | 2008-12-18 |
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---|---|---|
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Melvin III et al. | The use of process models to enhance device performance through semiconductor design | |
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