KR20060000478A - 역 순위 공정에 의한 박막 트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 실리콘 박막 트랜지스터를 제조함에 있어서 박막 트랜지스터의 성능에 치명적인 실리콘과 게이트 산화막간의 계면에 이물질이 함유되는 것을 최소화하기 위한 새로운 박막 트랜지스터 제조 방법에 관한 것이다.
본 발명의 박막 트랜지스터의 제조방법은 본 발명은 절연기판상에 비정질 실리콘막을 형성하는 단계와; 상기 기판상에 게이트 산화막과 게이트 전극을 형성하는 단계와; 게이트 형성용 마스크를 이용하여 감광막 패턴을 형성한 후 게이트 전극과 게이트 산화막을 패터닝하는 단계와; 상기 감광막 패턴을 제거하고 액티브 형성용 마스크를 이용하여 감광막 패턴을 다시 형성한 후 비정질 실리콘 막을 패터닝하여 액티브 영역을 형성하는 단계와; 상기 감광막 패턴을 제거하고, 고농도 불순물을 이온주입하는 단계를 포함한다.
박막 트랜지스터, 게이트, 게이트산화막, 액티브 영역
Description
도 1a 내지 1d는 종래의 기술에 의한 박막 트랜지스터의 제조방법을 설명하기 위한 공정 단면도
도 2a 내지 2d는 본 발명의 실시예에 따른 역순위 공정에 의한 박막 트랜지스터의 제조방법을 설명하기 위한 공정 단면도
<도면의 주요부분에 대한 부호의 설명>
10: 절연기판 11: 비실질실리콘
12a: 반도체용 감광막패턴 12b: 반도체용 감광막 패턴
13: 게이트 산화막 14: 게이트 전극
30: 절연기판 31: 비정질 실리콘
32: 게이트 산화막 33: 게이트 전극
34a: 게이트 감광막 패턴 34b: 액티브 감광막 패턴
본 발명은 실리콘 박막 트랜지스터를 제조함에 있어서 박막 트랜지스터의 성 능에 치명적인 실리콘과 게이트 산화막간의 계면에 이물질이 함유되는 것을 최소화하기위한 새로운 박막 트랜지스터 제조 방법에 관한 것이다.
종래의 기술에서는 기판에 실리콘 박막을 형성하고 이를 사진식각 공정에 의해 소위 활성화 영역이라고 불리는 실리콘 영역을 패터닝한 후 게이트 산화막, 게이트 금속등을 순차적으로 형성하여 박막트랜지스터를 제작하였다.
도 1a 내지 도 1d는 종래의 방법에 의한 박막 트랜지스터의 제조방법을 설명하기 위한 공정 단면도를 도시한 것이다.
도 1a를 참조하면, 절연기판(10) 상에 비정질 실리콘막(11)을 증착하고, 액티브 형성용 마스크(도면상에는 도시되어 있지 않음)를 이용하여 상기 비정질 실리콘막을 패터닝하여 액티브 영역을 형성한다.
도 1b를 참조하면, 상기 기판에서 감광막을 제거한 후 게이트 산화막(13)과 게이트 전극 물질(14)을 순차적으로 증착한다. 그 후 게이트 형성용 마스크를 이용하여 감광막 패턴(12)을 형성한다.
도 1c를 참조하면, 상기 기판의 게이트 전극 물질(14)과 게이트 산화막(13)을 차례로 패터닝한 후 감광막 패턴(12)을 제거한다.
도 1d를 참조하면, 노출된 반도체층(11)으로 고농도 불순물을 이온주입하여 고농도 불순물 영역인 소오스영역(11s)와 드레인 영역(11d)을 형성한다. 이 때, 반도체층(11) 중 게이트(14) 하부의 불순물이 도핑되지 않은 부분(11c)는 박막 트랜지스터의 채널 영역으로 작용한다.
상기한 바와같은 종래의 박막 트랜지스터의 제조방법에 따르면 실리콘 박막 과 게이트 산화막 사이의 계면 혹은 게이트 산화막과 게이트 전극 사이의 계면에 다음과 같은 오염을 피할 수 없다. 첫째, 비정질 실리콘 박막 형성 후 액티브 영역의 형성을 위해 반도체용 감광막을 이용하여 사진식각공정을 거쳐야 하므로 비정질 실리콘 박막 표면이 각종 화학물질에 노출되며, 둘째 게이트 산화막 형성 후 공기 중의 노출로 인한 오염이 예상된다. 이러한 오염은 그 양이 아무리 작다 하더라도 누설전류, 문턱전압, 전자 이동도와 같은 박막 트랜지스터의 전기적 특성에 지대한 영향을 끼치게 된다. 따라서 이를 최소화 하기 위하여 복잡한 cleaning 공정을 시행하여야 하며, 그럴 경우에도 오염을 원천적으로 방지할 수 없는 문제점이 있다.
본 발명의 목적은 상시한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 별도의 청정기술없이 비정질 실리콘 박막과 게이트 산화막 그리고 게이트 전극 간의 계면에 오염물질을 최소화할 수 있는 박막 트랜지스터의 제조방법을 제공하는 데 그 목적이 있다.
상기한 본 발명의 목적을 달성하기 위하여 본 발명은 절연기판상에 비정질 실리콘막을 형성하는 단계와; 상기 기판상에 게이트 산화막과 게이트 전극을 형성하는 단계와; 게이트 형성용 마스크를 이용하여 감광막 패턴을 형성한 후 게이트 전극과 게이트 산화막을 패터닝하는 단계와; 상기 감광막 패턴을 제거하고 액티브 형성용 마스크를 이용하여 감광막 패턴을 다시 형성한 후 비정질 실리콘 막을 패터닝하여 액티브 영역을 형성하는 단계와; 상기 감광막 패턴을 제거하고, 고농도 불 순물을 이온주입하는 단계로 이루어지는 박막 트랜지스터의 제조방법을 제공하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 역순위 공정을 이용한 박막 트랜지스터의 제조방법을 설명하기 위한 공정단면도를 도시한 것이다.
도 2a를 참조하면, 절연기판(30) 상에 비정질 실리콘막(31)을 형성한 후, 게이트 산화막, 게이트 전극 물질을 연차적으로 형성한다. 그 후 게이트 형성용 마스크를 이용하여, 감광막 패턴(34a)를 형성한다.
도 2b를 참조하면,게이트 전극을 패터닝하고 게이트 산화막을 패터닝한다.
도 2c를 참조하면, 상기 감광막 패턴(34a)를 제거한 후 액티브 형성용 마스크를 이용하여, 감광막 패턴(34b)를 재차 형성한다.
도 2d를 참조하면, 실리콘 막(31)을 패터닝한 후 상기 감광막 패턴(34b)를 제거한다. 이어 고농도 불순물을 이온주입하여 소오스(31s) 및 드레인(31d) 영역을 형성한다. 이 때 게이트(33) 하부의 불순물이 도핑되지 않은 부분(31c)는 박막 트랜지스터의 채널 영역으로 작용한다.
상기한 바와같은 본 발명의 박막 트랜지스터의 제조방법에 따르면, 절연 기판 상에 비정질 실리콘 박막, 게이트 산화막, 게이트 금속등을 연차적으로 형성하고 이 후 게이트 전극, 게이트 산화막, 실리콘 박막 순으로 패터닝하였다. 따라서, 사진 식각 공정등에 의한 각 계면의 오염을 근본적으로 방지할 수 있어, 소자의 특성을 향상시킬 수 있다.
또한, 사진 식각 공정 이후 행해지는 복잡한 cleaning이 필요없어 공정을 단순화할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (4)
- 절연기판상에 비정질 실리콘막을 형성하는 단계와; 상기 기판상에 게이트 산화막과 게이트 전극을 형성하는 단계와; 게이트 형성용 마스크를 이용하여 게이트 전극과 게이트 산화막을 패터닝하는 단계와; 액티브 형성용 마스크를 이용하여 비정질 실리콘 막을 패터닝하여 액티브 영역을 형성하는 단계와; 고농도 불순물을 이온주입하는 단계로 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조방법
- 제 1항에 있어서, 실리콘 박막, 게이트 산화막, 게이트 등의 박막을 형성함에 있어 도중에 사진식각 공정을 포함하지 않고 연속적으로 각 박막층을 형성함으로써 계면의 오염을 근본적으로 방지할 수 있는 것을 특징으로 하는 박막 트랜지스터의 제조방법
- 제 1항에 있어서, 절연기판 전면에 게이트 전극의 형성까지 끝난 후 사진식각 공정에 의해 게이트 전극과 게이트 산화막을 패터닝한 후 사진식각공정으로 실리콘 박막을 패터닝하는 순서로 박막 트랜지스터의 기본 구조를 완성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법
- 제 1항에 있어서, 각 패터닝 공정간 혹은 실리콘 박막 패터닝 완료 후에 이온 주입및 비정질 실리콘 결정화를 비롯한 박막 트랜지스터 형성을 위한 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법
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