DE10334836A1 - Halbleiterwafer und ein entsprechendes Herstellungsverfahren - Google Patents

Halbleiterwafer und ein entsprechendes Herstellungsverfahren Download PDF

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Toshiaki Chiyoda Iwamatsu
Shigenobu Chiyoda Maeda
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Abstract

Vorgesehen sind ein Halbleiterwafer und sein Herstellungsverfahren, bei welchem das Stromsteuerungsvermögen eines MOS-Transistors hinreichend verbessert werden kann. Ein SOI-Schicht-Wafer, in dem eine SOI-Schicht (32) ausgebildet wird, hat eine in einer <100>-Kristallrichtung ausgebildete Einkerbung (32a) und eine in einer <110>-Kristallrichtung ausgebildete Einkerbung (32b). Der SOI-Schicht-Wafer und ein Trägersubstratwafer (1) werden so miteinander durch Bonden verbunden, dass die Einkerbung (32a) und eine in einer <110>-Kristallrichtung ausgebildete Einkerbung (1a) des Trägersubstratwafers (1) miteinander zusammenfallen. Wenn die zwei Wafer durch Bonden verbunden werden, indem die Einkerbung (32a) und die Einkerbung (1a) verwendet werden, um die zwei Wafer zu positionieren, kann die andere Einkerbung (32) des SOI-Schicht-Wafers mit einem Führungselement des Halbleiterwafer-Herstellungsgeräts in Eingriff kommen, um einen Positionierungsfehler aufgrund einer relativen Drehung zwischen den Wafern zu vermeiden. Somit kann ein MOS-Transistor mit einem hinreichend verbesserten Stromsteuerungsvermögen auf dem Halbleiterwafer gefertigt werden, wobei die zwei Wafer in Kristallrichtungen positioniert sind, die zueinander verschoben sind.

Description

  • Die vorliegende Erfindung bezieht sich auf einen Halbleiterwafer und ein entsprechendes Herstellungsverfahren.
  • In einem herkömmlichen SOI (Silicon On Insulator oder Semiconductor On Insulator)-Wafer befindet sich eine Oxidschicht auf einer Hauptfläche eines, z. B. aus einem Siliziumsubstrat hergestellen Trägersubstratwafers, und eine SOI-Schicht befindet sich auf der Oberfläche der Oxidschicht. Derartige SOI- und Oxidschichten werden dadurch ausgebildet, dass ein SOI-Schicht-Wafer, der ein Siliziumsubstrat mit einer auf seiner Hauptfläche ausgebildeten Oxidschicht hat, mit dem Trägersubstratwafer durch Bonden verbunden und dann ein Teil davon entfernt wird.
  • Nachdem der Trägersubstratwafer und der SOI-Schicht-Wafer miteinander durch Bonden verbunden sind, wird ein unerwünschter Bereich des SOI-Schicht-Wafers durch Anwenden eines Verfahrens, wie z. B. SMART CUT (eingetragenes Warenzeichen) oder ELTRAN (eingetragenes Warenzeichen) entfernt; darauf wird nachstehend Bezug genommen.
  • Wenn ein MOS (Metal Oxid Semiconductor)-Transistor in der SOI-Schicht ausgebildet ist, ist er so angeordnet, dass seine Kanalrichtung z. B. parallel zu einer <100>-Kristallrichtung der SOI-Schicht ist. Es ist bekannt, dass eine Anordnung der Kanalrichtung parallel zur <100>-Kristallrichtung das Stromsteuerungsvermögen des P-Kanal-MOS-Transistors bis zu ungefähr 15 Prozent verbessert und auch den Kurzkanaleffekt reduziert.
  • Es wird angenommen, dass das Stromsteuerungsvermögen verbessert wird, weil die Löcherbeweglichkeit in <100>-Kristallrichtung größer ist als in <110>-Kristallrichtung und dass der Kurzkanaleffekt reduziert wird, weil der Wert des Bor-Diffusionskoeffizienten in <100>-Kristallrichtung kleiner ist als in <110>-Kristallrichtung.
  • Nun kann bei SOI-Wafern der SOI-Schicht-Wafer, in dem SOI- und Oxidschichten ausgebildet sind, mit dem Trägersubstratwafer durch Bonden verbunden werden, so dass ihre Kristallrichtungen in Bezug aufeinander um 45° (oder 135°) verschoben sind. Insbesondere werden die zwei Wafer miteinander in der Weise durch Bonden verbunden, dass eine <100>-Kristallrichtung der SOI-Schicht und eine <110>-Kristallrichtung des Trägersubstratwafers miteinander zusammenfallen. Der Grund dafür wird nachstehend gezeigt.
  • (100)-Wafer spalten sich entlang {110}-Kristallebenen. Wenn der SOI-Schicht-Wafer und der Trägersubstratwafer miteinander durch Bonden verbunden werden, so dass die <100>-Kristallrichtung des ersteren mit der <110>-Kristallrichtung des letzteren zusammenfällt, kann der Wafer dementsprechend für Experimente und Untersuchungen entlang {110}-Spaltebenen des einen großen Teil der Waferdicke ausbildenden Trägersubstratwafers 1 gespalten werden. Auf der anderen Seite kann ein MOS-Transistor in der SOI-Schicht, deren Kristallrichtung verschoben ist, ausgebildet werden, so dass seine Kanalrichtung zu einer <100>-Kristallrichtung parallel ist.
  • Wenn gespalten worden ist, bricht somit der Trägersubstratwafer 1 entlang einer < 110>-Kristallrichtung, während die SOI-Schicht entlang einer < 100>-Kristallrichtung bricht. Auf diese Weise ergibt sich durch das Bonden der zwei Wafer mit ihrer zueinander verschobenen Kristallrichtung der Vorteil, dass ein Abschnitt entlang der MOS-Transistor-Kanalrichtung leicht freigelegt werden kann.
  • Die folgende Liste zeigt Literaturhinweise zum Stand der Technik, bezogen auf die vorliegende Erfindung:
    Patent-Dokument 1: Japanische Patentoffenlegungsschrift Nr. 2002-134374,
    Patent-Dokument 2: Japanische Patentoffenlegungsschrift Nr. 9-153603 (1997) und eine Veröffentlichung, die kein Patent betrifft: G. Scott et al., "NMOS Drive Current Reduction Caused by Transistor Layout and Trench Isolation Induced Stress", (US), IEDM, 1999.
  • Ein herkömmlicher SOI-Wafer wird z. B. mit einem Verfahren hergestellt, das nachstehend gezeigt ist.
  • Zuerst werden ein SOI-Schicht-Wafer und ein Trägersubstratwafer vorbereitet, wobei beide (100)-Wafer sind, die eine (100)-Ebene als eine Hauptfläche besitzen. Danach wird eine Einkerbung (oder eine Orientierungsfläche) an einer Kante des SOI-Schicht-Wafers in <100>-Kristallrichtung und an einer Kante des Trägersubstratwafers in <110>-Kristallrichtung ausgebildet. Dann werden die zwei Substrate in einer Weise miteinander durch Bonden verbunden, dass die <100>-Kristallrichtung der SOI-Schicht und die < 110>-Kristallrichtung des Trägersubstratwafers miteinander zusammenfallen.
  • In diesem Bondprozess werden die zwei Wafer so miteinander durch Bonden verbunden, dass die Einkerbung des Trägersubstratwafers und die Einkerbung des SOI-Schicht-Wafers miteinander zusammenfallen. Werden die zwei Wafer jedoch durch die ausschließliche Verwendung dieser Einkerbungen positioniert, können die <100>-Kristallrichtung der SOI-Schicht und die <110>-Kristallrichtung des Trägersubstratwafers nicht präzise ausgerichtet werden.
  • Mit solch einem Positionierungsfehler zwischen den Wafern kann die MOS-Transistor-Kanalrichtung nicht präzise mit der <100>-Kristallrichtung der SOI-Schicht ausgerichtet werden, und eine Abweichung wird zwischen den beiden hervorgerufen. Das ist deshalb so, weil MOS-Transistoren auf der Position des Trägersubstratwafers basierend ausgebildet werden.
  • Dann kann das Stromsteuerungsvermögen der MOS-Transistoren nicht zufriedenstellend verbessert werden. Außerdem treten Schwankungen der elektrischen Charakteristik unter den auf den Oberflächen der verschiedenen SOI-Wafer ausgebildeten MOS-Transistoren auf.
    •
  • Demgemäß ist es eine Aufgabe der vorliegenden Erfindung, einen Halbleiterwafer und ein entsprechendes Herstellungsverfahren vorzusehen, in dem das Stromsteuerungsvermögen eines MOS-Transistors hinreichend verbessert werden kann.
  • Gemäß einem ersten Aspekt der vorliegenden Erfindung weist ein Halbleiterwafer einen ersten Halbleiterwafer und einen zweiten Halbleiterwafer auf.
  • Der erste Halbleiterwafer hat eine Vielzahl von an Kantenbereichen, in Kristallrichtungen ausgebildeten Kerben, und der zweite Halbleiterwafer hat eine an einem Kantenbereich, in einer Kristallrichtung ausgebildete Kerbe.
  • Eine aus der Vielzahl von Kerben des ersten Halbleiterwafers und die Kerbe des zweiten Halbleiterwafers sind in verschiedenen Kristallrichtungen ausgebildet. Der erste und der zweite Halbleiterwafer sind miteinander durch Bonden verbunden, wobei die eine Kerbe aus der Vielzahl von Kerben des ersten Halbleiterwafers und die Kerbe des zweiten Halbleiterwafers miteinander zusammenfallen.
  • Der erste Halbleiterwafer hat eine Vielzahl von Kerben, und der erste und der zweite Halbleiterwafer sind so miteinander durch Bonden verbunden, dass eine Kerbe aus der Vielzahl von Kerben des ersten Halbleiterwafers und die Kerbe des zweiten Halbleiterwafers miteinander zusammenfallen. Die eine Kerbe aus der Vielzahl von Kerben des ersten Halbleiterwafers und die Kerbe des zweiten Halbleiterwafers sind in verschiedenen Kristallrichtungen positioniert. Wenn die zwei Wafer miteinander so durch Bonden verbunden werden, dass die zwei zusammenfallenden Kerben zur Positionierung verwendet werden, kann eine andere Kerbe des ersten Halbleiterwafers mit einem Führungsbereich des Halbleiterwafer-Herstellungsgeräts in Eingriff kommen, um einen Positionierungsfehler aufgrund relativer Drehung zwischen den Wafern zu vermeiden. Dies ermöglicht es, dass die zwei Wafer äußerst präzise positioniert sind.
  • Daher kann der Halbleiterwafer leicht gespalten werden, so dass ein Abschnitt entlang einer MOS-Transistor-Kanalrichtung freigelegt wird, und ein MOS-Transistor, der ein beachtlich verbessertes Stromsteuerungsvermögen hat, kann auf dem Halbleiterwafer ausgebildet werden.
  • Gemäß einem zweiten Aspekt der vorliegenden Erfindung weist ein Halbleiterwafer-Herstellungsverfahren die folgenden Schritte (a) bis (d) auf. In Schritt (a) werden ein erster und ein zweiter Halbleiterwafer vorbereitet. In Schritt (b) wird eine Hauptfläche des zweiten Halbleiterwafers mit einer Hauptfläche des ersten Halbleiterwafers durch Bonden verbunden. In Schritt (c) werden Sauerstoffionen von der Seite des ersten Halbleiterwafers in eine Umgebung eines Bereichs implantiert, wo der erste und der zweite Halbleiterwafer miteinander durch Bonden verbunden sind. In Schritt (d) wird der mit den Sauerstoffionen implantierte Bereich durch eine Wärmebehandlung in eine Oxidschicht ausgebildet.
  • Nachdem der erste und der zweite Halbleiterwafer miteinander durch Bonden verbunden sind, werden Sauerstoffionen implantiert und der mit Sauerstoffionen implantierte Bereich wird durch eine Wärmebehandlung in eine Oxidschicht verarbeitet. Dadurch, dass der erste und der zweite Halbleiterwafer so miteinander durch Bonden verbunden werden, dass die Kristallrichtungen zueinander verschoben sind, ist es möglich, einen SOI-Wafer auszubilden, der eine SIO-Schicht und ein Trägersubstrat aufweist, die Kristallrichtungen haben, die in Bezug aufeinander verschoben sind. Außerdem wird durch das Ausbilden einer Oxidschicht durch eine Implantation von Sauerstoffionen und eines Wärmeprozesses ein SOI-Wafer vorgesehen, bei dem eine Ungleichmäßigkeit bzgl. der SOI-Schichtdicke reduziert ist. Die reduzierte Ungleichmäßigkeit bzgl. der SOI-Schichtdicke verbessert das Stromsteuerungsvermögen. Somit kann der Halbleiterwafer leicht gespalten werden, so dass ein Abschnitt entlang der MOS-Transistor-Kanalrichtung freigelegt wird und ein MOS-Transistor, der ein beachtlich verbessertes Stromsteuerungsvermögen hat, auf dem Halbleiterwafer ausgebildet werden kann.
  • Gemäß einem dritten Aspekt der vorliegenden Erfindung weist ein Halbleiterwafer-Herstellungsverfahren die Schritte (a) bis (e) auf. In Schritt (a) wird ein erster Halbleiterwafer, der eine Vielzahl von an Kantenbereichen, in Kristallrichtungen ausgebildete Kerben hat, vorbereitet. In Schritt (b) wird ein zweiter Halbleiterwafer, der eine an einem Kantenbereich, in Kristallrichtung ausgebildete Kerbe hat, vorbereitet, wobei die Kristallrichtung zu der Kristallrichtung der einen Kerbe aus der Vielzahl von Kerben des ersten Halbleiterwafers verschieden ist. In Schritt (c) werden der erste und der zweite Halbleiterwafer miteinander durch Bonden verbunden, während die eine Kerbe aus der Vielzahl von Kerben des ersten Halbleiterwafers und die Kerbe des zweiten Halbleiterwafers verwendet werden, um den ersten und den zweiten Halbleiterwafer zu positionieren, wobei eine andere Kerbe aus der Vielzahl von Kerben des ersten Halbleiterwafers mit einem Führungsbereich eines Halbleiterwafer-Herstellungsgeräts in Eingriff kommt. In Schritt (d) werden Sauerstoffionen von der Seite des ersten Halbleiterwafers in die Umgebung eines Bereichs implantiert, wo der erste und der zweite Halbleiterwafer miteinander durch Bonden verbunden sind. In Schritt (e) wird der mit den Sauerstoffionen implantierte Bereich durch eine Wärmebehandlung in eine Oxidschicht ausgebildet.
  • Nachdem der erste und der zweite Halbleiterwafer miteinander durch Bonden verbunden sind, werden Sauerstoffionen implantiert und der mit Sauerstoffionen implantierte Bereich wird durch eine Wärmebehandlung in eine Oxidschicht verarbeitet. Dadurch, dass der erste und der zweite Halbleiterwafer so miteinander durch Bonden verbunden werden, dass die Kristallrichtungen zueinander verschoben sind, ist es möglich, einen SOI-Wafer auszubilden, der eine SIO-Schicht und ein Trägersubstrat aufweist, die Kristallrichtungen haben, die in Bezug aufeinander verschoben sind. Außerdem wird durch das Ausbilden einer Oxidschicht durch eine Implantation von Sauerstoffionen und eines Wärmeprozesses ein SOI-Wafer vorgesehen, bei dem eine Ungleichmäßigkeit bzgl. der SOI-Schichtdicke reduziert ist. Die reduzierte Ungleichmäßigkeit bzgl. der SOI-Schichtdicke verbessert das Stromsteuerungsvermögen. Somit kann der Halbleiterwafer leicht gespalten werden, so dass ein Abschnitt entlang einer MOS-Transistor-Kanalrichtung freigelegt wird und ein MOS-Transistor, der ein deutlich verbessertes Stromsteuerungsvermögen hat, auf dem Halbleiterwafer ausgebildet werden kann. Ferner werden im Schritt (c) der erste und der zweite Halbleiterwafer miteinander durch Bonden verbunden, wobei eine andere Kerbe aus der Vielzahl von Kerben des ersten Halbleiterwafers mit einem Führungs bereich des Halbleiterwafer-Herstellungsgeräts in Eingriff kommt. Dies vermeidet einen Positionierungsfehler aufgrund einer relativen Drehung zwischen den Wafern. Somit können die zwei Wafer äußerst präzise positioniert werden und ein MOS-Transistor mit einem hinreichend verbesserten Stromsteuerungsvermögen kann auf dem Halbleiterwafer mit den zwei Wafern, die in verschiedenen Kristallrichtungen mit Bezug aufeinander durch Bonden verbunden sind, ausgebildet werden. Des Weiteren treten Schwankungen in der elektrischen Charakteristik unter MOS-Transistoren, die auf verschiedenen Halbleiterwafern ausgebildet sind, weniger wahrscheinlich auf.
  • Diese und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden, detaillierten Beschreibung der vorliegenden Erfindung ersichtlicher, wenn diese in Verbindung mit den beiliegenden Zeichnungen verwendet wird.
    •
  • 1 ist eine Draufsicht eines Halbleiterwafers gemäß einer ersten bevorzugten Ausführungsform;
  • 2 ist eine Querschnittsansicht des Halbleiterwafers der ersten bevorzugten Ausführungsform;
  • 3 bis 5 sind Querschnittansichten, die einen Bondprozess zur Ausbildung des Halbleiterwafers der ersten bevorzugten Ausführungsform zeigen;
  • 6 ist die Draufsicht eines Halbleiterwafer-Herstellungsgeräts, das bei dem Halbleiterwafer-Bondprozess der ersten bevorzugten Ausführungsform verwendet wird;
  • 7 ist eine Querschnittansicht des Halbleiterwafer-Herstellungsgeräts das bei dem Halbleiterwafer-Bondprozess der ersten bevorzugten Ausführungsform verwendet wird;
  • 8 ist ein Schaubild, das den Halbleiterwafer-Bondprozess der ersten bevorzugten Ausführungsform darstellt; und
  • 9 bis 11 sind Querschnittansichten, die ein Halbleiterwafer-Herstellungsverfahren gemäß einer zweiten bevorzugten Ausführungsform zeigen.
  • Erste bevorzugte Ausführungsform
  • 1 ist die Draufsicht eines Halbleiterwafers gemäß dieser bevorzugten Ausführungsform. Dieser Halbleiterwafer 100 ist ein (100)-Wafer, der eine (100)-Ebene als seine Hauptfläche hat (in 1 enthält der Kreis einen einen Pfeil darstellenden Punkt, der die Normalenrichtung bzgl. der (100)-Ebene zeigt). 2 zeigt den Schnitt II-II aus 1.
  • Der SOI-Wafer 100 weist einen, z. B. aus einem Siliziumsubstrat ausgebildeten Trägersubstratwafer 1, eine auf einer Hauptfläche des Trägersubstratwafers 1 befindliche Oxidschicht 2 und eine auf der Oxidschicht 2 befindliche SOI-Schicht 32 auf. Diese SOI-Schicht 32 und die Oxidschicht 2 sind durch Bonden eines SOI-Schicht-Wafers an den Trägersubstratwafer 1 ausgebildet, wobei der SOI-Schicht-Wafer ein Siliziumsubstrat und eine Oxidschicht hat, die auf seiner Hauptfläche ausgebildet und dann teilweise entfernt wurden. Während die SOI-Schicht 32, die Oxidschicht 2 und der Trägersubstratwafer 1 im Wesentlichen ungefähr die gleichen Durchmesser haben, können sich ihre Durchmesser in Abhängigkeit von dem Herstellungsprozess ein wenig voneinander unterscheiden.
  • Halbleitereinrichtungen, die u. a. MOS-Transistoren und Verbindungsleitungen aufweisen, sind auf der Oberfläche der SOI-Schicht 32 ausgebildet. Der MOS-Transistor TR1 aus 1 ist ein Beispiel solch einer Halbleitereinrichtung. In dem MOS-Transistor TR1 kennzeichnet "S" seine Source, "D" kennzeichnet seine Drain und "G" kennzeichnet sein Gate.
  • Der MOS-Transistor TR1 ist so angeordnet, dass seine Kanalrichtung parallel mit einer <100>-Kristallrichtung der SOI-Schicht 32 ist.
  • In dem Halbleiterwafer 100 hat der Trägersubstratwafer 1 eine an einem Kantenbereich in einer <110>-Kristallrichtung ausgebildete Einkerbung 1a, und die SOI- Schicht 32 hat eine in <100>-Kristallrichtung ausgebildete Einkerbung 32a und eine in <110>-Kristallrichtung ausgebildete Einkerbung 32b.
  • Das Bonden des Trägersubstratwafers und des SOI-Schicht-Wafers wird nun beschrieben, wobei ein SMART CUT-Verfahren als Beispiel gezeigt ist.
  • Vor dem Bonden wird die Oxidschicht 2 auf einer Oberfläche eines SOI-Schicht-Wafers 320 und eine Kristalldefektschicht DF durch eine Wasserstoffionen-Implantation IP2 in einem tiefer als die Oxidschicht 2 liegenden Bereich, durch die Dicke DP1 der SOI-Schicht 32 hindurch (siehe 3), ausgebildet.
  • Danach wird, wie in 4 gezeigt, die Oxidschicht 2 des SOI-Schicht-Wafers 320 mit einer Hauptfläche des Trägersubstratwafers 1 durch Bonden verbunden. In 4 ist die Position der gebondeten Ebene als BD gezeigt. Es ist anzumerken, dass der Trägersubstratwafer 1 und der S0I-Schicht-Wafer 320 so durch Bonden verbunden werden, dass ihre <100>-Kristallrichtungen in einem Winkel von 45° oder 135° in Bezug aufeinander ausgerichtet sind.
  • Danach wird eine Wärmebehandlung angewendet, um die Kristalldefektschicht DF dünner zu gestalten, und der SOI-Schicht-Wafer 320 wird von der Kristalldefektschicht DF, wie in 5 gezeigt, getrennt. Zu diesem Zeitpunkt werden auch die Randbereiche des SOI-Schicht-Wafers 320, die nicht fest gebondet sind, entfernt. 5 zeigt die Teilungsebene als DT.
  • Dann wird die Struktur weiter wärmebehandelt, um die Bondfestigkeit zwischen der SOI-Schicht 32 und dem Trägersubstratwafer 1 zu erhöhen, und die Oberfläche der SOI-Schicht 32 wird leicht poliert, um die Rückstände der Kristalldefektschicht zu entfernen. Die in den 1 und 2 gezeigten Halbleiterwafer 100 werden auf diese Art erhalten.
  • Als nächstes wird der Prozess des miteinander Verbindens des Trägersubstratwafers 1 und des SOI-Schicht-Wafers 320 durch Bonden detaillierter beschrieben. Der Bondprozess wird durch Verwendung eines Halbleiterwafer-Herstellungsgeräts, wie z. B. in den 6 und 7 gezeigt, ausgeführt. 7 zeigt den Schnitt VII-VII aus 6.
  • Das Herstellungsgerät weist eine Haltevorrichtung HD auf, um den Trägersubstratwafer 1 zu halten, eine Waferführung GD2, die als Führung zur Positionierung des zu bondenden SOI-Schicht-Wafers 320 verwendet wird, und einen Luftanschluss zum Ansaugen und Halten des Halbleiterwafers. 6 zeigt den SOI-Schicht-Wafer 320 mit gestrichelter Linie und stellt den Trägersubstratwafer 1 darunter deutlich dar.
  • Die Haltevorrichtung HD hat eine Ausnehmung HL mit einer Tiefe DP2, worin der Trägersubstratwafer 1 untergebracht ist. Ein erhabener Bereich HLa ist an der Kante der Ausnehmung HL ausgebildet; der Trägersubstratwafer 1 ist dort untergebracht, wobei der erhabene Bereich HLa mit der Einkerbung 1a in Eingriff oder an dieser befestigt ist.
  • Die Waferführung GD2 ist ein Führungselement, das sich auf der Haltevorrichtung HD befindet, um die Ausnehmung HL zu umgeben. Der erhabene Bereich HLa erstreckt sich auch auf die Waferführung GD2, so dass er auch mit der Einkerbung 32a des SOI-Schicht-Wafers 320 in Eingriff ist.
  • Die Waferführung GD2 weist einen weiteren erhabenen Bereich GD1 auf, der entlang dem in den Zeichnungen gezeigten Pfeil Q zurück und vor bewegt werden kann. Der erhabene Bereich GD1 kann bewegt werden, damit er aus der Waferführung GD2 in Richtung des SOI-Schicht-Wafers herausragt, so dass er mit der Einkerbung 32b des SOI-Schicht-Wafers 320 in <110>-Richtung in Eingriff kommen kann. Der erhabene Bereich GD1 und der erhabenen Bereich HLa sind auf der Waferführung GD2 mit einem Winkel von 45° in Bezug aufeinander positioniert. Der erhabene Bereich GD1 befindet sich auf einem Niveau, das höher ist als der in der Ausnehmung HL untergebrachte Trägersubstratwafer 1, so dass er den Trägersubstratwafer 1 nicht berührt, wenn er bewegt wird.
  • Wenn dieses Herstellungsgerät verwendet wird, wird der erhabene Bereich GD1 in die zurückgezogene Stellung in der Waferführung GD2 gebracht, der Trägersubstratwafer 1 wird in der Ausnehmung HL der Haltevorrichtung HD untergebracht, und dann wird der erhabene Bereich GD1 bewegt, damit er aus der Waferführung GD 2 herausragt. Als nächstes wird der SOI-Schicht-Wafer 320 mit dem Luftanschluss AP aufgenommen und auf den Trägersubstratwafer 1 hinab bewegt, so dass die Einkerbung 32a und die Einkerbung 32b jeweils mit den erhabenen Bereichen HLa und GD1 in Eingriff kommen, und dann werden der SOI-Schicht-Wafer 320 und der Trägersubstratwafer 1 miteinander durch Bonden verbunden. Anschließend wird der erhabene Bereich GD1 in die Waferführung GD2 zurückgezogen und die durch Bonden verbundenen Wafer 1 und 320 werden mit dem Luftanschluss AP hochgezogen und herausgenommen.
  • Wenn die Tiefe DP2 der Ausnehmung HL kleiner als die Dicke des Trägersubstratwafers 1 ausfällt, ragt der in der Ausnehmung HL untergebrachte Trägersubstratwafers 1 etwas über die Oberfläche der Haltevorrichtung HD heraus. Wenn in diesem Falle der erhabene Bereich GD1 bewegt wird, damit er aus der Waferführung GD2 herausragt, sind das untere Ende des erhabenen Bereichs GD1 und die Oberfläche des Trägersubstratwafers 1 nicht allzu weit voneinander beabstandet, und dann kann der SOI-Schicht-Wafer 320 abgelegt werden, da der Eingriff zwischen der Einkerbung 32b und dem erhabenen Bereich GD1 gewährleistet ist.
  • Während des Prozesses des Bondens der zwei Wafer, sind diese so positioniert, dass die Einkerbung 1a des Trägersubstratwafers 1 und die Einkerbung 32a des SOI-Schicht-Wafers 320 miteinander zusammenfallen, während die Einkerbung 32a des SOI-Schicht-Wafers 320 mit dem als Führungselement des Halbleiterwafer-Herstellungsgeräts dienenden erhabenen Bereich GD1 in Eingriff kommt.
  • Es ist anzumerken, dass "das miteinander Zusammenfallen der Einkerbung 1a und der Einkerbung 32a'' nicht bedeutet, dass sich deren Formgebungen perfekt miteinander decken. Zum Beispiel können sich die Tiefen der zwei Einkerbungen 1a und 32a in Richtung des Waferradius ein wenig voneinander unterscheiden. Auch können sich die zentralen Winkel der zwei Einkerbungen 1a und 32a,d. h. der Winkel zwischen den zwei Seiten jeder "aufgefächerten" Formgebung ein wenig voneinander unterscheiden. Es funktioniert so lange mit der Einkerbung 1a und der Einkerbung 32a, wie ihre Formgebungen sich so miteinander decken, dass die Positionierung präzise erreicht werden kann.
  • Somit begrenzt der mit der Einkerbung 32b in Eingriff befindliche erhabene Bereich GD1 die Drehbewegung des SOI-Schicht-Wafers 320 in Richtung der Waferebene, was es ermöglicht, Positionierungsfehlern aufgrund relativer Drehungen zwischen den Wafern wirksamer vorzubeugen, als in einem herkömmlichen Bondprozess, bei welchem die Wafer nur unter Verwendung der Einkerbungen 1a und 32a positioniert werden. Daher können die Wafer äußerst präzise positioniert werden, so dass ein ein hinreichend verbessertes Stromsteuerungsvermögen aufweisender MOS-Transistor TR1 auf dem Halbleiterwafer ausgebildet werden kann, wobei die zwei Wafer in zueinander verschobenen Kristallrichtungen positioniert sind. Des Weiteren treten Schwankungen in der elektrischen Charakteristik unter MOS-Transistoren TR1, die auf verschiedenen Halbleiterwafern ausgebildet sind, weniger wahrscheinlich auf.
  • Es ist anzumerken, dass das Übrige des Herstellungsprozesses eines Halbleiterwafers 100, mit Ausnahme des Bondprozesses, durch das Anwenden eines anderen Verfahrens, wie z. B. eines ELTRAN-Verfahrens als auch des SMART CUT-Verfahrens, durchgeführt werden kann.
  • Daher sieht die bevorzugte Ausführungsform einen Halbleiterwafer und ein entsprechendes Herstellungsverfahren vor, in dem die Einkerbung 32a in <100>-Kristallrichtung und die Einkerbung 32b in <110>-Kristallrichtung in dem SOI-Schicht-Wafer 320 ausgebildet sind, und die zwei Wafer 1 und 320 miteinander durch Bonden verbunden werden, wobei die Einkerbung 32a in <100>-Kristallrichtung und die Einkerbung 1a des Trägersubstratwafers 1 in <110>-Kristallrichtung miteinander zusammenfallen (siehe 8).
  • Wie oben gezeigt, hat der SOI-Schicht-Wafer 320 die Einkerbungen 32a und 32b. Da der Trägersubstratwafer 1 und der SOI-Schicht-Wafer 320 demgemäß unter Verwendung der Einkerbung 1a des Wafers 1 und der Einkerbung 32a des Wafers 320 positioniert werden, kann die Einkerbung 32b des SOI-Schicht-Wafers 320 mit einem Führungselement des Halbleiterwafer-Herstellungsgeräts in Eingriff kommen, um Positionierungsfehler zwischen den Wafern zu vermeiden, die verursacht werden würden, wenn sich die Wafer relativ zueinander drehen. Dies ermöglicht es, die zwei Wafer 1 und 320 äußerst präzise zu positionieren. Demzufolge ist es leicht, den Halbleiterwafer zu spalten, um einen Abschnitt entlang der MOS-Transistor-Kanalrichtung freizulegen, und es ist möglich, einen MOS-Transistor mit einem hinreichend verbesserten Stromsteuerungsvermögen auf dem Halbleiterwafer auszubilden.
  • Da diese bevorzugte Ausführungsform ein Beispiel gezeigt hat, in dem der SOI-Schicht-Wafer 320 und der Trägersubstratwafer 1 miteinander durch Bonden verbunden werden, um einen SOI-Wafer auszubilden, ist die vorliegende Erfindung nicht darauf beschränkt. Das heißt, dass die vorliegende Erfindung auch auf Bulk-Wafer angewendet werden kann, die keine Oxidschicht 2 haben. Das heißt, dass die vorliegende Erfindung auf die Herstellung eines Bulk-Wafers angewendet werden kann, bei der zwei Bulk-Wafer miteinander durch Bonden verbunden werden, wobei ihre Kristallrichtungen zueinander verschoben sind, um letztendlich einen Bulk-Wafer auszubilden, dessen Kristallrichtung an der Oberfläche sich von der in tieferen Bereichen unterscheidet.
  • Und auch weil diese bevorzugte Ausführungsform ein Beispiel gezeigt hat, in dem Einkerbungen verwendet werden, um die Kristallrichtungen anzugeben, können beliebige Kerben von anderer Gestalt, wie z. B. Orientierungsflächen verwendet werden, um die Kristallrichtungen aufzuzeigen.
  • Da diese bevorzugte Ausführungsform außerdem ein Beispiel gezeigt hat, in dem Einkerbungen 32a und 32b in dem SOI-Schicht-Wafer 320 entsprechend in <100>- und <110>-Kristallrichtungen ausgebildet sind, ist die Erfindung nicht auf dieses Beispiel beschränkt. Die Einkerbungen 32a und 32b können in anderen Richtungen als in <100>- und <110>-Kristallrichtungen ausgebildet sein, und sie können in einem anderen Verhältnis mit Bezug aufeinander positioniert werden.
  • Zweite bevorzugte Ausführungsform
  • Diese bevorzugte Ausführungsform zeigt ein Verfahren, das geeignet ist, SOI-Wafer herzustellen, bei dem, wie bei dem Halbleiterwafer 100 aus 1 gezeigt, eine SOI-Schicht und ein Trägersubstratwafer so durch Bonden verbunden werden, dass die Kristallrichtungen zueinander verschoben sind.
  • Die 9 und 11 sind Querschnittansichten, die ein Halbleiterwafer-Herstellungsverfahren gemäß dieser bevorzugten Ausführungsform zeigen.
  • Zuerst werden ein SOI-Schicht-Wafer 321 und ein Trägersubstratwafer 1 vorbereitet, wobei beide Halbleiterwafer sind, die eine (100)-Ebene als eine Hauptfläche haben, und die so miteinander durch Bonden verbunden werden, dass eine <100>-Kristallrichtung des SOI-Schicht-Wafers 321 und eine <110>-Kristallrichtung des Trägersubstratwafers 1 miteinander zusammenfallen (siehe 9). 9 zeigt die Position der gebondeten Ebene als BD. In diesem Stadium existiert keine Oxidschicht auf dem SOI-Schicht-Wafer 321 und auf dem Trägersubstratwafer 1.
  • Vorzugsweise sind in diesem Bondprozess eine Vielzahl von Einkerbungen an der Kante des SOI-Schicht-Wafers 321 ausgebildet, wie in der ersten bevorzugten Ausführungsform gezeigt wurde, und die zwei Wafer werden durch Verwendung des in den 6 und 7 gezeigten Halbleiterwafer-Herstellungsgerätes präzise positioniert. Jedoch ist diese bevorzugte Ausführungsform nicht auf dieses Beispiel beschränkt.
  • Als nächstes wird die Oberfläche des SOI-Schicht-Wafers 321 durch Schleifen, CMP (Chemical Mechanical Polishing), chemische Behandlung o. Ä. bearbeitet, um den SOI-Schicht-Wafer 321 dünner zu gestalten und eine Halbleiterschicht 322 auszubilden (siehe 10). Die Dicke TH der Halbleiterschicht 322 kann z. B. etwa 100 bis 1000 nm betragen.
  • Als nächstes erfolgt eine Sauerstoffionen-Implantation IP1 von der Seite der Halbleiterschicht 322 in den Bereich, wo die zwei Wafer miteinander durch Bonden verbunden sind (in eine Umgebung der gebondeten Ebene BD). Dann wird die Struktur bei einer Temperatur von ungefähr 1300°C bis 1400°C thermisch bearbeitet, um den mit Sauerstoffionen implantierten Bereich in eine Oxidschicht 2 auszubilden. Daher bildet der Bereich der Halbleiterschicht 322, der nicht-oxidiert belassen wird, die SOI-Schicht 32 (siehe 11). Die Dosis an Sauerstoffionen kann z. B. 1 × 1017 bis 1 × 1018 cm–2 betragen.
  • Gemäß dieser bevorzugten Ausführungsform werden der SOI-Schicht-Wafer 321 und der Trägersubstratwafer 1 miteinander durch Bonden verbunden, wobei ihre Kristallrichtungen zueinander verschoben sind, mit Sauerstoffionen implantiert und thermisch verarbeitet, um einen mit Sauerstoffionen implantierten Bereich in der Oxidschicht 2 auszubilden.
  • Bei allgemeinen Bondverfahren wird eine Oxidschicht auf einer Oberfläche auf einem der Wafer ausgebildet, und dann wird dieser Wafer mit einem anderen durch Bonden verbunden, ohne dass eine Sauerstoffionen-Implantation nötig wäre. Die Ungleichmäßigkeit der Schichtdicke der SOI-Schicht kann jedoch leicht durch eine präzise Steuerung der Sauerstoffionen-Implantation vermieden werden, um einen dünne Schicht mit einer gleichmäßigen Dicke auszubilden.
  • Somit ermöglicht diese bevorzugte Ausführungsform die Herstellung eines SOI-Wafers, bei dem eine Ungleichmäßigkeit bzgl. der Schichtdicke der SOI-Schicht 32 reduziert ist. Die reduzierte Ungleichmäßigkeit bzgl. der Schichtdicke der SOI-Schicht verbessert das Stromsteuerungsvermögen. Somit kann der Halbleiterwafer leicht gespalten werden, so dass ein Abschnitt entlang der MOS-Transistor-Kanalrichtung freigelegt wird und ein MOS-Transistor, der ein beachtlich verbessertes Stromsteuerungsvermögen hat, auf dem Halbleiterwafer ausgebildet werden kann.
  • Obwohl die Erfindung im Detail beschrieben wurde, ist die vorangehende Beschreibung in allen Aspekten illustrativ und nicht darauf beschränkt. Es versteht sich, dass zahlreiche andere Modifikationen und Variationen entwickelt werden können, ohne den Schutzumfang der Erfindung zu verlassen.

Claims (7)

  1. Halbleiterwafer, der Folgendes aufweist: - einen ersten Halbleiterwafer (320), der eine Vielzahl von an Kantenbereichen, in Kristallrichtungen ausgebildete Kerben (32a, 32b) hat; und - einen zweiten Halbleiterwafer (1), der eine an einem Kantenbereich, in einer Kristallrichtung ausgebildete Kerbe (1a) hat; wobei eine Kerbe (32a) aus einer Vielzahl von Kerben des ersten Halbleiterwafers und die Kerbe (1a) des zweiten Halbleiterwafers in verschiedenen Kristallrichtungen ausgebildet sind; wobei der erste und der zweite Halbleiterwafer miteinander durch Bonden verbunden sind, wobei die eine Kerbe (32a) aus der Vielzahl von Kerben des ersten Halbleiterwafers und die Kerbe (1a) des zweiten Halbleiterwafers miteinander zusammenfallen.
  2. Halbleiterwafer nach Anspruch 1, wobei ein MOS-Transistor (TR1) auf dem ersten Halbleiterwafer ausgebildet ist, und der MOS-Transistor so angeordnet ist, dass seine Kanalrichtung parallel zu einer < 100>-Kristallrichtung des ersten Halbleiterwafers ist, und wobei der erste und der zweite Halbleiterwafer miteinander durch Bonden verbunden sind, wobei ihre Kristallrichtungen um 45° oder 135° zueinander verschoben sind.
  3. Halbleiterwafer nach Anspruch 1 oder 2, wobei der Halbleiterwafer eine SOI (Silicon On Insulator oder Semiconductor On Insulator)-Struktur hat.
  4. Halbleiterwafer-Herstellungsverfahren, das folgende Schritte aufweist: (a) Vorbereiten eines ersten und eines zweiten Halbleiterwafers (1, 321); (b) Bonden einer Hauptfläche des zweiten Halbleiterwafers an die Hauptfläche des ersten Halbleiterwafers; (c) Implantieren von Sauerstoffionen von der Seite des ersten Halbleiterwafers in die Umgebung eines Bereichs, wo der erste und der zweite Halbleiterwafer miteinander durch Bonden verbunden sind; und (d) Ausbilden des mit Sauerstoffionen implantierten Bereichs in eine Oxidschicht (2) durch Wärmebehandlung.
  5. Halbleiterwafer-Herstellungsverfahren nach Anspruch 4, wobei Kristallrichtungen des ersten und des zweiten Halbleiterwafers in Bezug aufeinander um 45° oder 135° verschoben sind.
  6. Halbleiterwafer-Herstellungsverfahren, das folgende Schritte aufweist: (a) Vorbereiten eines ersten Halbleiterwafers (321), der eine Vielzahl von an Kantenbereichen, in Kristallrichtungen ausgebildete Kerben (32a, 32b) hat; (b) Vorbereiten eines zweiten Halbleiterwafers (1), der eine an einem Kantenbereich, in Kristallrichtung ausgebildete Kerbe (1a) hat, wobei die Kristallrichtung zu der Kristallrichtung der einen Kerbe (32a) aus der Vielzahl von Kerben des ersten Halbleiterwafers verschieden ist; (c) Verbinden des ersten und des zweiten Halbleiterwafers durch Bonden miteinander, während die eine Kerbe (32a) aus der Vielzahl von Kerben des ersten Halbleiterwafers und die Kerbe (1a) des zweiten Halbleiterwafers verwendet werden, um den ersten und den zweiten Halbleiterwafer zu positionieren, wobei eine andere Kerbe aus der Vielzahl von Kerben des ersten Halbleiterwafers mit einem Führungsbereich (GD1) eines Halbleiterwafer-Herstellungsgeräts in Eingriff kommt; (d) Implantieren von Sauerstoffionen von der Seite des ersten Halbleiterwafers in die Umgebung eines Bereichs, in dem der erste und der zweite Halbleiterwafer miteinander durch Bonden verbunden sind; und (e) Ausbilden des mit den Sauerstoffionen implantierte Bereichs durch eine Wärmebehandlung in eine Oxidschicht (2).
  7. Halbleiterwafer-Herstellungsverfahren nach Anspruch 6, wobei die eine Kerbe (32a) aus den Kerben des ersten Halbleiterwafers und die Kerbe (1a) des zweiten Halbleiterwafers in Positionen ausgebildet sind, die in Bezug aufeinander um 45° oder 135° verschoben sind.
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