KR100526387B1 - 반도체 웨이퍼 및 그 제조 방법 - Google Patents

반도체 웨이퍼 및 그 제조 방법 Download PDF

Info

Publication number
KR100526387B1
KR100526387B1 KR10-2003-0040469A KR20030040469A KR100526387B1 KR 100526387 B1 KR100526387 B1 KR 100526387B1 KR 20030040469 A KR20030040469 A KR 20030040469A KR 100526387 B1 KR100526387 B1 KR 100526387B1
Authority
KR
South Korea
Prior art keywords
wafer
semiconductor wafer
notches
semiconductor
soi layer
Prior art date
Application number
KR10-2003-0040469A
Other languages
English (en)
Other versions
KR20040028483A (ko
Inventor
이와마쯔도시아끼
마에다시게노부
Original Assignee
가부시끼가이샤 르네사스 테크놀로지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 르네사스 테크놀로지 filed Critical 가부시끼가이샤 르네사스 테크놀로지
Publication of KR20040028483A publication Critical patent/KR20040028483A/ko
Application granted granted Critical
Publication of KR100526387B1 publication Critical patent/KR100526387B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67092—Apparatus for mechanical treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02027—Setting crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54493—Peripheral marks on wafers, e.g. orientation flats, notches, lot number
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

본 발명은 MOS 트랜지스터의 전류 구동력을 충분히 향상시키는 것이 가능한 반도체 웨이퍼 및 그 제조 방법을 제공한다. 이를 위해, SOI층(32)이 형성되는 SOI층용 웨이퍼에 결정 방위 <100>의 노치(32a)와 결정 방위 <110>의 노치(32b)를 형성한다. 노치(32a)와 지지 기판측 웨이퍼(1)의 결정 방위 <110>의 노치(1a)가 서로 일치한 상태에서 SOI층용 웨이퍼 및 지지 기판측 웨이퍼(1)를 서로 접합한다. 두개의 웨이퍼를 위치시키기 위해 노치(32a)와 노치(1a)를 이용하여 두개의 웨이퍼의 접합을 행할 때에, SOI층 웨이퍼의 다른 노치(32b)를 반도체 웨이퍼 제조 장치의 가이드 부분에 결합하여, 웨이퍼 사이에서의 회전 이동에 의한 위치 어긋남의 방지를 도모하는 것이 가능하다. 이것에 의해, 양 웨이퍼에서 결정 방위를 달리 하여 전류 구동력을 충분히 향상시킨 MOS 트랜지스터를 반도체 웨이퍼 상에 형성할 수 있다.

Description

반도체 웨이퍼 및 그 제조 방법{SEMICONDUCTOR WAFER AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 웨이퍼 및 그 제조 방법에 관한 것이다.
종래의 SOI(Silicon On Insulator 또는 Semiconductor On Insulator) 웨이퍼에서는 예를 들면, 실리콘 기판으로 이루어지는 지지 기판측 웨이퍼의 일 주 표면(一主表面)에 산화막층이 형성되고, 산화막층의 상면에 SOI층이 형성되어 있다. 이 SOI층 및 산화막층은 주 표면에 산화막이 형성된 실리콘 기판으로 이루어지는 SOI층용 웨이퍼가 지지 기판측 웨이퍼에 접합된 후, 그 일부가 제거 됨으로써 형성된 것이다.
지지 기판측 웨이퍼와 SOI층용 웨이퍼를 접합시킨 후에 SOI층용 웨이퍼의 불필요한 부분을 제거할 때에는 SMART CUT(등록 상표)법이나 ELTRAN(등록 상표)법 등이 채용된다(특허 문헌1 참조).
SOI층에 형성되는 MOS(Metal Oxide Semiconductor) 트랜지스터는 그 채널 방향이 예를 들면, SOI층의 결정 방위 <100>과 평행하게 되도록 배치되어 있다. 채널 방향을 결정 방위 <100>과 평행하게 배치함으로써, P 채널 MOS 트랜지스터의 전류 구동력이 15퍼센트 정도 향상하고, 또한 단채널 효과도 작아지는 것을 알 수 있다.
전류 구동력이 향상되는 이유는 결정 방위 <100>의 정공의 이동도 쪽이 결정 방위 <110>의 정공의 이동도보다도 크기 때문이고, 단채널 효과가 작아지는 이유는 결정 방위 <100>의 붕소의 확산 계수값 쪽이 결정 방위 <110>의 붕소의 확산 계수값보다도 작기 때문이라고 생각된다.
또, SOI 웨이퍼에서는 SOI층 및 산화막층의 형성 모체인 SOI층용 웨이퍼와 지지 기판측 웨이퍼와의 사이에서, 서로의 결정 방위가 45°(또는 135°이어도 가능) 어긋난 상태로 접합되는 경우가 있다. 구체적으로는, SOI층에서의 결정 방위 <100>과 지지 기판측 웨이퍼에서의 결정 방위 <110>이 일치하도록 양 웨이퍼가 접합된다. 그것은 이하의 이유 때문이다.
(100) 웨이퍼의 경우, 결정면 {110}을 따라 벽개(劈開)(cleave)된다. 따라서, SOI층용 웨이퍼의 결정 방위 <100>을 지지 기판측 웨이퍼의 결정 방위 <110>에 일치시켜 접합하면, 시험 연구를 위한 벽개 시에 웨이퍼 두께의 대부분을 차지하는 지지 기판측 웨이퍼(1)의 벽개면 {110}을 따라 웨이퍼를 분할할 수 있다. 한편, SOI층측은 결정 방위가 어긋나 있기 때문에, 채널 방향이 결정 방위 <100>에 평행한 MOS 트랜지스터를 형성할 수 있다.
이에 의해, 벽개 시에는 지지 기판측 웨이퍼(1)가 결정 방위 <110>을 따라 분할되는 데 대하여, SOI층은 결정 방위 <100>을 따라 분할되는 것으로 된다. 따라서, 양 웨이퍼의 결정 방위를 어긋나게 접합하면, MOS 트랜지스터의 채널 방향을 따른 단면을 용이하게 노출시키는 것이 가능하다는 이점이 있다.
또, 본 출원 발명에 관련된 선행 기술 문헌 정보로서는 다음의 것이 있다.
<특허 문헌1>
일본 특개2002-134374호 공보
<특허 문헌2>
일본 특개평9-153603호 공보
<비 특허 문헌1>
G. Scott et al.,「NMOS Drive Current Reduction Caused by Transistor Layout and Trench Isolation Induced Stress」, (미국), IEDM, 1999
종래의 SOI 웨이퍼의 제조에서는 예를 들면, 이하와 같은 제조 방법이 채용된다.
먼저, 어느 것이나 (100) 면이 주 표면으로 되는 (100) 웨이퍼인 SOI층용 웨이퍼와 지지 기판측 웨이퍼를 입수한다. 그리고, SOI층용 웨이퍼의 결정 방위 <100>의 방향의 단부에 노치(notch)(배향판이어도 가능)를 형성하고, 지지 기판측 웨이퍼의 결정 방위 <110>의 방향의 단부에 노치(배향판이어도 가능)를 형성한다. 그리고, SOI층에서의 결정 방위 <100>과 지지 기판측 웨이퍼에서의 결정 방위 <110>이 일치하도록 양 기판을 접합한다.
이 접합 공정에서는 지지 기판측 웨이퍼의 노치와 SOI층용 웨이퍼의 노치를 일치시켜 접합이 행해진다. 그러나, 이들 노치만으로 위치 정합을 행하면, SOI층에서의 결정 방위 <100>과 지지 기판측 웨이퍼에서의 결정 방위 <110>을 정확하게 일치시킬 수 없는 경우가 있다.
이러한 웨이퍼 사이에서의 위치 어긋남이 생기면, MOS 트랜지스터의 채널 방향을 SOI층의 결정 방위 <100>에 정확히 정합할 수 없어서, 양자 간에 어긋남이 생긴다. MOS 트랜지스터는 지지 기판측 웨이퍼의 위치를 기준으로 하여 형성되기 때문이다.
따라서, 이러한 경우, MOS 트랜지스터의 전류 구동력을 충분히 향상시킬 수 없다. 또한, 제조된 SOI 웨이퍼마다 표면에 형성된 MOS 트랜지스터의 전기 특성에 변동이 생기게 된다.
따라서, 본 발명의 과제는 MOS 트랜지스터의 전류 구동력을 충분히 향상시키는 것이 가능한 반도체 웨이퍼, 및 그 제조 방법을 제공하는 것에 있다.
본 발명에 따른 반도체 웨이퍼는, 결정 방위의 방향의 단부에 형성된 복수의 절결(cut)을 갖는 제1 반도체 웨이퍼와, 결정 방위의 방향의 단부에 형성된 절결을 갖는 제2 반도체 웨이퍼를 포함하고, 상기 제1 반도체 웨이퍼의 상기 복수의 절결 중 하나와 상기 제2 반도체 웨이퍼의 상기 절결은 다른 결정 방위로 형성되고, 상기 제1 반도체 웨이퍼의 상기 복수의 절결 중 하나와 상기 제2 반도체 웨이퍼의 상기 절결은 서로 일치한 상태로 상기 제1 및 제2 반도체 웨이퍼가 접합된 반도체 웨이퍼이다.
본 발명에 따른 반도체 웨이퍼의 제조 방법은, (a) 제1 및 제2 반도체 웨이퍼를 준비하는 공정과, (b) 상기 제2 반도체 웨이퍼의 주 표면을 상기 제1 반도체 웨이퍼의 주 표면에 접합하는 공정과, (c) 상기 제1 및 제2 반도체 웨이퍼의 접합 개소의 근방에 상기 제1 반도체 웨이퍼측으로부터 산소 이온을 주입하는 공정과, (d) 열 처리에 의해 산소 이온 주입 개소를 산화막층이 되도록 형성하는 공정을 포함하는 반도체 웨이퍼의 제조 방법이다.
본 발명에 따른 반도체 웨이퍼의 제조 방법은, (a) 결정 방위의 방향의 단부에 복수의 절결이 각각 형성된 제1 반도체 웨이퍼를 준비하는 공정과, (b) 상기 제1 반도체 웨이퍼의 상기 복수의 절결 중 하나의 결정 방위의 방향과는 다른 결정 방위의 방향의 단부에 절결이 형성된 제2 반도체 웨이퍼를 준비하는 공정과, (c) 상기 제1 반도체 웨이퍼의 상기 복수의 절결 중 하나와 상기 제2 반도체 웨이퍼의 상기 절결을 상기 제1 및 제2 반도체 웨이퍼의 위치 정합에 이용하면서, 상기 제1 반도체 웨이퍼의 상기 복수의 절결 중 다른 절결을 반도체 웨이퍼 제조 장치의 가이드 부분에 결합시켜 상기 제1 및 제2 반도체 웨이퍼를 접합하는 공정과, (d) 상기 제1 및 제2 반도체 웨이퍼의 접합 개소의 근방에 상기 제1 반도체 웨이퍼측으로부터 산소 이온을 주입하는 공정과, (e) 열 처리에 의해 산소 이온 주입 개소를 산화막층이 되도록 형성하는 공정을 포함하는 반도체 웨이퍼의 제조 방법이다.
<실시예 1>
도 1은 본 실시예에 따른 반도체 웨이퍼를 도시하는 상면도이다. 이 반도체 웨이퍼(100)는 (100) 면이 주 표면으로 되는 (100) 웨이퍼이다(도 1에 도시한 점을 내포하는 원은 (100) 면의 법선 방향을 나타내는 화살표의 의미). 또한, 도 2는 도 1에 도시한 절단선 II-II에서의 단면을 나타내는 도면이다.
SOI 웨이퍼(100)에서는 예를 들면, 실리콘 기판으로 이루어지는 지지 기판측 웨이퍼(1)의 일 주 표면에 산화막층(2)이 형성되고, 산화막층(2)의 상면에 SOI층(32)이 형성되어 있다. 이 SOI층(32) 및 산화막층(2)은 주 표면에 산화막이 형성된 실리콘 기판으로 이루어지는 SOI층용 웨이퍼가 지지 기판측 웨이퍼(1)에 접합된 후, 그 일부를 제거함으로써 형성할 수 있다. 또, SOI층(32) 및 산화막층(2)과 지지 기판측 웨이퍼(1)은 거의 동일한 직경으로 되지만, 방법에 따라 양자의 직경이 약간 다른 경우도 있다.
그리고, SOI층(32)의 표면에는 MOS 트랜지스터 등의 디바이스 및 이들 디바이스 사이를 접속하는 배선 등을 포함하는 반도체 장치가 형성된다. 도 1에 도시한 MOS 트랜지스터 TR1이 그 일례이다. 또, MOS 트랜지스터 TR1 내에 나타낸 기호 S는 소스를, 기호 D는 드레인을, 기호 G는 게이트를 각각 나타낸다.
이 MOS 트랜지스터 TR1은 그 채널 방향이 SOI층(32)의 결정 방위 <100>에 평행하게 되도록 배치된다.
반도체 웨이퍼(100)에서는 지지 기판측 웨이퍼(1)의 결정 방위 <110>의 방향의 단부에 노치(1a)가 형성되고, SOI층(32)의 단부에는 결정 방위 <100>의 노치(32a) 및 결정 방위 <110>의 노치(32b)가 각각 형성되어 있다.
이하, SMART CUT 법을 예로 채용하여 지지 기판측 웨이퍼와 SOI층측 웨이퍼와의 접합에 대해 설명하기로 한다.
접합 전의 단계에서, SOI층용 웨이퍼(320)의 표면에는 산화막층(2)을 형성하여 둔다. 그리고 또한, SOI층(32)의 두께 DP1분만큼 산화막층(2)보다 깊은 곳에 수소 이온 주입 IP2를 행하고, 결정 결함층 DF를 형성한다(도 3).
다음으로, 도 4에 도시한 바와 같이 SOI층용 웨이퍼(320)의 산화막층(2)을 지지 기판측 웨이퍼(1)의 주 표면에 접합한다. 도 4에서는 접합면의 위치를 부호 BD로 나타내고 있다. 또, 이 때 지지 기판측 웨이퍼(1)와 SOI층용 웨이퍼(320) 사이에서 결정 방위 <100>을 상호 45°또는 135°어긋나게 접합한다.
다음으로, 열처리를 행하고 결정 결함층 DF를 취약화시켜(weaken), 도 5에 도시한 바와 같이 결정 결함층 DF에서 SOI층용 웨이퍼(320)를 분할한다. 이 때, SOI층용 웨이퍼(320) 중 접착 강도가 약한 주연부(周緣部)도 제거된다. 또, 도 5에서는 분할면을 기호 DT로 나타내고 있다.
그리고, 이 상태에서 열 처리를 추가하여 SOI층(32)과 지지 기판측 웨이퍼(1)와의 접합 강도를 상승시키고, SOI층(32)의 표면을 경연마하여(lightely polished) 잔존하는 결정 결함층의 제거를 행한다. 상술한 공정을 이용함으로써, 도 1 및 도 2에 도시한 반도체 웨이퍼(100)을 얻을 수 있다.
다음으로, 지지 기판측 웨이퍼(1)와 SOI층용 웨이퍼(320)와의 접합 공정의 상세를 설명하기로 한다. 접합 공정에서는 예를 들면, 도 6 및 도 7에 도시한 바와 같은 반도체 웨이퍼 제조 장치가 이용된다. 또, 도 7은 도 6에 도시한 절단선 VII-VII에서의 단면을 나타낸 도면이다.
이 제조 장치는 지지 기판측 웨이퍼(1)를 지지하는 지지대 HD와, SOI층용 웨이퍼(320)의 접합 시의 위치 정합 가이드로서 이용되는 웨이퍼 가이드 GD2와, 반도체 웨이퍼를 흡인하여 파지하는 에어 핀 AP을 포함하고 있다. 또, 도 6에서는 SOI층용 웨이퍼(320)를 파선으로 표시하여, 그 하측에 위치하는 지지 기판측 웨이퍼(1)를 명시하고 있다.
지지대 HD에는 지지 기판측 웨이퍼(1)가 장착된 깊이 DP2의 오목부 HL이 형성되어 있다. 그리고, 오목부 HL의 단부에는 지지 기판측 웨이퍼(1)가 장착되었을 때에 그 노치(1a)에 결합하는 볼록부 HLa가 형성되어 있다.
또한, 웨이퍼 가이드 GD2는 오목부 HL을 둘러싸고 지지대 HD 위에 설치된 가이드 부재이다. 볼록부 HLa는 이 웨이퍼 가이드 GD2에도 연장되어 형성되고, SOI층용 웨이퍼(320)의 노치(32a)에도 결합하는 것이 가능하게 되어 있다.
웨이퍼 가이드 GD2에는 또한, 도면에 도시한 화살표 Q를 따라 전후로 가동하는 볼록부 GD1이 형성되어 있다. 볼록부 GD1은 웨이퍼 가이드 GD2로부터 SOI층용 웨이퍼(320)측으로 돌출되도록 이동하고, SOI층용 웨이퍼(320)의 결정 방위 <110>의 노치(32b)에 결합하는 것이 가능하다. 이 볼록부 GD1와 볼록부 HLa는 45°만큼 서로 어긋나도록 웨이퍼 가이드 GD2에 각각 배치된다. 볼록부 GD1은 오목부 HL에 있는 지지 기판측 웨이퍼(1)보다도 상측에 배치되며, 그 진퇴에 의해서도 지지 기판측 웨이퍼(1)와 접촉하지 않는다.
이 제조 장치에서는 먼저, 볼록부 GD1을 웨이퍼 가이드 GD2측으로 퇴각시켜 두고, 지지 기판측 웨이퍼(1)를 지지대 HD의 오목부 HL에 장착하며, 그 후 볼록부 GD1을 웨이퍼 가이드 GD2로부터 돌출시킨다. 그리고, 에어 핀 AP로 SOI층용 웨이퍼(320)를 파지하고, 노치(32a)를 볼록부 HLa에, 노치(32b)를 볼록부 GD1에 각각 결합시키면서 강하시켜서, 지지 기판측 웨이퍼(1)로의 접합을 행한다. 그리고, 볼록부 GD1을 웨이퍼 가이드 GD2로 퇴각시켜서 접합된 지지 기판측 웨이퍼(1) 및 SOI층용 웨이퍼(320)를 에어 핀 AP에 의해 들어올 때 추출한다.
또, 오목부 HL의 깊이 DP2를 지지 기판측 웨이퍼(1)의 두께보다도 작게 하여 두면, 지지 기판측 웨이퍼(1)를 오목부 HL 내에 장착시켰을 때에, 지지 기판측 웨이퍼(1)는 지지대 HD의 표면보다도 약간 돌출한다. 이 경우에는 볼록부 GD1이 웨이퍼 가이드 GD2로부터 돌출되도록 이동했을 때에, 볼록부 GD1의 저면과 지지 기판측 웨이퍼(1)의 표면이 지나치게 이격되지 않도록 할 수 있어서, 노치(32b)로의 볼록부 GD1의 결합을 확실하게 유지하면서 SOI층용 웨이퍼(320)를 강하시킬 수 있다.
이 공정에서는 지지 기판측 웨이퍼(1)의 노치(1a)와 SOI층용 웨이퍼(320)의 노치(32a)를 일치시켜 위치 정합에 이용하면서, SOI층용 웨이퍼(320)의 노치(32b)를 반도체 웨이퍼 제조 장치의 가이드 부분인 볼록부 GD1에 결합시켜 양 웨이퍼를 접합하고 있다.
또, 여기서 말하는 노치(1a)와 노치(32a)의 일치는, 형상의 완전한 일치를 의미하는 것은 아니다. 예를 들면, 웨이퍼의 반경 방향으로의 노치의 깊이(depth) 량이 양 노치(1a, 32a)에서 약간 달라도 된다. 또한, 양 노치(1a, 32a)에서 부채형의 펼쳐진 각도가 약간 달라도 된다. 노치(1a)와 노치(32a)는 위치 정합을 고정밀도로 행할 수 있는 정도로 형상이 일치되어 있으면 된다.
따라서, 노치(32b)에 결합된 볼록부 GD1이 웨이퍼 평면 방향으로의 SOI층용 웨이퍼(320)의 회전 이동을 제한하게 되고, 노치(1a, 32a)만으로 위치 정합을 행하고 있던 종래의 접합 공정에 비해, 웨이퍼 사이에서의 회전 이동에 의한 위치 어긋남의 방지를 도모하는 것이 가능하다. 이것에 의해, 양 웨이퍼의 위치 정합을 고정밀도로 행하는 것이 가능해지고, 양 웨이퍼에서 결정 방위를 달리 하여 전류 구동력을 충분히 향상시킨 MOS 트랜지스터 TR1을 반도체 웨이퍼 상에 형성할 수 있다. 또한, 형성된 MOS 트랜지스터 TR1의 전기 특성으로, 반도체 웨이퍼마다의 불균일성이 생기기 어렵다.
또, 반도체 웨이퍼(100)의 제조 방법 중 접합 공정 이외의 공정에 대해서는, 물론 SMART CUT법 이외에도 ELTRAN법 등 다른 방법을 채용해도 된다.
이상과 같이, 본 실시예는 SOI층용 웨이퍼(320)에 결정 방위 <100>의 노치(32a)와 결정 방위 <110>의 노치(32b)를 형성하고, 그 중 결정 방위 <100>의 노치(32a)와 지지 기판측 웨이퍼의 결정 방위 <110>의 노치(1a)가 서로 일치한 상태에서 양 웨이퍼(1, 320)를 접합한 반도체 웨이퍼 및 그 제조 방법(도 8)이다.
SOI층용 웨이퍼(320)에 노치(32a, 32b)를 형성하기 때문에, 지지 기판측 웨이퍼(1)의 노치(1a)와 SOI층용 웨이퍼(320)의 노치(32a)를 위치 정합에 이용하면서 양 웨이퍼(1, 320)의 접합을 행할 때에, SOI층용 웨이퍼(320)의 노치(32b)를 반도체 웨이퍼 제조 장치의 가이드 부분에 결합하고, 웨이퍼 사이에서의 회전 이동에 의한 위치 어긋남의 방지를 도모하는 것이 가능하다. 이것에 의해, 양 웨이퍼(1, 320)의 위치 정합을 고정밀도로 행하는 것이 가능해진다. 그 결과, 반도체 웨이퍼의 벽개 시에 MOS 트랜지스터의 채널 방향을 따른 단면을 용이하게 노출시키는 것이 가능하고, 또한 전류 구동력을 충분히 향상시킨 MOS 트랜지스터를 반도체 웨이퍼 상에 형성할 수 있다.
또한, 본 실시예에서는 SOI층용 웨이퍼(320)와 지지 기판측 웨이퍼(1)를 접합하여 SOI 웨이퍼를 형성하는 경우에 대하여 나타내었지만, 본 발명은 이것에 한정되는 것도 아니다. 즉, 예를 들면 산화막층(2)을 갖지 않는 벌크 웨이퍼에 본 발명을 적용해도 된다. 즉, 2개의 벌크 웨이퍼를 이들 결정 방위를 어긋나게 접합하여, 표면측의 결정 방위와 웨이퍼내 깊이 부분의 결정 방위가 다른 벌크 웨이퍼를 형성하는 경우에도 본 발명을 적용할 수 있다.
또한, 본 실시예에서는 결정 방위 표시부로서 노치를 채용하는 경우를 나타내었지만, 결정 방위를 나타내는 절결이면 되고, 배향판 등 다른 절결 형상을 채용해도 된다.
또한, 본 실시예에서는 SOI층용 웨이퍼(320)에 형성된 노치(32a, 32b)는 결정 방위 <100>, <110>의 방향에 형성되는 것으로 하였지만, 이것에 한정되는 것은 아니다. 노치(32a, 32b)는 각각, 상기 결정 방위 <100>, <110> 이외의 방향에 형성되어 있어도 되고, 또한 양자 간의 상대적 위치 관계에 대해서도 제한되는 것은아니다.
<실시예 2>
본 실시예는 도 1의 반도체 웨이퍼(100)와 같은, SOI층과 지지 기판측 웨이퍼에서 결정 방위가 다른 SOI 웨이퍼를 제조하는데 적합한 제조 방법이다.
도 9∼도 11은 본 실시예에 따른 반도체 웨이퍼의 제조 방법을 도시하는 단면도이다.
먼저, 또한 (100) 면이 주 표면으로 되는 반도체 웨이퍼인 SOI층용 웨이퍼(321)와 지지 기판측 웨이퍼(1)를 준비하고, SOI층용 웨이퍼(321)에서의 결정 방위 <100>과 지지 기판측 웨이퍼(1)에서의 결정 방위 <110>이 일치하도록 양 기판을 접합한다(도 9). 또, 도 9에서는 접합면의 위치를 부호 BD로 나타내고 있다. 이 단계에서는 SOI층용 웨이퍼(321)와 지지 기판측 웨이퍼(1)의 어느 것에도 산화막층은 형성되어 있지 않다.
또한, 이 접합 공정에서는 실시예 1에 도시한 바와 같이, SOI층용 웨이퍼(321)의 단부에 복수의 노치를 형성하고, 도 6 및 도 7에 도시한 반도체 웨이퍼 제조 장치를 이용하여 양 웨이퍼의 고정밀도의 위치 정합을 행하는 것이 바람직하다. 그러나, 본 실시예는 그것에 한정되는 것은 아니다.
다음으로, SOI층용 웨이퍼(321)의 표면에, 연삭 가공(그라인드(grind))이나 CMP(Chemical Mechanical Polishing), 약액(藥液) 처리 등을 행하고, SOI층용 웨이퍼(321)을 박막화하여 반도체층(322)을 형성한다(도 10). 반도체층(322)의 두께 TH는 예를 들면, 약 100∼1000nm를 채용할 수 있다.
다음으로, 양 웨이퍼의 접합 개소의 근방(접합면의 위치 BD의 근방)에 반도체층(322) 측으로부터 산소 이온 주입 IP1을 행한다. 그리고, 1300℃∼1400℃ 정도의 온도로 열 처리를 행하고, 산소 이온 주입 개소를 산화막층(2)에 형성한다. 이것에 의해, 반도체층(322) 중 산화되지 않은 부분이 SOI층(32)으로서 남는다(도 11). 또, 산소 이온의 주입량은 예를 들면, 1×1017∼1×1018cm-2를 채용할 수 있다.
본 실시예에 따르면, SOI층용 웨이퍼(321)와 지지 기판측 웨이퍼(1)의 결정 방위가 서로 어긋난 상태에서 양 웨이퍼를 접합한 후, 산소 이온을 주입하고, 열 처리에 의해 산소 이온 주입 개소를 산화막층(2)에 형성한다.
접합법으로서는 일반적으로, 한쪽 웨이퍼의 표면에 산화막층을 형성한 후에 다른 쪽 웨이퍼에 접합을 행하기 때문에, 산소 이온 주입을 행할 필요는 없다. 그러나, 산소 이온 주입의 정밀도를 높임으로써 SOI층의 막 두께의 불균일성을 억제하는 것이 용이하여 균일 박막화에 우수하다.
따라서, 본 실시예에 따르면, SOI층(32)의 막 두께의 불균일성이 적은 SOI 웨이퍼를 제조할 수 있다. SOI층의 막 두께의 불균일성이 적음은 전류 구동력의 향상에 이바지하기 때문에, 그 결과 반도체 웨이퍼의 벽개 시에 MOS 트랜지스터의 채널 방향을 따른 단면을 용이하게 노출시키는 것이 가능하고, 또한 전류 구동력을 충분히 향상시킨 MOS 트랜지스터를 반도체 웨이퍼 상에 형성할 수 있다.
본 발명에 따르면, 제1 반도체 웨이퍼에는 복수의 절결이 형성되고, 또한 제1 반도체 웨이퍼의 복수의 절결 중 하나와 제2 반도체 웨이퍼의 절결이 서로 일치한 상태에서 제1 및 제2 반도체 웨이퍼가 접합되고 있다. 또한, 제1 반도체 웨이퍼의 복수의 절결 중 하나와 제2 반도체 웨이퍼의 절결은 다른 결정 방위에 위치해 있다. 따라서, 일치한 절결을 위치 정합에 이용하면서 양 웨이퍼의 접합을 행할 때에, 제1 반도체 웨이퍼의 다른 절결을 반도체 웨이퍼 제조 장치의 가이드 부분에 결합하고, 웨이퍼 사이에서의 회전 이동에 의한 위치 어긋남의 방지를 도모하는 것이 가능하다. 이것에 의해, 양 웨이퍼의 위치 정합을 고정밀도로 행하는 것이 가능해진다. 그 결과, 벽개 시에 MOS 트랜지스터의 채널 방향을 따른 단면을 용이하게 노출시키는 것이 가능하고, 또한 전류 구동력을 충분히 향상시킨 MOS 트랜지스터를 반도체 웨이퍼 상에 형성할 수 있다.
또한, 본 발명에 따르면, 제1 및 제2 반도체 웨이퍼를 접합한 후, 산소 이온을 주입하고, 열 처리에 의해 산소 이온 주입 개소를 산화막층이 되도록 형성한다. 따라서, 접합 시에 제1 및 제2 반도체 웨이퍼 사이에서 결정 방위를 어긋나게 해두면, SOI층과 지지 기판측 사이에서 서로의 결정 방위가 어긋난 SOI 웨이퍼를 형성할 수 있다. 또한, 산화막층을 산소 이온 주입과 열 처리에 의해 형성하기 때문에, SOI층 막 두께의 불균일성이 적은 SOI 웨이퍼를 제조할 수 있다. SOI층의 막 두께의 불균일성이 적음은 전류 구동력의 향상에 이바지하기 때문에, 그 결과 벽개 시에 MOS 트랜지스터의 채널 방향을 따른 단면을 용이하게 노출시키는 것이 가능하고, 또한 전류 구동력을 충분히 향상시킨 MOS 트랜지스터를 반도체 웨이퍼 상에 형성할 수 있다.
또한, 본 발명에 따르면, 제1 및 제2 반도체 웨이퍼를 접합한 후, 산소 이온을 주입하고, 열 처리에 의해 산소 이온 주입 개소를 산화막층이 되도록 형성한다. 따라서, 접합 시에 제1 및 제2 반도체 웨이퍼 사이에서 결정 방위를 어긋나게 해두면, SOI층과 지지 기판측 사이에서 서로의 결정 방위가 어긋난 SOI 웨이퍼를 형성할 수 있다. 또한, 산화막층을 산소 이온 주입과 열 처리에 의해 형성하기 때문에, SOI층의 막 두께의 불균일성이 적은 SOI 웨이퍼를 제조할 수 있다. SOI층의 막 두께의 불균일성이 적음은 전류 구동력의 향상에 이바지하기 때문에, 그 결과 벽개 시에 MOS 트랜지스터의 채널 방향을 따른 단면을 용이하게 노출시키는 것이 가능하고, 또한 전류 구동력을 충분히 향상시킨 MOS 트랜지스터를 반도체 웨이퍼 상에 형성할 수 있다. 또한, 공정 (c)에서 제1 반도체 웨이퍼의 복수의 절결 중 다른 절결을 반도체 웨이퍼 제조 장치의 가이드 부분에 결합시켜서 제1 및 제2 반도체 웨이퍼를 접합한다. 따라서, 웨이퍼 사이에서의 회전 이동에 의한 위치 어긋남의 방지를 도모하는 것이 가능하다. 이것에 의해, 양 웨이퍼의 위치 정합을 고정밀도로 행하는 것이 가능해지고, 양 웨이퍼에서 결정 방위를 달리 하여 전류 구동력을 충분히 향상시킨 MOS 트랜지스터를 반도체 웨이퍼 상에 형성할 수 있다. 또한, 형성된 MOS 트랜지스터의 전기 특성으로 반도체 웨이퍼마다의 불균일성이 생기기 어렵다.
도 1은 실시예 1에 따른 반도체 웨이퍼를 도시하는 상면도.
도 2는 실시예 1에 따른 반도체 웨이퍼를 도시하는 단면도.
도 3은 실시예 1에 따른 반도체 웨이퍼를 형성하기 위한 접합 공정을 도시하는 단면도.
도 4는 실시예 1에 따른 반도체 웨이퍼의 접합 공정을 도시하는 단면도.
도 5는 실시예 1에 따른 반도체 웨이퍼의 접합 공정을 도시하는 단면도.
도 6은 실시예 1에 따른 반도체 웨이퍼의 접합 공정에 이용되는 반도체 웨이퍼 제조 장치를 도시하는 상면도.
도 7은 실시예 1에 따른 반도체 웨이퍼의 접합 공정에 이용되는 반도체 웨이퍼 제조 장치를 도시하는 단면도.
도 8은 실시예 1에 따른 반도체 웨이퍼의 접합 공정을 도시하는 도면.
도 9는 실시예 2에 따른 반도체 웨이퍼의 제조 방법을 도시하는 단면도.
도 10은 실시예 2에 따른 반도체 웨이퍼의 제조 방법을 도시하는 단면도.
도 11은 실시예 2에 따른 반도체 웨이퍼의 제조 방법을 도시하는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 지지 기판측 웨이퍼
2 : 산화막층
32 : SOI층
32a, 32b : 노치
100 : SOI 웨이퍼

Claims (3)

  1. 결정 방위의 방향의 단부에 형성된 복수의 절결(cut)을 갖는 제1 반도체 웨이퍼와,
    결정 방위의 방향의 단부에 형성된 절결을 갖는 제2 반도체 웨이퍼
    를 포함하며,
    상기 제1 반도체 웨이퍼의 상기 복수의 절결 중 하나와 상기 제2 반도체 웨이퍼의 상기 절결은 서로 다른 결정 방위로 형성되고,
    상기 제1 반도체 웨이퍼의 상기 복수의 절결 중 상기 하나와 상기 제2 반도체 웨이퍼의 상기 절결이 서로 일치한 상태에서 상기 제1 및 제2 반도체 웨이퍼가 접합되는 반도체 웨이퍼.
  2. (a) 제1 및 제2 반도체 웨이퍼를 준비하는 공정과,
    (b) 상기 제2 반도체 웨이퍼의 주 표면을 상기 제1 반도체 웨이퍼의 주 표면에 접합하는 공정과,
    (c) 상기 제1 및 제2 반도체 웨이퍼의 접합 개소의 근방에 상기 제1 반도체 웨이퍼측으로부터 산소 이온을 주입하는 공정과,
    (d) 열 처리에 의해 산소 이온 주입 개소를 산화막층이 되도록 형성하는 공정
    을 포함하는 반도체 웨이퍼의 제조 방법.
  3. (a) 결정 방위의 방향의 단부에 복수의 절결이 각각 형성된 제1 반도체 웨이퍼를 준비하는 공정과,
    (b) 상기 제1 반도체 웨이퍼의 상기 복수의 절결 중 하나의 결정 방위의 방향과는 다른 결정 방위의 방향의 단부에 절결이 형성된 제2 반도체 웨이퍼를 준비하는 공정과,
    (c) 상기 제1 반도체 웨이퍼의 상기 복수의 절결 중 상기 하나와 상기 제2 반도체 웨이퍼의 상기 절결을 상기 제1 및 제2 반도체 웨이퍼의 위치 정합에 이용하면서, 상기 제1 반도체 웨이퍼의 상기 복수의 절결 중 다른 절결을 반도체 웨이퍼 제조 장치의 가이드 부분에 결합시켜 상기 제1 및 제2 반도체 웨이퍼를 접합하는 공정과,
    (d) 상기 제1 및 제2 반도체 웨이퍼의 접합 개소의 근방에 상기 제1 반도체 웨이퍼측으로부터 산소 이온을 주입하는 공정과,
    (e) 열처리에 의해 산소 이온 주입 개소를 산화막층이 되도록 형성하는 공정
    을 포함하는 반도체 웨이퍼의 제조 방법.
KR10-2003-0040469A 2002-09-30 2003-06-21 반도체 웨이퍼 및 그 제조 방법 KR100526387B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2002-00285160 2002-09-30
JP2002285160A JP2004119943A (ja) 2002-09-30 2002-09-30 半導体ウェハおよびその製造方法

Publications (2)

Publication Number Publication Date
KR20040028483A KR20040028483A (ko) 2004-04-03
KR100526387B1 true KR100526387B1 (ko) 2005-11-08

Family

ID=31987131

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0040469A KR100526387B1 (ko) 2002-09-30 2003-06-21 반도체 웨이퍼 및 그 제조 방법

Country Status (7)

Country Link
US (4) US20040061200A1 (ko)
JP (1) JP2004119943A (ko)
KR (1) KR100526387B1 (ko)
CN (1) CN1497669A (ko)
DE (1) DE10334836A1 (ko)
FR (1) FR2845076A1 (ko)
TW (1) TW200405397A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101171526B1 (ko) * 2009-06-26 2012-08-06 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 캐리어 웨이퍼 수정을 통한 ｔｓｖ 후면 상호연결부 형성의 개선

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040148274A1 (en) * 1999-10-15 2004-07-29 Warnock Christopher M. Method and apparatus for improved information transactions
JP4947248B2 (ja) * 2001-09-14 2012-06-06 Ｄｏｗａエレクトロニクス株式会社 ノッチ付き化合物半導体ウエハ
US7023055B2 (en) * 2003-10-29 2006-04-04 International Business Machines Corporation CMOS on hybrid substrate with different crystal orientations using silicon-to-silicon direct wafer bonding
US7141457B2 (en) * 2004-11-18 2006-11-28 International Business Machines Corporation Method to form Si-containing SOI and underlying substrate with different orientations
KR100688546B1 (ko) * 2005-05-13 2007-03-02 삼성전자주식회사 디커플링 커패시터를 구비한 반도체 소자 및 그 제조방법
CN101174610B (zh) * 2006-11-03 2010-11-10 中芯国际集成电路制造(上海)有限公司 一种晶圆及利用该晶圆识别错误制程的方法
US7755113B2 (en) 2007-03-16 2010-07-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor display device, and manufacturing method of semiconductor device
EP1993126B1 (en) 2007-05-18 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Manufacturing methods of semiconductor substrate
JP5190666B2 (ja) * 2007-07-25 2013-04-24 信越半導体株式会社 貼り合わせウェーハの回転角度の測定方法
JP2009076890A (ja) * 2007-08-31 2009-04-09 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法、半導体装置、及び電子機器
JP4468427B2 (ja) 2007-09-27 2010-05-26 株式会社東芝 半導体装置の製造方法
US7928534B2 (en) * 2008-10-09 2011-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad connection to redistribution lines having tapered profiles
US8736082B1 (en) 2008-10-25 2014-05-27 Hrl Laboratories, Llc Key structure and expansion enhanced alignment of self-assembled microstructures
US8288877B1 (en) * 2008-10-25 2012-10-16 Hrl Laboratories, Llc Actuator enhanced alignment of self-assembled microstructures
US8736050B2 (en) 2009-09-03 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Front side copper post joint structure for temporary bond in TSV application
US8759949B2 (en) * 2009-04-30 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer backside structures having copper pillars
US8174124B2 (en) 2010-04-08 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy pattern in wafer backside routing
JP5665599B2 (ja) 2011-02-24 2015-02-04 株式会社東芝 半導体装置および半導体装置の製造方法
KR102046761B1 (ko) 2013-01-14 2019-12-02 삼성전자 주식회사 비휘발성 메모리 장치
CN103151287B (zh) * 2013-02-20 2015-07-29 上海华力微电子有限公司 一种根据晶圆缺陷聚集位置判定问题制程范围的方法
CN104249992B (zh) * 2013-06-28 2016-08-10 上海华虹宏力半导体制造有限公司 晶片与晶片之间的对准方法
JP6321366B2 (ja) * 2013-12-16 2018-05-09 東京応化工業株式会社 積層体、積層体の製造方法、及び基板の処理方法
US10163674B2 (en) * 2014-11-27 2018-12-25 National Institute Of Advanced Industrial Science And Technology Circular support substrate for semiconductor
US9454171B2 (en) * 2015-01-07 2016-09-27 Delphi Technologies, Inc. Validation circuit for reference voltage shifted data
WO2016175000A1 (ja) * 2015-04-30 2016-11-03 オリンパス株式会社 内視鏡装置
FR3036845B1 (fr) * 2015-05-28 2017-05-26 Soitec Silicon On Insulator Procede de transfert d'une couche d'un substrat monocristallin
US10829866B2 (en) * 2017-04-03 2020-11-10 Infineon Technologies Americas Corp. Wafer carrier and method
CN115107179B (zh) * 2022-08-29 2022-12-09 江苏京创先进电子科技有限公司 晶圆定位缺口切割方法及系统

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL171309C (nl) * 1970-03-02 1983-03-01 Hitachi Ltd Werkwijze voor de vervaardiging van een halfgeleiderlichaam, waarbij een laag van siliciumdioxyde wordt gevormd op een oppervlak van een monokristallijn lichaam van silicium.
JPS5660061A (en) 1979-10-19 1981-05-23 Nec Corp Semiconductor device
JPH01241854A (ja) 1988-03-24 1989-09-26 Nippon Denso Co Ltd 半導体装置
JPH02250329A (ja) * 1989-03-24 1990-10-08 Hitachi Ltd 半導体デバイスおよび張り合わせ基板ならびにその製造方法
JP2742710B2 (ja) * 1989-06-26 1998-04-22 三菱電機株式会社 半導体ウェハ
DE69127582T2 (de) * 1990-05-18 1998-03-26 Fujitsu Ltd Verfahren zur Herstellung eines Halbleitersubstrates und Verfahren zur Herstellung einer Halbleiteranordnung unter Verwendung dieses Substrates
JPH0590117A (ja) 1991-09-27 1993-04-09 Toshiba Corp 単結晶薄膜半導体装置
JPH065569A (ja) 1992-06-17 1994-01-14 Ratsupu Master S F T Kk 半導体ウエハのチャック機構
FR2714524B1 (fr) * 1993-12-23 1996-01-26 Commissariat Energie Atomique Procede de realisation d'une structure en relief sur un support en materiau semiconducteur
JPH08213578A (ja) 1995-02-06 1996-08-20 Hitachi Ltd Ｓｏｉ基板及びその製造方法
JP3580600B2 (ja) * 1995-06-09 2004-10-27 株式会社ルネサステクノロジ 半導体装置の製造方法およびそれに使用される半導体ウエハ並びにその製造方法
JP2870492B2 (ja) 1995-09-28 1999-03-17 日本電気株式会社 Ｓｏｉ基板およびその製造方法
US5869386A (en) * 1995-09-28 1999-02-09 Nec Corporation Method of fabricating a composite silicon-on-insulator substrate
JPH09223667A (ja) * 1996-02-16 1997-08-26 Hitachi Ltd 積層基板およびその製造方法
JPH09246505A (ja) 1996-03-01 1997-09-19 Hitachi Ltd 半導体集積回路装置
JPH11251206A (ja) 1998-02-26 1999-09-17 Nec Yamagata Ltd 半導体ウェーハ
JP3762144B2 (ja) * 1998-06-18 2006-04-05 キヤノン株式会社 Ｓｏｉ基板の作製方法
US6287941B1 (en) * 1999-04-21 2001-09-11 Silicon Genesis Corporation Surface finishing of SOI substrates using an EPI process
US20010038153A1 (en) * 2000-01-07 2001-11-08 Kiyofumi Sakaguchi Semiconductor substrate and process for its production
JP2002134374A (ja) * 2000-10-25 2002-05-10 Mitsubishi Electric Corp 半導体ウェハ、その製造方法およびその製造装置
JP2002289552A (ja) * 2001-03-28 2002-10-04 Nippon Steel Corp Ｓｉｍｏｘ基板の製造方法およびｓｉｍｏｘ基板
FR2826378B1 (fr) * 2001-06-22 2004-10-15 Commissariat Energie Atomique Structure composite a orientation cristalline uniforme et procede de controle de l'orientation cristalline d'une telle structure
US7084046B2 (en) * 2001-11-29 2006-08-01 Shin-Etsu Handotai Co., Ltd. Method of fabricating SOI wafer
JP2004207606A (ja) * 2002-12-26 2004-07-22 Disco Abrasive Syst Ltd ウェーハサポートプレート
US6830962B1 (en) * 2003-08-05 2004-12-14 International Business Machines Corporation Self-aligned SOI with different crystal orientation using wafer bonding and SIMOX processes
US20050116290A1 (en) * 2003-12-02 2005-06-02 De Souza Joel P. Planar substrate with selected semiconductor crystal orientations formed by localized amorphization and recrystallization of stacked template layers
US7253034B2 (en) * 2004-07-29 2007-08-07 International Business Machines Corporation Dual SIMOX hybrid orientation technology (HOT) substrates
US7141457B2 (en) * 2004-11-18 2006-11-28 International Business Machines Corporation Method to form Si-containing SOI and underlying substrate with different orientations

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101171526B1 (ko) * 2009-06-26 2012-08-06 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 캐리어 웨이퍼 수정을 통한 ｔｓｖ 후면 상호연결부 형성의 개선

Also Published As

Publication number Publication date
US7291542B2 (en) 2007-11-06
TW200405397A (en) 2004-04-01
US20040061200A1 (en) 2004-04-01
US20080032486A1 (en) 2008-02-07
JP2004119943A (ja) 2004-04-15
FR2845076A1 (fr) 2004-04-02
CN1497669A (zh) 2004-05-19
US20080032487A1 (en) 2008-02-07
US20060006423A1 (en) 2006-01-12
DE10334836A1 (de) 2004-04-15
KR20040028483A (ko) 2004-04-03

Similar Documents

Publication Publication Date Title
KR100526387B1 (ko) 반도체 웨이퍼 및 그 제조 방법
US6136666A (en) Method for fabricating silicon-on-insulator wafer
US7422956B2 (en) Semiconductor device and method of making semiconductor device comprising multiple stacked hybrid orientation layers
US7199451B2 (en) Growing [110] silicon on [001]-oriented substrate with rare-earth oxide buffer film
US7288458B2 (en) SOI active layer with different surface orientation
CN100514651C (zh) 半导体装置及半导体装置的制造方法
US5004705A (en) Inverted epitaxial process
US7494897B2 (en) Method of producing mixed substrates and structure thus obtained
KR20020036643A (ko) ＢｉＣＭＯＳ 반도체 집적회로장치 및 그 제조방법
JP2002134374A (ja) 半導体ウェハ、その製造方法およびその製造装置
TW200414542A (en) Semiconductor device
JPH077144A (ja) Ｓｏｉトランジスタおよびそれを形成する方法
US8624358B2 (en) Semiconductor substrate and semiconductor device
US8101502B2 (en) Semiconductor device and its manufacturing method
JP4328708B2 (ja) Ｃｍｏｓデバイスの製造方法及びｃｍｏｓデバイスを備える構造
JP2870492B2 (ja) Ｓｏｉ基板およびその製造方法
US6468880B1 (en) Method for fabricating complementary silicon on insulator devices using wafer bonding
KR100498446B1 (ko) Ｓｏｉ웨이퍼 및 그의 제조방법
JPH11330437A (ja) Ｓｏｉ基板とその製造方法
JP4349798B2 (ja) 半導体装置の製造方法
TW201009927A (en) Method for manufacturing a semiconductor device, and a semiconductor device
JPH0548104A (ja) 半導体装置及びその製造方法
JPH01107551A (ja) 誘電体分離型複合集積回路装置の製造方法
JP2600298B2 (ja) 半導体装置の製造方法
KR0161852B1 (ko) 반도체소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee