TW200405397A - Semiconductor wafer and manufacturing method thereof - Google Patents

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TW200405397A
TW200405397A TW092117403A TW92117403A TW200405397A TW 200405397 A TW200405397 A TW 200405397A TW 092117403 A TW092117403 A TW 092117403A TW 92117403 A TW92117403 A TW 92117403A TW 200405397 A TW200405397 A TW 200405397A
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wafer
wafers
semiconductor
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Toshiaki Iwamatsu
Shigenobu Maeda
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Renesas Tech Corp
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200405397 玖、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體晶圓及其製造方法。 【先前技術】 在習知之SOI ( Silicon On Insulator (絕緣體上之石夕） 或Semiconductor On Insulator (絕緣體上之半導體）） 晶圓，在例如由石夕基板所構成之支持基板側晶圓之一主表 面，形成氧化膜層，在氧化膜層之上面，形成SOI層。該 S0 I層和氧化膜層係在將主表面形成氧化膜並且由矽基板 所構成之S0 I層用晶圓貼合在支持基板側晶圓後，藉由除 去其一部分而形成。 在支持基板側晶圓和S0 I層用晶圓間之貼合後，在除去 SOI層用晶圓之不必要部分時，採用SMART CUT法（註冊 商標）或ELTRAN法（註冊商標）等（參考專利文獻1 )。 形成在 SOI 層上之 MOS ( Metal Oxide Semiconductor · 金屬氧化物半導體）電晶體係進行配置而使得其通道方向 平行於例如S 0 I層之結晶方位< 1 0 0 >。得知：藉由配置通 道方向平行於結晶方位< 1 0 0 >，而將P通道Μ 0 S電晶體之 電流驅動力提高1 5 %左右，並且，短通道效應也變小。 提高電流驅動力之理由係由於結晶方位< 1 0 0 >之電洞 遷移率比較大於結晶方位< 11 0 >之電洞遷移率之緣故，短 通道效應變小之理由係由於結晶方位< 1 0 0 >之硼擴散係 數值比較小於結晶方位< 1 1 0 >之硼擴散係數值之緣故。 此外，在S 01晶圓，在成為S 01層和氧化膜層之形成母 6 312/發明說明書(補件)/92-09/92117403 200405397 體之S 0 I層用晶圓及支持基板側晶圓之間，以相互 方位偏離4 5 ° (或者也可以是1 3 5 ° )之狀態而進朽 具體地說，接合兩個晶圓，以便於使得S 0 I層之結 < 1 0 0 >和支持基板側晶圓之結晶方位< 1 1 0 >呈一 個係由於以下理由之緣故。 在（1 0 0 )晶圓之狀態下，沿著結晶面{ 1 1 0 }而進布 因此，如果使得S 0 I層用晶圓之結晶方位< 1 0 0 > — 持基板側晶圓之結晶方位< 1 1 0 >而進行貼合的話， 在試驗研究用劈開時，沿著佔有晶圓厚度大部分之 板側晶圓1之劈開面{ 1 1 0 }而進行切割晶圓。另一方 層側係偏離結晶方位，因此，可以形成通道方向平 晶方位< 1 0 0 >之Μ 0 S電晶體。 藉此而相對於劈開時，使得支持基板側晶圓1沿 方位< 1 1 0 >來進行切割，相對地，使得SO I層沿著 位< 1 0 0 >來進行切割。因此，如果偏離兩個晶圓之 位而進行貼合的話，則具有所謂能夠容易露出沿著 晶體之通道方向之剖面之優點。 此外，作為關於該申請發明之先前技術文獻資訊 如以下。 (專利文獻1 ) 日本專利特開2 0 0 2 _ 1 3 4 3 7 4號公報 (專利文獻2 ) 曰本專利特開平9 - 1 5 3 6 0 3號公報 (非專利文獻1 ) 312/發明說明書(補件)/92-09/92117403 之結晶 •貼合。 晶方位 致。這 •劈開。 致於支 則能夠 支持基 面，S 0 I 行於結 著結晶 結晶方 結晶方 M0S電 ，係正 200405397 G . Scott e t a 1 . ,「NMOS Drive Current Reductio】 驅動電流減少）Caused (由於）by Transistor (電晶體布局）and Trench Isolation Induced (溝渠隔離感應應力）」，（美國），IEDM，1 999 【發明内容】 (發明所欲解決之問題） 在習知之S 0 I晶圓之製造時，採用例如以下之製i 首先，得到作為（1 0 0 )面皆呈為主表面之（1 0 0 之SOI層用晶圓和支持基板側晶圓。接著，在SOI 圓之結晶方位< 1 0 0 >方向之端部，附加凹口（也可 位平面），在支持基板側晶圓之結晶方位< 1 1 0 >方 部，附加凹口（也可以是定位平面）。接著，接合兩布 以便於使得S 0 I層之結晶方位< 1 0 0 >和支持基板相 之結晶方位< 1 1 0 >呈一致。 在該貼合步驟，使得支持基板側晶圓之凹口一致 層用晶圓之凹口而進行貼合。但是，在僅藉由這些 進行對位時，則會有S 0 I層之結晶方位< 1 0 0 >和支 側晶圓之結晶方位< 1 1 0 >無法正確地成為一致之浓 生。 在產生此種晶圓間之配置偏離時，則M0S電晶體 方向，無法正確地對準S 0 I層之結晶方位< 1 0 0 >， 間，產生偏離。由於M0S電晶體係以支持基板側晶 置作為基準而形成的。 因此，在此種狀態下，無法充分地提高Μ 0 S電晶 312/發明說明書(補件)/92-09/92117403 ί ( NM0S Layout Stress i方法。 )晶圓 層用晶 以是定 向之端 】基板， J晶圓 於SOI 凹口而 持基板 己態發 之通道 在兩者 圓之位 體之電 8 200405397 流驅動力。此外，在每一個製造之S 01晶圓，在形成於表 面上之MOS電晶體之電特性，產生不均。 因此，本發明之課題係提供一種能夠充分地提高Μ 0 S電 晶體之電流驅動力之半導體晶圓及其製造方法。 (解決問題之手段） 申請專利範圍第1項所記載之發明係一種半導體晶圓， 係具備··具有形成在結晶方位之方向之端部上之複數個切 口之第1半導體晶圓以及具有形成在結晶方位之方向之端 部上之切口之第2半導體晶圓；此外，前述第1半導體晶 圓之前述複數個切口中之一個和前述第2半導體晶圓之前 述切口係附加在不同之結晶方位上，在前述第1半導體晶 圓之前述複數個切口中之前述一個和前述第2半導體晶圓 之前述切口互相成為一致之狀態下，貼合前述第1及第2 半導體晶圓。 申請專利範圍第3項所記載之發明係一種半導體晶圓之 製造方法，係具備：（a )準備第1及第2半導體晶圓之步 驟；（b)將前述第2半導體晶圓之主表面貼合在前述第1 半導體晶圓之主表面上之步驟；（c)在前述第1及第2半 導體晶圓之貼合部位附近，由前述第1半導體晶圓側開始 而植入氧離子之步驟；以及（d )藉由熱處理而將氧離子植 入部位，形成在氧化膜層之步驟。 申請專利範圍第4項所記載之發明係一種半導體晶圓之 製造方法，係具備：（a )準備在結晶方位之方向之端部上 而分別形成複數個切口之第1半導體晶圓之步驟；（b )準 312/發明說明書(補件)/92-09/92117403 200405397 備在不同於前述第1半導體晶圓之前述複數個切口中之一 個切口之結晶方位之方向之不同結晶方位之方向之端部上 而形成切口之第2半導體晶圓之步驟；（c)將前述第1半 導體晶圓之前述複數個切口中之前述一個和前述第2半導 體晶圓之前述切口，使用在前述第1及第2半導體晶圓之 對位上，並且，將前述第1半導體晶圓之前述複數個切口 中之其他切口 ，繫合在半導體晶圓製造裝置之導件部分， 貼合前述第1及第2半導體晶圓之步驟；（d)在前述第1 及第2半導體晶圓之貼合部位附近，由前述第1半導體晶 圓側開始而植入氧離子之步驟；以及（e )藉由熱處理而將 氧離子植入部位，形成在氧化膜層之步驟。 【實施方式】 <實施形態1 > 圖1係顯示本實施形態之半導體晶圓之俯視圖。該半導 體晶圓1 0 0係（1 0 0 )面成為主表面之（1 0 0 )晶圓（圖1 中内包點之圓係顯示（1 0 0 )面之法線方向之箭號之意思）。 此外，圖2係顯示沿著圖1中之切斷線Π — Π所作之剖面 圖。 在S 0 I晶圓1 0 0，例如在由石夕基板所構成之支持基板側 晶圓1之某一主表面，形成氧化膜層2，在氧化膜層2之 上面，形成SOI層32。該SOI層32和氧化膜層2，係可以 由在主表面形成氧化膜之石夕基板所構成之S 0 I層用晶圓來 貼合於支持基板側晶圓1後，藉由除去其一部分而形成。 此外，SO I層3 2、氧化膜層2和支持基板側晶圓1係成為 10 312/發明說明書(補件)/92-09/92117403 200405397 幾乎相同直徑，但是，也會由於製法而使得兩者之直徑有 若干不同。 接著，在SOI層32之表面，形成包含M0S電晶體等之 元件以及連接這些元件間之配線等之半導體裝置。圖1中 之M0S電晶體TR1係其一例。此外，分別使得在M0S電晶 體T R1中之所示之元件符號S係表示源極，元件符號D係 表示汲極，元件符號G係表示閘極。 該M0S電晶體TR1係進行配置而使得其通道方向平行於 S 0 I層3 2之結晶方位< 1 0 0 > 。 在半導體晶圓1 0 0，在支持基板側晶圓1之結晶方位< 110>方向之端部，形成凹口 la，在SOI層32之端部，分 別形成結晶方位< 1 0 0 >之凹口 3 2 a和結晶方位< 1 1 0 >之 凹口 32b 〇 以下，採用SMART CUT法來作為例子而就支持基板側晶 圓和S0 I層側晶圓間之貼合，來進行說明。 在貼合前之步驟，於S 0 I層用側晶圓3 2 0之表面，形成 氧化膜層2。接著，此外，在由氧化膜層2開始而僅更加 變深SO I層3 2之厚度DP 1部分時，進行氫離子植入I P 2， 形成結晶缺陷層DF (圖3 )。 接著，正如圖4所示，將S 01層用晶圓3 2 0之氧化膜層 2，貼合在支持基板側晶圓1之主表面。在圖4，以元件符 號B D來表示貼合面之位置。此外，在此時，在支持基板側 晶圓1和S 0 I層用晶圓3 2 0間，使得結晶方位< 1 0 0 >，相 互地偏離4 5 °或1 3 5 °而進行貼合。 11 312/發明說明書(補件)/92-09/92117403 200405397 接著，進行熱處理而使得結晶缺陷層DF脆化，正如圖5 所示，在結晶缺陷層D F，分割S 01層用晶圓3 2 0。此時， SO I層用晶圓3 2 0中之接著強度弱之周邊部係也被除去。 此外，在圖5中，以元件符號DT而表示分割面。 接著，在該狀態下，追加熱處理，提高S 01層3 2和支 持基板側晶圓1間之貼合強度，輕研磨S 0 I層3 2之表面， 進行殘留之結晶缺陷層之除去。藉由使用以上步驟而得到 圖1及圖2所示之半導體晶圓100。 接著，詳細地敘述支持基板側晶圓1和S 0 I層用晶圓3 2 0 間之貼合步驟。在貼合步驟，例如使用圖6及圖7所示之 半導體晶圓製造裝置。此外，圖7係顯示沿著圖6中之切 斷線W — VII所作之剖面圖。 該製造裝置係具備：對於支持基板側晶圓1來進行支持 之支持台H D、使用作為S 0 I層用晶圓3 2 0之貼合時之對位 導件之晶圓導件G D 2、以及吸引及把持半導體晶圓之氣針 ΑΡ。此外，在圖6中，以虛線而表示SOI層用晶圓320， 明確地顯示位處於其下側之支持基板側晶圓1。 在支持台H D，形成用以載置支持基板側晶圓1之深度 DP2之凹部HL。接著，在凹部HL之端部，形成在載置支持 基板側晶圓1時之繫合於其凹口 1 a之凸部HLa。 此外，晶圓導件GD2係包圍凹部HL而設置在支持台HD 上之導引構件。凸部HLa係也可以延長及形成於該晶圓導 件GD2，也繫合在SOI層用晶圓320之凹口 32a。 在晶圓導件GD2，還沿著圖中之箭號Q而設置可前後移 12 312/發明說明書(補件)/92-09/92117403 200405397 動之凸部G D 1。凸部G D 1係可以進行移動而由晶圓導件G D 2 開始突出於S 0 I層用晶圓3 2 0側，繫合於S 0 I層用晶圓3 2 0 之結晶方位< 1 1 0 >之凹口 3 2 b。該凸部G D 1和凸部H L a係 分別配置在晶圓導件G D 2而僅互相地偏離4 5 ° 。凸部G D 1 係配置在更加高於位處在凹部H L之支持基板側晶圓1之上 方，即使由於其進退，也不會接觸到支持基板側晶圓1。 在該製造裝置，首先使得凸部GDI退卻至晶圓導件GD2 側，將支持基板側晶圓1載置於支持台HD之凹部HL，然 後，由晶圓導件GD2而突出凸部GDI。接著，藉由氣針AP 而把持S 0 I層用晶圓3 2 0，分別使得凹口 3 2 a繫合在凸部 HLa，凹口 32b繫合在凸部GDI，並在繫合之同時進行下降， 進行對於支持基板側晶圓1之貼合。接著，使得凸部G D 1 退卻至晶圓導件GD2，藉由氣針AP而吸起並取出所貼合之 支持基板側晶圓1及SOI層用晶圓3 2 0。 此外，如果使得凹部HL之深度DP2更加小於支持基板 側晶圓1之厚度的話，則在將支持基板側晶圓1載置於凹 部HL内之時，使得支持基板側晶圓1若干突出於支持台 H D之表面。在該狀態下，在凸部G D1進行移動而突出於晶 圓導件G D 2時，可以使得凸部G D 1之底面和支持基板側晶 圓1之表面不過度偏離，能夠確實地保持凸部G D1對於凹 口 32b之繫合，同時使SOI層用晶圓320下降。 在該步驟，使得支持基板側晶圓1之凹口 1 a和S 01層 用晶圓320之凹口 32a呈一致而使用在對位上，並且，將 SOI層用晶圓320之凹口 32b繫合在成為半導體晶圓製造 13 312/發明說明書(補件)/92-09/92117403 200405397 裝置之導件部分之凸部G D1上，貼合兩個晶圓。 此外，在此所謂凹口 1 a和凹口 3 2 a呈一致係j 形狀完全一致。例如可以使得凹口對於晶圓半徑 度量，在兩個凹口 la、32a，成為若干不同。此 以在兩個凹口 1 a、3 2 a，使得扇形打開之角度， 不同。凹口 la和凹口 32a係可以在呈高精度地進 程度下，使得形狀成為一致。 因此，繫合於凹口 3 2 b之凸部G D 1係限制S 0 I 320對於晶圓平面方向之轉動，比起僅藉由凹口 而進行對位之習知之貼合步驟，還能夠更加達到 圓間之轉動所造成之位置偏離之防止。可以藉此 度地進行兩個晶圓之對位，能夠在兩個晶圓，使 位呈不同，將充分地提高電流驅動力之Μ 0 S電晶 形成在半導體晶圓上。此外，在所形成之M0S電 之電特性上，不容易產生每一半導體晶圓之不均 此外，就半導體晶圓1 0 0之製造方法中之貼合 之步驟而言，當然也可以採用S M A R T C U Τ法以外 法等之其他方法。 正如以上敘述，本實施形態係在S 0 I層用晶圓 結晶方位< 1 0 0 >之凹口 3 2 a和結晶方位< 1 1 0 > 32b並且在其中之結晶方位<100>之凹口 32a和 側晶圓之結晶方位< 1 1 0 >之凹口 1 a互相呈一致 而貼合兩個晶圓1、3 2 0之半導體晶圓及其製造方 在SOI層用晶圓320，形成凹口 32a、 32b，因 312/發明說明書(補件)/92-09/92117403 ϋ非表示 方向之深 外，也可 成為若干 行對位之 層用晶圓 la' 32a 因為在晶 而呈南精 得結晶方 體 TR1， 晶體TR1 〇 步驟以外 之 ELTRAN 3 2 0形成 之凹口 支持基板 之狀態下 法（圖8 )。 此，可以 14 200405397 在使用支持基板側晶圓1之凹口 1 a和S 0 I層用晶圓3 2 0 之凹口 3 2 a於對位上並且進行兩個晶圓1、3 2 0之貼合時， 將SOI層用晶圓320之凹口 32b，繫合在半導體晶圓製造 裝置之導件部分上，達到由於在晶圓間之轉動所造成之位 置偏離之轉動。可以藉此而呈高精度地進行兩個晶圓1、 3 2 0之對位。結果，能夠在半導體晶圓之劈開時，容易露 出沿著MOS電晶體之通道方向之剖面，並且，可以將充分 地提南電流驅動力之MOS電晶體’形成在半導體晶圓上。 此外，在本實施形態，就貼合S Ο I層用晶圓3 2 0和支持 基板側晶圓1而形成SO I晶圓之狀態，來進行顯示，但是， 本發明係並非限定於此。也就是說，例如可以在不具有氧 化膜層2之裸晶圓，適用本發明。也就是說，可以在偏離 這些2片裸晶圓之結晶方位而貼合2片表體晶圓來形成表 面側之結晶方位和晶圓内深部之結晶方位呈不同之表體晶 圓之狀態下，也適用本發明。 此外，在本實施形態，顯示採用凹口來作為結晶方位顯 示部之狀態，但是，可以是顯示結晶方位之切口，也可以 採用定位平面等之其他切口形狀。 此外，在本實施形態，形成於S 0 I層用晶圓3 2 0之凹口 3 2 a、3 2 b係附加在結晶方位< 1 0 0 >、< 1 1 0 >之方向上， 但是，並非限定於此。凹口 3 2 a、3 2 b係可以分別附加在前 述結晶方位< 1 0 0 >、< 1 1 0 >以外之方向上，此外，即使 是就兩者間之相對位置關係而言，並無進行限制。 <實施形態2 > 15 312/發明說明書(補件)/92-09/92117403 200405397 本實施形態係適合用以製造例如圖1之半導體晶圓 1 0 0、在S 0 I層和支持基板側晶圓來使得結晶方位呈不同之 SOI晶圓之製造方法。 圖9〜圖1 1係顯示本實施形態之半導體晶圓之製造方法 之剖面圖。 首先，準備作為（1 0 0 )面皆成為主表面之半導體晶圓 之S 0 I層用晶圓3 2 1和支持基板側晶圓1，貼合兩個基板， 而使得S 0 I層用晶圓3 2 1之結晶方位< 1 0 0 >和支持基板側 晶圓1之結晶方位< 1 1 0 >呈一致（圖9 )。此外，在圖9， 以元件符號B D來表示貼合面之位置。在該階段，在S 0 I 層用晶圓3 2 1和支持基板側晶圓1之任何一個，皆並無形 成氧化膜層。 此外，在該貼合步驟，正如實施形態1所示，最好是在 S 01層用晶圓3 21之端部，設置複數個凹口，使用圖6及 圖7所示之半導體晶圓製造裝置，進行兩個晶圓之高精度 之對位。但是，本實施形態係並非限定於此。 接著，在S 01層用晶圓3 21之表面，進行研削加工（研 磨）或 CMP ( Chemical Mechanical Polishing:化學機械 研磨）、藥液處理等，使得S 01層用晶圓3 21成為薄膜化， 形成半導體層322(圖10)。半導體層322之厚度TH係可 以採用例如大約1 0 0〜1 0 0 0 n m。 接著，在兩個晶圓之貼合部位附近（貼合面位置BD附 近），由半導體層3 2 2側開始，進行氧離子植入I Ρ 1。接著， 在1 3 0 0 °C〜1 4 0 0 °C左右之溫度，進行熱處理，將氧離子植 16 312/發明說明書(補件)/92·09/92117403 200405397 入部位，形成在氧化膜層2。藉此而使得半導體層3 2 2中 之並無氧化之部分，成為SOI層32(圖11)。此外，氧離 子之植入量係可以採用例如1 X 1 0 17〜1 X 1 0 18 c πΓ2。 如果藉由本實施形態的話，則在SO I層用晶圓3 2 1和支 持基板側晶圓1間之結晶方位互相呈偏離之狀態下而貼合 兩個晶圓後，植入氧離子，藉由熱處理而將氧離子植入部 位，形成在氧化膜層2。 在貼合法中，一般係在某一邊之晶圓表面形成氧化膜層 後，於其他邊之晶圓上，進行貼合，因此，不需要進行氧 離子植入。但是，藉由提高氧離子植入之精度而可容易控 制S 0 I層膜厚之不均一性，得到良好之均一薄膜性。 因此，如果藉由本實施形態的話，則能夠製造SO I層3 2 之膜厚不均變少之S 0 I晶圓。S 0 I層膜厚之不均變少係有 助於電流驅動力之提升，因此，結果能夠在半導體晶圓之 劈開時，容易露出沿著M0S電晶體之通道方向之剖面，並 且，可以將充分地提高電流驅動力之M0S電晶體，形成在 半導體晶圓上。 (發明效果） 如果藉由申請專利範圍第1項所記載之發明的話，則在 第1半導體晶圓，形成複數個切口 ，並且，在第1半導體 晶圓之複數個切口中之一個切口和第2半導體晶圓之切口 互相成為一致之狀態下，貼合第1及第2半導體晶圓。此 外，所謂第1半導體晶圓之複數個切口中之一個切口和第 2半導體晶圓之切口係附加在不同之結晶方位上。因此’ 17 312/發明說明書(補件)/92-09/92117403 200405397 可以在將一致之切口使用在對位並且進行兩個晶圓之貼合 時，將第1半導體晶圓之其他切口，繫合在半導體晶圓製 造裝置之導件部分上，達到因為在晶圓間之轉動所造成之 位置偏離之防止。可以藉此而高精度地進行兩個晶圓之對 位。結果，能夠在劈開時，容易露出沿著Μ 0 S電晶體之通 道方向之剖面，並且，可以將充分地提高電流驅動力之M0S 電晶體’形成在半導體晶圓上。 如果藉由申請專利範圍第3項所記載之發明的話，則在 貼合第1及第2半導體晶圓後，植入氧離子，藉由熱處理 而將氧離子植入部位，形成在氧化膜層。因此，如果在貼 合時而在第1及第2半導體晶圓間來偏離結晶方位的話， 則可以形成在S 0 I層和支持基板側間而使得互相之結晶方 位呈偏離之S 0 I晶圓。此外，藉由氧離子植入和熱處理而 形成氧化膜層，因此，能夠製造S 0 I層膜厚之不均變少之 S 0 I晶圓。S 0 I層膜厚之不均變少係有助於電流驅動力之提 升，因此，結果能夠在劈開時，容易露出沿著M0S電晶體 之通道方向之剖面，並且，可以將充分地提高電流驅動力 之M0S電晶體’形成在半導體晶圓上。 如果藉由申請專利範圍第4項所記載之發明的話，則在 貼合第1及第2半導體晶圓後，植入氧離子，藉由熱處理 而將氧離子植入部位，形成在氧化膜層。因此，如果在貼 合時而在第1及第2半導體晶圓間來偏離結晶方位的話， 則可以形成在S 0 I層和支持基板側間而使得互相之結晶方 位呈偏離之S 0 I晶圓。此外，藉由氧離子植入和熱處理而 18 312/發明說明書(補件)/92-09/92117403 200405397 形成氧化膜層，因此，能夠製造S 0 I層膜厚之不均變少之 S 0 I晶圓。S 0 I層膜厚之不均變少係有助於電流驅動力之提 升，因此，結果能夠在劈開時，容易露出沿著MOS電晶體 之通道方向之剖面，並且，可以將充分地提高電流驅動力 之MOS電晶體，形成在半導體晶圓上。此外，在步驟（c )， 將第1半導體晶圓之複數個切口中之其他切口 ，繫合在半 導體晶圓製造裝置之導件部分，來貼合第1及第2半導體 晶圓。因此，能夠達到因為在晶圓間之轉動所造成之位置 偏離之防止。可以藉此而高精度地進行兩個晶圓之對位， 能夠在兩個晶圓，使得結晶方位呈不同，將充分地提高電 流驅動力之Μ 0 S電晶體’形成在半導體晶圓上。此外’在 所形成之MOS電晶體之電特性，不容易產生像半導體晶圓 之不均。 【圖式簡單說明】 圖1係顯示實施形態1之半導體晶圓之俯視圖。 圖2係顯示實施形態1之半導體晶圓之剖面圖。 圖3係顯示用以形成實施形態1之半導體晶圓之貼合步 驟之剖面圖。 圖4係顯示實施形態1之半導體晶圓之貼合步驟之剖面 圖。 圖5係顯示實施形態1之半導體晶圓之貼合步驟之剖面 圖。 圖6係顯示使用在實施形態1之半導體晶圓之貼合步驟 上之半導體晶圓製造裝置之俯視圖。 19 312/發明說明書(補件)/92-09/92117403 200405397 圖7係顯示使用在實施形態1之半導體晶圓之貼合步驟 上之半導體晶圓製造裝置之剖面圖。 圖8係顯示實施形態1之半導體晶圓之貼合步驟之圖。 圖9係顯示實施形態2之半導體晶圓之製造方法之剖面 圖。 圖1 0係顯示實施形態2之半導體晶圓之製造方法之剖面 圖。 圖1 1係顯示實施形態2之半導體晶圓之製造方法之剖面 圖。 (元件符號說明） 1 支持基板側晶圓 la、 32a、 32b 凹口 2 氧化膜層 32 SOI 層 100 半導體晶圓（SOI晶圓） 320 、 321 SOI層用晶圓 3 2 2 半導體層 AP 氣針 BD 貼合面位置 D 汲極 DF 結晶缺陷層 DPI 厚度 DP2 深度 DT 分割面 20 312/發明說明書(補件)/92-09/92117403 200405397 G 閘極 GDI 凸部 GD2 晶圓導件 HD 支持台 HL 凹部 HLa 凸部
I P 1 氧離子植入 I P 2 氫離子植入 Q 箭號 S 源極 TH 厚度 TR1 M0S電晶體
312/發明說明書(補件)/92-09/92〗17403 21

Claims (1)

  1. 200405397 拾、申請專利範圍： 1. 一種半導體晶圓，其特徵為：具備： 第1半導體晶圓《3 2 0》，係具有形成在結晶方位之方向 之端部上之複數個切口《3 2 a，3 2 b》；及 第2半導體晶圓《1》，係具有形成在結晶方位之方向之 端部上之切口《1 a》；其中 上述第1半導體晶圓之上述複數個切口中之一個《3 2 a》 和上述第2半導體晶圓之上述切口《1 a》係附加在不同之 結晶方位上，在上述第1半導體晶圓之上述複數個切口中 之上述一個《3 2 a》和上述第2半導體晶圓之上述切口《1 a》 互相成為一致之狀態下，貼合上述第1及第2半導體晶圓。 2 .如申請專利範圍第1項之半導體晶圓，其中，在上述 第1半導體晶圓上，形成M0S電晶體《TR1》，上述M0S電 晶體之通道方向係平行於上述第1半導體晶圓之結晶方位 < 1 0 0 >，在上述第1及第2半導體晶圓間，結晶方位係偏 離4 5 °或1 3 5 °而進行貼合。 3 . —種半導體晶圓之製造方法，其特徵為：具備： (a )準備第1及第2半導體晶圓《1、3 2 1》之步驟； (b)將上述第2半導體晶圓之主表面貼合在上述第1 半導體晶圓之主表面上之步驟； (c )在上述第1及第2半導體晶圓之貼合部位附近， 由上述第1半導體晶圓側開始而植入氧離子之步驟；及 (d )藉由熱處理而將氧離子植入部位，形成在氧化膜 層《2》之步驟。 22 312/發明說明書(補件)/92-09/92117403 200405397 4 . 一種半導體晶圓之製造方法，其特徵為：具備： (a )準備在結晶方位之方向之端部上而分別形成複數 個切口《3 2 a，3 2 b》之第1半導體晶圓《3 2 1》之步驟； (b) 準備在不同於上述第1半導體晶圓之上述複數個 切口中之一個《3 2 a》之結晶方位之方向之不同結晶方位之 方向之端部上而形成切口《1 a》之第2半導體晶圓《1》之 步驟； (c) 將上述第1半導體晶圓之上述複數個切口中之上 述一個《3 2 a》和上述第2半導體晶圓之上述切口《1 a》， 使用在上述第1及第2半導體晶圓之對位上，並且，將上 述第1半導體晶圓之上述複數個切口中之其他切口 ，繫合 在半導體晶圓製造裝置之導件部分《GD 1》，貼合上述第1 及第2半導體晶圓之步驟； (d )在上述第1及第2半導體晶圓之貼合部位附近， 由上述第1半導體晶圓側開始而植入氧離子之步驟；及 (e )藉由熱處理而將氧離子植入部位，形成在氧化膜 層《2》之步驟。 23 312/發明說明書(補件)/92-09/92117403
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