CN101174610B - 一种晶圆及利用该晶圆识别错误制程的方法 - Google Patents

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Abstract

本发明提供一种晶圆，其边缘设有第一缺口，其中，在晶圆的边缘至少还设有第二缺口，第二缺口与第一缺口的位置相差90度，形状不同，且开口高度相等。本发明还提供一种利用晶圆识别错误制程的方法，晶圆上设有至少两个缺口，至少两个晶圆通过该制程，该方法包括如下步骤：第一片晶圆通过该晶圆上的第一缺口定位，通过该制程；将第二片晶圆旋转90度，通过该晶圆上的第二缺口定位，通过该制程；通过第一缺口定位检测第一片晶圆上的芯片参数；通过第二缺口定位检测第二片晶圆上的芯片参数；对比两个晶圆上芯片参数的失效模式来判断该制程是否出现错误。与现有技术相比，本发明可以有效识别错误制程，而且简化了判断坏片出现原因的过程。

Description

一种晶圆及利用该晶圆识别错误制程的方法
技术领域
本发明涉及一种半导体晶圆和利用该晶圆识别错误制程的方法。
背景技术
请参阅图1，为现有技术中晶圆采用的设计。晶圆通常是具有一个V形的缺口，这个缺口在制程过程中用于晶圆定位和对准。这个缺口通常在晶圆的底部，垂直于晶圆边缘，且开口高度为d，开口的角度为θ。目前还有一种晶圆设计，其在晶圆的顶部上设置一个与底部缺口大小一样的缺口。这个顶部的缺口仅仅是用于晶圆的定位指示，然而，这个顶部的缺口通常在制程中会引起叠对(overlay)的问题。所以较为普遍的是采用只在晶圆的底部设置一个缺口，同时完成晶圆的定位，并在检测的过程中用作对准标志。
在集成电路的制程中，出现的问题很多时候不是晶圆出现的问题，而是制程本身出现的问题。一个集成电路的制程中包括很多子制程，当晶圆生产完毕后，对晶圆检测发现晶圆上有一些芯片参数失效，实际操作时就很难判断究竟是哪个子制程出现问题导致晶圆上芯片参数失效。
发明内容
本发明的目的在于提供一种晶圆，及利用该设计的晶圆有效识别错误制程的方法。
本发明提供一种晶圆，其边缘设有第一缺口，其中，在晶圆的边缘至少还设有第二缺口，第二缺口与第一缺口的位置相差90度；所述第一缺口与第二缺口的形状不一样；所述第一缺口与第二缺口的高度与角度相等。
本发明还提供一种利用晶圆识别错误制程的方法，晶圆上设有至少两个缺口，至少两个所述的晶圆通过该制程，该方法包括如下步骤：
第一片晶圆通过该晶圆上的第一缺口定位，通过该制程；
将第二片晶圆旋转90度，通过该晶圆上的第二缺口定位，通过该制程；
通过第一缺口定位检测第一片晶圆上的芯片参数；
通过第二缺口定位检测第二片晶圆上的芯片参数；
对比两个晶圆上芯片参数的失效模式来判断该制程是否出现错误。
与现有技术相比，本发明通过在晶圆上添设一第二缺口，可以在任一选定的制程通过旋转晶圆摆放的方向，达到识别该制程是否是导致晶圆上的芯片参数失效模式的原因。这种方法可以有效识别错误制程，而且简化了芯片参数失效出现原因的过程。
附图说明
通过以下对本发明一实施例结合其附图的描述，可以进一步理解其发明的目的、具体结构特征和优点。其中，附图为：
图1为现有技术中晶圆的示意图；
图2为本发明晶圆的示意图；
图3为图2晶圆中的缺口11和缺口12的示意图。
具体实施方式
如图2所示，为本发明晶圆1的示意图。本发明的晶圆1在其底部设有与圆心垂直的边缘设有一个V形的缺口11，这个缺口11用于晶圆的定位和对准。在晶圆的右侧与圆心垂直的边缘还设有一个缺口12。
请参阅图3，缺口11和缺口12的角度θ相同，而且开口高度d也相等。设置相同的开口角度θ和高度d是为了缺口12可以与缺口11一样定位及对准。但是，缺口12的底部与缺口11的底部的形状不同以便区分。
本发明的晶圆1可以用于判断哪个子制程出现问题从而导致晶圆1上的失效模式。首先以两个晶圆，一个子制程的生产为例说明如何检测晶圆上坏片是哪个制程出现了问题。
在子制程中第一片晶圆1可以按照图2所示的方向进入设备生产，缺口11位于晶圆1的底部，而第二片同样的晶圆1生产时，将该晶圆1顺时针旋转90度，即缺口2位于晶圆1的底部，再进入设备生产。最后检测时，如果两片晶圆1的芯片参数的失效模式相对于各自缺口都一样，则证明该子制程出现问题，而不用挨个检测其它子制程。
实际生产中，若干晶圆1同时生产，操作者可以根据实际需要选定几个有可能出现问题的子制程，在选定的子制程中，可以将至少一个晶圆1旋转90度，当生产完成后，直接对比旋转前晶圆1和旋转后晶圆1上芯片参数失效模式分别相对于缺口11和缺口12的位置。
如果旋转前晶圆1上芯片参数相对于第一缺口11的失效模式和旋转后晶圆1上芯片参数相对于第二缺口12的失效模式一样，则证明该选定制程出现错误。
如果旋转前晶圆1上芯片参数相对于第一缺口11的失效模式和旋转后晶圆1上芯片参数相对于第二缺口12的失效模式不一样，则证明晶圆上的坏片与该选定制程无关。

Claims (3)

1.一种利用晶圆识别错误制程的方法，晶圆上设有至少两个缺口，至少两个所述的晶圆通过该制程，其特征在于：该方法包括如下步骤：
第一片晶圆通过该晶圆上的第一缺口定位，通过该制程；
将第二片晶圆旋转90度，通过该晶圆上的第二缺口定位，通过该制程；
通过第一缺口定位检测第一片晶圆上的芯片参数；
通过第二缺口定位检测第二片晶圆上的芯片参数；
对比两个晶圆上芯片参数的失效模式来判断该制程是否出现错误。
2.如权利要求1所述的一种利用晶圆识别错误制程的方法，其特征在于：如果第一个晶圆上芯片参数相对于第一缺口的失效模式和第二个晶圆上芯片参数相对于第二缺口的失效模式一样，则证明该制程出现错误。
3.如权利要求1所述的一种利用晶圆识别错误制程的方法，其特征在于：如果第一个晶圆上芯片参数相对于第一缺口的失效模式和第二个晶圆上芯片参数相对于第二缺口的失效模式不一样，则证明晶圆上的坏片与该制程无关。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110024879A1 (en) * 2009-07-28 2011-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method to reduce pre-alignment error using multi-notch pattern or in combination with flat side
CN103151287B (zh) * 2013-02-20 2015-07-29 上海华力微电子有限公司 一种根据晶圆缺陷聚集位置判定问题制程范围的方法
CN103887204B (zh) * 2014-03-27 2017-01-25 上海华力微电子有限公司 一种与激光退火工艺问题相关的排除硅片质量因素的方法
CN112838072A (zh) * 2019-11-22 2021-05-25 深圳市中光工业技术研究院 用于背面光刻工艺的对准方法
CN115107179B (zh) * 2022-08-29 2022-12-09 江苏京创先进电子科技有限公司 晶圆定位缺口切割方法及系统

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6101868A (en) * 1998-04-21 2000-08-15 United Semiconductor Corp. Tool for inspecting broken wafer edges
US20040061200A1 (en) * 2002-09-30 2004-04-01 Renesas Technology Corp. Semiconductor wafer and manufacturing method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6101868A (en) * 1998-04-21 2000-08-15 United Semiconductor Corp. Tool for inspecting broken wafer edges
US20040061200A1 (en) * 2002-09-30 2004-04-01 Renesas Technology Corp. Semiconductor wafer and manufacturing method thereof

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* Cited by examiner, † Cited by third party
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