FR2815772A1 - Tranche de semi-conducteur, procede de fabrication et appareil de fabrication - Google Patents
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Abstract
L'invention procure une tranche de semiconducteur ayant des orientations cristallines mutuellement décalées entre une tranche (1) pour le substrat de support et une tranche pour la formation de dispositifs. Les deux tranches ont des encoches (la, 3a) formées dans la même orientation cristalline <110> et une tranche est prise comme une tranche (1) pour le substrat de support et l'autre est prise comme une tranche pour la formation de dispositifs. Les deux tranches sont assemblées avec les encoches mutuellement décalées (par exemple, une orientation <100> de la tranche pour la formation de dispositifs et l'orientation <110> de la tranche (1) pour le substrat de support sont placées dans la même direction). La tranche pour la formation de dispositifs est divisée pour obtenir une couche SOI (3) dans laquelle des dispositifs (TR1) sont formés.
Description
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TRANCHE DE SEMICONDUCTEUR, PROCEDE DE FABRICATION
ET APPAREIL DE FABRICATION
La présente invention concerne une tranche de semiconducteur ayant une surface sur laquelle un circuit intégré ou autres doit être formé.
ET APPAREIL DE FABRICATION
La présente invention concerne une tranche de semiconducteur ayant une surface sur laquelle un circuit intégré ou autres doit être formé.
Dans le cas dans lequel une tranche du type silicium sur isolant, (ou SOI pour"Silicon On Insulator) doit être fabriquée en assemblant une tranche pour le substrat de support et une tranche pour une couche SOI, on utilise le procédé SMART CUT, le procédé ELTRAN, ou autres. (En ce qui concerne le procédé SMART CUT, voir par exemple "SMART CUT : A PROMISING NEW SOI MATERIAL TECHNOLOGY", M. BRUEL et al., Proceedings 1995 IEEE International SOI Conference, octobre 1995, pages 178-179. En ce qui concerne le procédé ELTRAN, voir par exemple"HIGH-QUALITY EPITAXIAL LAYER TRANSFERT (ELTRAN) BY BOND AND ETCH-BACK OF POROUS Si", N. Sato et al, Proceedings 1995 IEEE International SOI Conference, octobre 1995, pages 176-177 et"Water Jet Splitting of Thin Porous Si for ELTRAN", K. Ohmo et al., Extended Abstracts of the 1999 International Conference on Solid State Devices and Materials, Tokyo, 1999, pages 354- 355).
La figure 17 est une représentation montrant un exemple d'une tranche SOI classique. Une tranche SOI 400 est une tranche (100) ayant pour surface principale un plan (100). La figure 18 est une représentation montrant une coupe selon une ligne de coupe W-W sur la figure 17.
Comme représenté sur les figures 17 et 18, une couche de pellicule d'oxyde 2 est formée sur une surface principale d'une tranche 1 pour le substrat de support, consistant par exemple en un substrat en silicium, et une couche SOI 3 est formée sur la couche de pellicule d'oxyde 2 dans la tranche SOI 400. La couche SOI 3 et la couche de pellicule d'oxyde 2 sont formées en assemblant une tranche pour une couche SOI, ayant une pelli-
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cule d'oxyde formée sur une surface principale, à la tranche 1 pour le substrat de support, et en enlevant ensuite une partie de celle-ci. La cou- che SOI 3 et la couche de pellicule d'oxyde 2 ont presque les mêmes diamètres. Les deux diamètres peuvent varier légèrement en fonction d'un procédé de fabrication.
La couche SOI 3 contient un dispositif à semiconducteur comprenant des dispositifs tels que des transistors MOS (Métal Oxyde Semiconducteur) TR1 et TR2, une interconnexion pour connecter les dispositifs, et autres. Des encoches 1 a et 2a sont formées dans la tranche 1 pour le substrat de support et la couche SOI 3, respectivement dans une direction d'une orientation cristalline < 110 > . En outre, la figure 17 montre également des orientations cristallines < 100 > et < 110 > dans un plan de tranche.
De façon générale, dans la tranche SOI classique, une direction d'un canal entre une source et un drain d'un transistor MOS est établie parallèlement à l'orientation cristalline < 110 > . Les transistors MOS TR1 et TR2 sur la figure 17 sont pris à titre d'exemple. Dans les transistors MOS TR1 et TR2, les désignations S, D et G indiquent respectivement une source, un drain et une grille.
Cependant, avec une telle configuration dans laquelle la direction de canal est parallèle à l'orientation cristalline < 100 > , une caractéristique d'un transistor peut être changée. Plus précisément, on sait qu'une telle configuration dans laquelle on fixe la direction de canal parallèlement à l'orientation cristalline < 100 > peut renforcer d'environ 15% une force tendant à faire circuler un courant dans un transistor MOS à canal P, et en outre, elle peut également réduire un effet de canal court. On suppose que la force tendant à faire circuler un courant est renforcée à cause d'une plus grande mobilité d'un trou dans l'orientation cristalline < 100 > que dans l'orientation cristalline < 110 > , et on suppose également que l'effet de canal court est réduit à cause d'un plus petit coefficient de diffusion de bore de l'orientation cristalline < 100 > , en comparaison avec celui de l'orientation cristalline < 110 > (voir"Effect of < 100 > Channel Direction for High Performance SCE Immune pMOSFET with Less Than 0, 15 um Gate Length", H.
Sayama et al., IEDM99, pages 657-660).
Dans le cas dans lequel la direction de canal du transistor MOS doit être établie parallèlement à l'orientation cristalline < 100 > dans la tran-
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che (100), une direction de la tranche doit être tournée de 45 degrés ou 135 degrés pour former un circuit en utilisant un masque de définition de motif de circuit classique, un appareil de fabrication classique, ou autres.
Dans ce cas, il est souhaitable que des directions d'une encoche et d'un méplat d'orientation soient changées pour passer de l'orientation cristalline < 110 > à l'orientation cristalline < 100 > , de façon qu'une tranche puisse être appliquée exactement à l'appareil de fabrication classique.
Cependant, la simple rotation de la tranche de 45 degrés ou 135 degrés gêne dans certains cas le développement d'un nouveau dispositif, comme on le décrira ci-dessous.
Dans une tranche d'un cristal ayant une structure de diamant, comme un cristal de silicium, une surface cristalline {110} ou {111} est un plan de clivage. Dans le cas de la tranche (100), en particulier, la surface cristalline {110} est le plan de clivage.
Dans un aspect du développement du dispositif, on observe avec un microscope électronique une structure en coupe du dispositif formé sur une tranche. Dans ce cas, la tranche est souvent clivée. Si une surface autre que le plan de clivage doit être mise à nu, il est nécessaire d'effectuer une attaque de la tranche en utilisant un dispositif à faisceau d'ions focalisé (ou FIB pour "Focused Ion Beam") ou similaire. Par conséquent, un temps et un travail considérables sont exigés, ce qui réduit une efficacité de développement.
Lorsque la tranche (100) est simplement tournée de 45 degrés ou 135 degrés pour former, sur la surface de celle-ci, un transistor MOS ayant une direction de canal parallèle à l'orientation cristalline < 100 > , on obtient une structure représentée sur la figure 19. Sur la figure 19, un transistor MOS TR3 est formé sur un plan (100) d'une tranche 30 sur laquelle une encoche 30a est formée dans une direction de l'orientation cristalline < 100 > .
Dans le cas dans lequel la tranche 30 est clivée, un plan de clivage CL apparaît dans la direction de l'orientation cristalline < 110 > . Du fait que la direction de canal du transistor MOS TR3 est établie parallèlement à l'orientation cristalline < 100 > , il apparaît une section du transistor MOS TR3 qui est cassée en oblique par rapport à une direction d'un canal ou d'une grille. Par conséquent, on observe la structure en coupe oblique par
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rapport à la direction du canal ou de la grille, et il est difficile d'effectuer de manière exacte l'évaluation d'une largeur de grille, ou autres, par exemple.
En outre, la figure 20 montre un exemple dans lequel un dispositif consistant en un réseau de cellules de mémoire, AR, ayant une cellule CE telle qu'une mémoire de configuration matricielle, est formée sur la tranche 30, avec la direction de canal parallèle à l'orientation cristalline < 100 > .
Dans ce cas également, le plan de clivage CL apparaît dans la direction de l'orientation cristalline < 110 > . Par conséquent, on observe la structure en coupe oblique par rapport à la direction du canal ou de la grille. Par exem- ple, il est difficile d'évaluer de manière exacte la périodicité d'une structure en coupe de chaque cellule, ou autres.
Plus spécifiquement, si la tranche est simplement tournée de 45 degrés ou 135 degrés pour former le dispositif, il est difficile de mettre à nu par clivage une structure en coupe désirée. Le développement d'un nouveau dispositif est donc gêné.
De ce fait, il est proposé que seulement une tranche pour une couche SOI devant constituer une tranche pour la formation de dispositifs, soit tournée de 45 degrés et soit assemblée à une tranche pour le substrat de support, pour fabriquer ainsi une tranche SOI. Comme représenté sur la figure 21, il est préférable qu'une tranche SOI 500 soit fabriquée en assemblant la tranche 30 pour une couche SOI de la tranche (100) ayant l'encoche 30a dans la direction de l'orientation cristalline < 100 > , à la tranche 1 pour le substrat de support de la tranche (100) ayant l'encoche 1a dans la direction de l'orientation cristalline < 110 > . Par conséquent, la tranche peut être divisée selon le plan de clivage de la tranche 1 pour le substrat de support, occupant la majeure partie d'une épaisseur de tranche au cours du clivage, et un transistor MOS ayant une direction de canal parallèle à l'orientation cristalline < 100 > peut être formé.
Dans ce cas, la tranche 30 pour une couche SOI est formée avec l'encoche 30a dans la direction de l'orientation cristalline < 100 > , et la tranche 1 pour le substrat de support est formée avec l'encoche 1a dans la direction de l'orientation cristalline < 110 > . Par conséquent, il est nécessaire de préparer deux sortes de tranche de semiconducteur à cause d'une différence dans une direction de l'encoche. Un processus de fabrication est donc compliqué.
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Un premier aspect de la présente invention porte sur une tranche de semiconducteur comprenant des première et seconde tranches de semi- conducteur sur les bords desquelles sont formées des sections de visualsation d'orientation cristalline, consistant en entailles indiquant des orientations cristallines, dans laquelle les sections de visualisation d'orientation cristalline indiquent une orientation cristalline identique dans les première et seconde tranches de semiconducteur, et les première et seconde tranches de semiconducteur sont assemblées avec les sections de visualisation d'orientation cristalline décalées l'une par rapport à l'autre.
Un second aspect de la présente invention porte sur une tranche de semiconducteur conforme au premier aspect de la présente invention, dans laquelle à la fois les première et seconde tranches de semiconducteur sont des tranches (100) dans lesquelles des plans (100) sont des surfaces principales, et les sections de visualisation d'orientation cristalline sont décalées mutuellement de 45 degrés ou 135 degrés.
Un troisième aspect de la présente invention porte sur une tranche de semiconducteur conforme au second aspect de la présente invention, dans laquelle la première tranche de semiconducteur est une tranche pour un substrat de support et la seconde tranche de semiconducteur est une tranche pour une formation de dispositifs, et une surface principale de la tranche pour la formation de dispositifs comporte un dispositif à semiconducteur incluant un transistor MOS dans lequel une direction de canal entre une source et un drain est parallèle à une direction d'une orientation cristalline < 100 > .
Un quatrième aspect de la présente invention porte sur une tranche de semiconducteur comprenant une première tranche de semiconducteur et une seconde tranche de semiconducteur sur un bord de laquelle est formée une section de visualisation d'orientation cristalline consistant en une entaille indiquant une orientation cristalline, dans laquelle les première et seconde tranches de semiconducteur sont assemblées l'une à l'autre de façon qu'une partie d'une surface principale de la première tranche de semiconducteur soit exposée à la section de visualisation d'orientation cristalline de la seconde tranche de semiconducteur, et une impression est effectuée sur la partie de la surface principale de la première tranche de semiconducteur.
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Un cinquième aspect de la présente invention porte sur la tranche de semiconducteur conforme au quatrième aspect de la présente invention, dans laquelle une section de visualisation d'orientation cristalline consistant en une entaille indiquant une orientation cristalline est également formée sur un bord de la première tranche de semiconducteur, et la section de visualisation d'orientation cristalline de la première tranche de semiconducteur et la section de visualisation d'orientation cristalline de la seconde tranche de semiconducteur forment un angle de 180 degrés.
Un sixième aspect de la présente invention porte sur une tranche de semiconducteur conforme au quatrième aspect de la présente invention, dans laquelle la première tranche de semiconducteur est une tranche pour un substrat de support, la seconde tranche de semiconducteur est une tranche pour une couche SOI, et une pellicule isolante est formée sur une surface principale d'au moins une tranche parmi la tranche pour le substrat de support et la tranche pour la couche SOI.
Un septième aspect de la présente invention porte sur une tranche de semiconducteur comprenant des première et seconde tranches de semiconducteur ayant des structures massives, dans laquelle les première et seconde tranches de semiconducteur sont assemblées avec des orientations cristallines mutuellement décalées.
Un huitième aspect de la présente invention porte sur une tranche de semiconducteur conforme au septième aspect de la présente invention, dans laquelle les première et seconde tranches de semiconducteur sont toutes deux des tranches (100) dans lesquelles des plans (100) sont des surfaces principales, et les orientations cristallines sont mutuellement décalées de 45 degrés ou 135 degrés.
Un neuvième aspect de la présente invention porte sur une tranche de semiconducteur conforme au huitième aspect de la présente invention, dans laquelle la première tranche de semiconducteur est une tranche pour un substrat de support et la seconde tranche de semiconducteur est une tranche pour une formation de dispositifs, et une surface principale de la tranche pour la formation de dispositifs comporte un dispositif à semiconducteur incluant un transistor MOS dans lequel une direction de canal entre une source et un drain est parallèle à une direction d'une orientation cristalline < 100 > .
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Un dixième aspect de la présente invention porte sur un procédé de fabrication de la tranche de semiconducteur conforme au septième as- pect de la présente invention, comprenant les étapes suivantes : (a) on implante un ion d'hydrogène à partir d'une surface principale d'un substrat semiconducteur et on forme une couche de défauts cristallins dans une position ayant une profondeur prédéterminée à partir de la surface principale, pour préparer ainsi la seconde couche de semiconducteur, (b) on assemble une surface principale de la seconde couche de semiconducteur à celle de la première couche de semiconducteur, avec des orientations cristallines des première et seconde tranches de semiconducteur mutuellement décalées, (c) on accomplit un traitement thermique sur les première et seconde tranches de semiconducteur, pour diviser ainsi la seconde tranche de semiconducteur à travers la couche de défauts cristallins, et (d) on polit une partie dans les première et seconde tranches de semiconducteur dans laquelle la couche de défauts cristallins est présente.
Un onzième aspect de la présente invention porte sur un procédé de fabrication de la tranche de semiconducteur conforme au septième aspect de la présente invention, comprenant les étapes suivantes : (a) on forme une couche de semiconducteur poreuse et une couche de semiconducteur sur une surface principale du substrat semiconducteur, pour préparer ainsi la seconde tranche de semiconducteur, (b) on assemble la seconde couche de semiconducteur de la seconde tranche de semiconducteur à une surface principale de la première tranche de semiconducteur, avec des orientations cristallines des première et seconde tranches de semiconducteur mutuellement décalées, et (c) on enlève le substrat semiconducteur et la couche de semiconducteur poreuse.
Un douzième aspect de la présente invention porte sur un appareil pour fabriquer la tranche de semiconducteur conforme au premier aspect de la présente invention, comprenant une base de support munie d'une partie concave dans laquelle la première tranche de semiconducteur doit être montée, et un élément de guidage établi sur la base de support entourant la partie concave, qui doit être utilisé comme un guide d'alignement de la seconde tranche de semiconducteur lorsque les première et seconde tranches de semiconducteur doivent être assemblées, dans lequel un bord de la partie concave comporte une partie convexe destinée à venir en con-
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tact avec la section de visualisation d'orientation cristalline de la première tranche de semiconducteur, l'élément de guidage comporte une partie con- vexe mobile capable de venir en contact avec la section de visualisation d'orientation cristalline de la seconde tranche de semiconducteur, et une position de la partie convexe formée sur le bord de la partie concave, et celle de la partie convexe formée dans l'élément de guidage, sont mutuellement décalées d'un angle prédéterminé.
Selon le premier aspect de la présente invention, les première et seconde tranches de semiconducteur sont assemblées avec les sections de visualisation d'orientation cristalline mutuellement décalées. Par conséquent, l'une des deux tranches de semiconducteur ayant les sections de visualisation d'orientation cristalline disposées dans la même orientation cristalline est prise comme étant la tranche pour le substrat de support, et l'autre est prise comme étant la tranche pour la formation de dispositifs.
Ainsi, il est possible de faire varier les orientations cristallines de la tranche pour le substrat de support et de la tranche pour la formation de dispositifs. Il n'est donc pas nécessaire de préparer deux sortes de tranches de semiconducteur ayant des orientations cristallines différentes, dans lesquelles les sections de visualisation d'orientation cristalline doivent être établies.
Selon le second aspect de la présente invention, les première et seconde tranches de semiconducteur sont toutes deux des tranches (100), et les sections de visualisation d'orientation cristalline sont mutuellement décalées de 45 degrés ou 135 degrés. Par conséquent, lorsque l'un des première et seconde tranches de semiconducteur est prise comme étant la tranche pour le substrat de support, et l'autre est prise comme étant la tranche pour la formation de dispositifs, une surface cristalline {100} de la tranche pour la formation de dispositifs peut être mise à nu avec un clivage le long d'une surface cristalline {110} devant être un plan de clivage de la tranche pour le substrat de support.
Selon le troisième aspect de la présente invention, la surface principale de la tranche pour la formation de dispositifs comporte le dispositif à semiconducteur incluant le transistor MOS ayant la direction de canal entre la source et le drain parallèle à la direction de l'orientation cristalline < 100 > . Par conséquent, lorsque le clivage est effectué selon la surface
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cristalline {110} devant être le plan de clivage de la tranche pour le substrat de support, la surface cristalline {110} de la tranche pour la formation de dispositifs peut être mise à nu pour observer une structure en coupe du dispositif à semiconducteur ayant le transistor MOS, perpendiculairement ou parallèlement à la direction d'un canal ou d'une grille. Il est donc possible d'accomplir de manière exacte l'évaluation d'une largeur de grille ou autres, par exemple.
Selon le quatrième aspect de la présente invention, une impression est effectuée sur la partie dans la surface principale de la première tranche de semiconducteur qui est exposée à la section de visualisation d'orientation cristalline de la seconde tranche de semiconducteur. Par conséquent, lorsque la tranche de semiconducteur est observée à partir de la surface de la seconde tranche de semiconducteur, l'impression peut être vue et la tranche de semiconducteur peut être distinguée aisément. En outre, il est possible d'utiliser effectivement, à titre d'espace d'impression, la partie dans la surface principale de la première tranche de semiconducteur qui est exposée au niveau de la section de visualisation d'orientation cristalline.
Selon le cinquième aspect de la présente invention, la section de visualisation d'orientation cristalline de la première tranche de semiconducteur et celle de la seconde tranche de semiconducteur forment un angle de 180 degrés. Par conséquent, à une étape d'inspection d'une tranche de semiconducteur ou autres, lorsqu'une multiplicité de tranches de semiconducteur sont contenues dans un boîtier avec la section de visualisation d'orientation cristalline de la première tranche de semiconducteur alignée du côté inférieur, la partie d'impression peut être vue aisément de l'extérieur du boîtier, de façon que les tranches de semiconducteur puissent être distinguées aisément.
Selon le sixième aspect de la présente invention, la tranche de semiconducteur est la tranche SOI et l'impression est effectuée sur la partie dans la surface principale de la tranche pour le substrat de support qui est exposée au niveau de la section de visualisation d'orientation cristalline de la tranche pour la couche SOI. Par conséquent, il y a une moindre possibilité que la couche SOI puisse être décollée lorsque l'impression est effectuée par un laser.
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Selon le septième aspect de la présente invention, les première et seconde tranches de semiconducteur ayant des structures massives sont assemblées avec les orientations cristallines mutuellement décalées. Par conséquent, l'une des première et seconde tranches de semiconducteur est prise comme étant la tranche pour le substrat de support et l'autre est prise comme étant la tranche pour la formation de dispositifs. On peut donc faire varier les orientations cristallines de la tranche pour le substrat de support et de la tranche pour la formation de dispositifs.
Selon le huitième aspect de la présente invention, les première et seconde tranches de semiconducteur sont toutes deux des tranches (100) et les orientations cristallines sont mutuellement décalées de 45 degrés ou 135 degrés. Par conséquent, lorsque l'une des première et seconde tranches de semiconducteur est prise comme étant la tranche pour le substrat de support, et l'autre est prise comme étant la tranche pour la formation de dispositifs, la surface cristalline {100} de la tranche pour la formation de dispositifs peut être mise à nu avec un clivage le long de la surface cristalline {110} devant être le plan de clivage de la tranche pour le substrat de support.
Selon le neuvième aspect de la présente invention, la surface principale de la tranche pour la formation de dispositifs comporte le dispositif à semiconducteur incluant le transistor MOS ayant la direction de canal entre la source et le drain parallèle à la direction de l'orientation cristalline < 100 > . Par conséquent, lorsque le clivage est effectué le long de la surface cristalline {110} devant être le plan de clivage de la tranche pour le substrat de support, la surface cristalline {100} de la tranche pour la formation de dispositifs peut être mise à nu pour observer les structures en coupe du transistor MOS et du dispositif à semiconducteur incluant le transistor MOS, perpendiculairement ou parallèlement à la direction du canal ou de la grille. Par conséquent, il est possible d'effectuer de manière exacte l'évaluation de la largeur de grille, ou autres, par exemple.
Selon le dixième aspect de la présente invention, on peut obtenir la tranche de semiconducteur conforme au septième aspect de la présente invention.
Selon le onzième aspect de la présente invention, on peut obtenir la tranche de semiconducteur conforme au septième aspect de la présente
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invention.
Selon le douzième aspect de la présente invention, la position de la partie convexe formée au bord de la partie concave, et celle de la partie convexe formée dans l'élément de guidage sont mutuellement décalées d'un angle prédéterminé. Par conséquent, les première et seconde tranches de semiconducteur peuvent être assemblées l'une à l'autre avec le décalage ayant l'angle prédéterminé. On peut donc obtenir la tranche de semiconducteur conforme au premier aspect de la présente invention.
Un but de la présente invention est de procurer une tranche de semiconducteur dans laquelle des orientations cristallines d'une tranche pour le substrat de support et d'une tranche pour la formation de dispositifs sont mutuellement décalées, et dans laquelle il n'est pas nécessaire d'avoir deux sortes de tranches de semiconducteur ayant des orientations cristallines différentes, dans lesquelles une encoche ou un méplat d'orientation doivent être formés.
D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite de la description se réfère aux dessins annexés, dans lesquels :
La figure 1 est une vue de dessus montant une tranche de semiconducteur conforme à un premier mode de réalisation,
La figure 2 est une coupe montrant la tranche de semiconducteur conforme au premier mode de réalisation,
Les figures 3 et 4 sont des vues de dessus montrant une tranche de semiconducteur conforme à une première variante du premier mode de réalisation,
La figure 5 est une vue de dessus montant une tranche de semiconducteur conforme à une seconde variante du premier mode de réalisation,
La figure 6 est une coupe montrant la tranche de semiconducteur conforme à la seconde variante du premier mode de réalisation,
Les figures 7 à 14 sont des vues montrant une étape d'un procédé de fabrication d'une tranche de semiconducteur conforme à un second mode de réalisation,
La figure 15 est une vue de dessus montant un appareil de fabrication destiné à être utilisé dans le procédé de fabrication d'une tranche de
La figure 1 est une vue de dessus montant une tranche de semiconducteur conforme à un premier mode de réalisation,
La figure 2 est une coupe montrant la tranche de semiconducteur conforme au premier mode de réalisation,
Les figures 3 et 4 sont des vues de dessus montrant une tranche de semiconducteur conforme à une première variante du premier mode de réalisation,
La figure 5 est une vue de dessus montant une tranche de semiconducteur conforme à une seconde variante du premier mode de réalisation,
La figure 6 est une coupe montrant la tranche de semiconducteur conforme à la seconde variante du premier mode de réalisation,
Les figures 7 à 14 sont des vues montrant une étape d'un procédé de fabrication d'une tranche de semiconducteur conforme à un second mode de réalisation,
La figure 15 est une vue de dessus montant un appareil de fabrication destiné à être utilisé dans le procédé de fabrication d'une tranche de
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semiconducteur conforme au second mode de réalisation,
La figure 16 est une coupe montrant l'appareil de fabrication des- tiné à être utilisé dans le procédé de fabrication d'une tranche de semiconducteur conforme au second mode de réalisation,
La figure 17 est une vue de dessus montrant une tranche de semiconducteur classique,
La figure 18 est une coupe montrant la tranche de semiconducteur classique, et
Les figures 19 à 21 sont des vues montrant les inconvénients de la tranche de semiconducteur classique.
La figure 16 est une coupe montrant l'appareil de fabrication des- tiné à être utilisé dans le procédé de fabrication d'une tranche de semiconducteur conforme au second mode de réalisation,
La figure 17 est une vue de dessus montrant une tranche de semiconducteur classique,
La figure 18 est une coupe montrant la tranche de semiconducteur classique, et
Les figures 19 à 21 sont des vues montrant les inconvénients de la tranche de semiconducteur classique.
< Premier Mode de Réalisations
Le mode de réalisation présent consiste en une tranche de semiconducteur dans laquelle l'une de deux tranches de semiconducteur ayant des encoches ou des méplats d'orientation placés dans la même orientation cristalline est prise comme étant une tranche pour le substrat de support, et l'autre est prise comme étant une tranche pour la formation de dispositifs, et les deux tranches sont assemblées avec les encoches ou les méplats d'orientation mutuellement décalés, de façon qu'il ne soit pas nécessaire de préparer deux sortes de tranches de semiconducteur ayant des orientations cristallines différentes, dans lesquelles il est nécessaire de former des encoches ou des méplats d'orientation.
Le mode de réalisation présent consiste en une tranche de semiconducteur dans laquelle l'une de deux tranches de semiconducteur ayant des encoches ou des méplats d'orientation placés dans la même orientation cristalline est prise comme étant une tranche pour le substrat de support, et l'autre est prise comme étant une tranche pour la formation de dispositifs, et les deux tranches sont assemblées avec les encoches ou les méplats d'orientation mutuellement décalés, de façon qu'il ne soit pas nécessaire de préparer deux sortes de tranches de semiconducteur ayant des orientations cristallines différentes, dans lesquelles il est nécessaire de former des encoches ou des méplats d'orientation.
La figure 1 est une vue montrant une tranche de semiconducteur 100 conforme au mode de réalisation présent. En outre, la figure 2 est une vue montrant une coupe selon une ligne de coupe X-X sur la figure 1.
La tranche de semiconducteur 100 est une tranche SOI et est une tranche (100) dans laquelle un plan (100) est une surface principale. Dans la couche SOI 100, par exemple, une couche de pellicule d'oxyde 2 est pla- cée sur une surface principale d'une tranche 1 pour le substrat de support, formée par un substrat en silicium, et une couche SOI 3 est formée sur la couche de pellicule d'oxyde 2. La couche SOI 3 et la couche de pellicule d'oxyde 2 sont établies en formant une pellicule d'oxyde sur une surface principale d'une tranche pour une couche SOI devant être la tranche pour la formation de dispositifs, en assemblant la tranche pour une couche SOI sur la tranche 1 pour le substrat de support, et en enlevant une partie de celle-ci. La tranche 1 pour le substrat de support et la tranche pour une
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couche SOI sont toutes deux les tranches (100). En outre, la couche SOI 3 et la couche de pellicule d'oxyde 2 ont presque les mêmes diamètres. Les deux diamètres peuvent être changés légèrement en fonction d'un procédé de fabrication.
Des encoches 1 a et 3a sont formées dans la tranche 1 pour le substrat de support et la couche SOI 3, respectivement, dans une direction d'orientation cristalline < 110 > . Cependant, dans la tranche de semiconducteur 100 conforme au mode de réalisation présent, une position de l'encoche est décalée de 450 entre la tranche 1 pour le substrat de support et la couche SOI 3, d'une manière différente de celle de la couche SOI classique 400 représentée sur la figure 17. Plus précisément, comme représenté sur la figure 1, à la fois l'encoche 1 a de la tranche 1 pour le substrat de support et l'encoche 3a de la couche SOI 3 indiquent la même orientation cristalline < 110 > , et la tranche 1 pour le substrat de support et la couche SOI 3 sont assemblées avec les encoches mutuellement décalées de 45 degrés. La tranche de semiconducteur 100 est ainsi formée.
Dans la tranche SOI classique représentée sur les figures 17 et
21, la tranche pour le substrat de support et la tranche pour une couche SOI ont été assemblées avec des encoches ou des méplats d'orientation en coïncidence mutuelle. Cependant, dans le mode de réalisation présent, la tranche 1 pour le substrat de support et la tranche pour une couche SOI sont assemblées avec les encoches mutuellement décalées. Par conséquent, l'une des deux tranches de semiconducteur ayant des encoches formées dans la même orientation cristalline < 100 > est prise comme étant la tranche pour le substrat de support, et l'autre est prise comme étant la tranche pour une couche SOI devant constituer une tranche pour la formation de dispositifs. Ainsi, la tranche pour le substrat de support et la tranche pour la formation de dispositifs peuvent avoir des orientations cristallines différentes. Il n'est donc pas nécessaire de préparer deux sortes de tranches de semiconducteur ayant des orientations cristallines différentes, dans lesquelles une encoche ou un méplat d'orientation doit être formé.
21, la tranche pour le substrat de support et la tranche pour une couche SOI ont été assemblées avec des encoches ou des méplats d'orientation en coïncidence mutuelle. Cependant, dans le mode de réalisation présent, la tranche 1 pour le substrat de support et la tranche pour une couche SOI sont assemblées avec les encoches mutuellement décalées. Par conséquent, l'une des deux tranches de semiconducteur ayant des encoches formées dans la même orientation cristalline < 100 > est prise comme étant la tranche pour le substrat de support, et l'autre est prise comme étant la tranche pour une couche SOI devant constituer une tranche pour la formation de dispositifs. Ainsi, la tranche pour le substrat de support et la tranche pour la formation de dispositifs peuvent avoir des orientations cristallines différentes. Il n'est donc pas nécessaire de préparer deux sortes de tranches de semiconducteur ayant des orientations cristallines différentes, dans lesquelles une encoche ou un méplat d'orientation doit être formé.
Lorsque dans un dispositif à semiconducteur incluant un dispositif tel qu'un transistor MOS TR1, une interconnexion pour connecter les dispositifs et autres doit être formée dans la couche SOI 3, un procédé classique est appliqué en utilisant une encoche 1 a. Plus précisément, le transistor
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MOS TR1 peut être formé de façon qu'une direction de canal entre une source et un drain soit fixée parallèlement à l'orientation cristalline < 100 > .
Sur la figure 1, les désignations S, D et G dans le transistor MOS TR1 indiquent respectivement une source, un drain et une grille.
En outre, les encoches sont mutuellement décalées de 45 degrés entre la tranche 1 pour le substrat de support et la couche SOI 3. Par conséquent, une surface cristalline {100} de la couche SOI 3 devant faire partie de la tranche pour une couche SOI peut être mise à nu par clivage le long d'une surface cristalline {110} devant être un plan de clivage pour la tranche 1 pour le substrat de support, occupant la majeure partie d'une épaisseur de tranche. De ce fait, une structure en coupe du dispositif à semiconducteur incluant le transistor MOS TR1 peut être observée perpendiculairement ou parallèlement à la direction d'un canal ou d'une grille. Il en résulte qu'il est possible d'effectuer avec exactitude l'évaluation d'une largeur de grille ou autres, par exemple.
Egalement dans le cas dans lequel les encoches sont mutuellement décalées de 135 degrés entre la tranche 1 pour le substrat de support et la couche SOI 3, on peut obtenir des effets identiques à ceux décrits cidessus.
Sur la figure 1, la couche SOI 3 et la couche de pellicule d'oxyde 2 ont des diamètres plus petits que le diamètre de la tranche 1 pour le substrat de support. Ceci implique que la tranche pour le substrat de support et la tranche pour une couche SOI ont les mêmes diamètres, et la couche SOI 3 a un diamètre plus petit que celui de la tranche 1 pour le substrat de support, dans une configuration finale.
Du fait qu'une surface de tranche n'est pas plane dans une partie périphérique de la tranche, la partie périphérique de la tranche n'est pas suffisamment assemblée. Par conséquent, dans le cas dans lequel le procédé SMART CUT, ou autres, doit être exécuté, par exemple, la partie périphérique de la tranche est également enlevée lorsque la tranche pour une couche SOI doit être enlevée. Par conséquent, les diamètres de la couche SOI 3 et de la couche de pellicule d'oxyde 2 sont inférieurs au diamètre de la tranche 1 pour le substrat de support.
Bien que la tranche pour le substrat de support et la tranche pour une couche SOI qui ont les mêmes diamètres soient généralement assem-
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blées l'une à l'autre, elles peuvent avoir des diamètres différents. En outre, bien que la tranche SOI soit établie en formant la pellicule d'oxyde sur la surface principale de la tranche pour une couche SOI, et en assemblant la tranche pour une couche SOI sur la tranche pour le substrat de support, dans le mode de réalisation présent, il est également possible d'employer une tranche SOI établie en formant une pellicule d'oxyde dans la tranche pour le substrat de support, et en assemblant la tranche pour une couche SOI sur la pellicule d'oxyde, ou une tranche SOI établie en formant des pellicules d'oxyde à la fois sur la tranche pour une couche SOI et la tranche pour le substrat de support, et en assemblant l'une à l'autre les pellicules d'oxyde.
Dans le mode de réalisation, on a pris à titre d'exemple la tranche de semiconducteur sur laquelle l'encoche est formée. Si une tranche de semiconducteur munie d'un méplat d'orientation ou d'une entaille indiquant une orientation cristalline, a une structure identique à celle décrite cidessus, il est possible d'obtenir les effets de la tranche de semiconducteur conforme au mode de réalisation présent.
A titre de première variante du mode de réalisation présent, il est possible de réaliser une tranche de semiconducteur dans laquelle une impression est effectuée par un laser sur une partie dans une surface principale d'une tranche pour le substrat de support, qui est exposée au niveau d'un méplat d'orientation d'une tranche pour une couche SOI, de façon que la tranche de semiconducteur puisse être distinguée aisément d'autres tranches. En outre, il est également possible de réaliser une tranche de semiconducteur dans laquelle un angle formé par une encoche de la tranche pour le substrat de support, et un méplat d'orientation de la tranche pour une couche SOI, est fixé à 180 degrés, et une partie imprimée peut aisément être vue à partir de l'extérieur d'un boîtier, lorsque les tranches de semiconducteur sont contenues dans le boîtier avec des encoches alignées sur le côté inférieur.
La figure 3 est une vue montrant la tranche de semiconducteur 200 conforme à la première variante. La tranche de semiconducteur 200 est une tranche SOI, de la même manière que la tranche de semiconducteur 100, et est une tranche (100) dans laquelle un plan (100) est une surface principale. Egalement dans la tranche SOI 200, à titre d'exemple, une cou-
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che de pellicule d'oxyde 2 est établie sur une surface principale d'une tranche 1 pour le substrat de support formé par un substrat en silicium, et une couche SOI 31 est formée sur la couche de pellicule d'oxyde 2.
La couche SOI 31 et la couche de pellicule d'oxyde 2 sont éta- blies en formant une pellicule d'oxyde sur une surface principale d'une tranche pour une couche SOI devant être la tranche pour la formation de dispositifs, en assemblant la tranche pour une couche SOI à la tranche 1 pour le substrat de support, et en enlevant une partie de celle-ci. La tranche 1 pour le substrat de support ainsi que la tranche pour une couche SOI sont les tranches (100).
La couche SOI 31 comporte un dispositif à semiconducteur incluant un dispositif tel qu'un transistor MOS TR1, une interconnexion pour connecter les dispositifs, et autres.
Une encoche ta et un méplat d'orientation 31a sont respectivement formés dans la tranche 1 pour le substrat de support et la couche SOI 31, dans une direction d'une orientation cristalline < 110 > . Cependant, dans la couche de semiconducteur 200, des positions de l'encoche 1a et du méplat d'orientation 31a sont décalées de 180 degrés entre la tranche 1 pour le substrat de support et la couche SOI 31. Plus précisément, comme représenté sur la figure 3, l'encoche 1a de la tranche 1 pour le substrat de support et le méplat d'orientation 31a de la couche SOI 31 indiquent tous deux la même orientation cristalline < 110 > , et la tranche 1 pour le substrat de support et la couche SOI 31 sont assemblées avec l'encoche 1a et le méplat d'orientation 31a mutuellement décalés de 180 degrés. La tranche de semiconducteur 200 est ainsi formée.
La tranche 1 pour le substrat semiconducteur et la couche SOI 31 sont assemblées l'une à l'autre de façon qu'une partie de la surface principale de la tranche 1 pour le substrat de support soit exposée à la partie de méplat d'orientation 31a de la couche SOI 31.
En outre, une impression LS de"LOT NO. 009"est formée par un laser sur une partie dans la surface principale de la tranche 1 du substrat de support qui est exposée à la partie de méplat d'orientation 31a. Par conséquent, l'impression LS peut être vue lorsque la tranche de semiconducteur est observée à partir du plan (100) de la couche SOI 31, et la tranche de semiconducteur peut aisément être distinguée. En outre, la partie
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dans la surface principale de la tranche 1 pour le substrat de support qui est exposée au méplat d'orientation 31a peut être utilisée effectivement comme un espace d'impression.
En outre, l'encoche 1a de la tranche 1 pour le substrat de support et le méplat d'orientation 31a de la couche SOI 31 forment un angle de 180 degrés. Par conséquent, lorsqu'une multiplicité de tranches de semiconducteur sont contenues dans un boîtier avec les encoches 1a alignées du côté inférieur, à une étape d'inspection de la tranche de semiconducteur, ou autres, la partie d'impression LS peut aisément être vue de l'extérieur du boîtier, de façon que les tranches de semiconducteur puissent être distinguées aisément.
Dans la tranche de semiconducteur ayant une structure SOI, il y a un problème consistant en ce que la couche SOI se décolle aisément sous l'influence de la chaleur du laser si l'impression doit être effectuée sur une surface de la couche SOI au moyen du laser. Cependant, si l'impression est effectuée par le laser sur la partie dans la surface principale de la tranche 1 pour le substrat de support qui est exposée à la partie de méplat d'orientation 31a de la couche SOI 31, à la place de la couche SOI, comme dans la tranche de semiconducteur 200, il y a une moindre possibilité que la couche SOI puisse de décoller.
Bien que l'encoche 1 a ait été employée pour la tranche 1 du substrat de support et le méplat d'orientation 31a ait été employé pour la couche SOI 31 dans la tranche de semiconducteur 200, le méplat d'orientation peut être établi dans la tranche 1 pour le substrat de support et l'encoche peut être établie dans la couche SOI 31, ou bien le méplat d'orientation peut être établi à la fois dans la tranche 1 pour le substrat de support et la couche SOI 31.
La figure 4 montre une tranche de semiconducteur 201 dans laquelle le méplat d'orientation 31a et l'encoche 1a sont mutuellement décalés de 135 degrés, ce qui produit les mêmes effets que ceux de la tranche de semiconducteur 100. Dans ce cas également, l'impression LS peut évidemment être effectuée sur la partie dans la surface principale de la tranche 1 pour le substrat de support qui est exposée à la partie de méplat d'orientation 31a.
En outre, à titre de seconde variante du mode de réalisation pré-
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sent, il est également possible de réaliser une tranche de semiconducteur ayant une structure massive, à la place de la structure SOI, dans laquelle on fait varier une orientation cristalline entre le côté de la surface de la tranche et une partie la plus intérieure de celle-ci.
Dans le cas dans lequel une direction de canal d'un transistor MOS est établie parallèlement à une orientation cristalline < 100 > dans une tranche (100), une simple rotation de la tranche de 45 degrés ou 135 degrés gêne le développement d'un nouveau dispositif. Ceci est vrai pour une tranche massive aussi bien que pour la tranche SOI.
Dans la seconde variante, une tranche pour le substrat de support est assemblée à une tranche pour la formation de dispositifs, et une partie de la tranche pour la formation de dispositifs est utilisée à titre de couche de formation de dispositifs. Par conséquent, une tranche massive ayant une orientation cristalline qui varie entre le côté de la surface et la partie la plus intérieure est formée.
La figure 5 est une vue montrant une tranche de semiconducteur 300 conforme à la seconde variante. En outre, la figure 6 est une vue montrant une coupe selon une ligne de coupe Y-Y sur la figure 5. La tranche de semiconducteur 300 est une tranche massive et, en outre, est une tranche (100) ayant un plan (100) pour une surface principale.
Dans la tranche de semiconducteur 300, par exemple, une couche de formation de dispositifs 32 est formée sur une surface principale d'une tranche 11 pour le substrat de support formé par un substrat en silicium. La couche de formation de dispositifs 32 est établie en assemblant une tranche pour la formation de dispositifs, formée par le substrat en sidicium, à la tranche 11 pour le substrat de support, et en enlevant une partie de celle-ci, par exemple. La tranche 11 pour le substrat de support et la tranche pour la formation de dispositifs sont toutes deux les tranches (100).
Dans le cas d'une tranche ayant un diamètre de 20,32 cm, la tranche 11 pour le substrat de support peut avoir une épaisseur T2 d'environ 700 um et la couche de formation de dispositifs 32 peut avoir une épaisseur T1 d'environ 0,1 à quelques um, par exemple.
Des encoches 11 a et 32a sont respectivement formées dans la tranche 11 pour le substrat de support et la couche de formation de dispositifs 32, dans une direction d'une orientation cristalline < 110 > . De plus,
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dans la couche de semiconducteur 300, une position de l'encoche est décalée de 45 degrés entre la tranche 11 pour le substrat de support et la couche de formation de dispositifs 32, de la même manière que dans la tranche de semiconducteur 100. Plus précisément, comme représenté sur la figure 5, l'encoche 11a de la tranche 11 pour le substrat de support et l'encoche 32a de la couche de formation de dispositifs 32 indiquent toutes deux la même orientation cristalline < 110 > , et la tranche 11 pour le substrat de support et la couche de formation de dispositifs 32 sont assemblées l'une à l'autre avec les encoches mutuellement décalées de 45 degrés. La tranche de semiconducteur est ainsi formée.
Conformément à la tranche de semiconducteur 300, la tranche pour le substrat de support et la tranche pour la formation de dispositifs qui ont les structures massives sont assemblées avec les orientations cristallines mutuellement décalées. Il est donc possible de faire varier les orientations cristallines dans la tranche pour le substrat de support et la tranche pour la formation de dispositifs.
La tranche 11 pour le substrat de support et la tranche pour la formation de dispositifs sont assemblées avec les encoches mutuellement décalées. Par conséquent, l'une des deux tranches de semiconducteur ayant des encoches établies dans la même orientation cristalline < 100 > est prise comme étant la tranche pour le substrat de support, et l'autre est prise comme étant la tranche pour la formation de dispositifs. La tranche pour le substrat de support et la tranche pour la formation de dispositifs peuvent donc avoir des orientations cristallines différentes. Par conséquent, il n'est pas nécessaire de préparer deux sortes de tranches de semiconducteur ayant des orientations cristallines différentes, dans lesquelles une encoche ou un méplat d'orientation doit être formé.
Un dispositif à semiconducteur incluant un dispositif tel qu'un transistor MOS TR1, une interconnexion pour connecter les dispositifs, et autres, est formé sur la couche de formation de dispositifs 32. De la même manière que dans la couche de semiconducteur 100, le transistor MOS TR1 peut être formé de façon qu'une direction de canal entre une source et un drain soit établie parallèlement à l'orientation cristalline < 100 > . Dans le transistor MOS TR1, les désignations S, D et G indiquent respectivement une source, un drain et une grille.
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En outre, les encoches sont mutuellement décalées de 45 degrés entre la tranche 11 pour le substrat de support et la couche de formation de formation de dispositifs 32. Par conséquent, une surface cristalline {100} de la couche de formation de dispositifs 32 devant être une partie de la couche pour la formation de dispositifs, peut être mise à nu par clivage le long d'une surface cristalline {110} devant être un plan de clivage pour la couche 11 pour le substrat de support. La surface principale de la couche de formation de dispositifs 32 comporte le dispositif à semiconducteur incluant le transistor MOS TR1 ayant une direction de canal entre une source et un drain parallèle à la direction de l'orientation cristalline < 100 > . Par conséquent, lorsque le clivage est effectué le long de la surface cristalline {110} devant être le plan de clivage de la couche 11 pour le substrat de support, la surface cristalline {100} de la couche de formation de dispositifs 32 est mise à nu. De ce fait, une structure en coupe du dispositif à semiconducteur incluant le transistor MOS TRI peut être vue perpendiculairement ou parallèlement à la direction d'un canal ou d'une grille. Il est donc possible d'effectuer de manière exacte l'évaluation d'une largeur de grille ou autres, par exemple.
Des effets identiques à ceux décrits ci-dessus peuvent également être obtenus dans le cas où les encoches sont mutuellement décalées de 180 degrés entre la tranche 11 pour le substrat de support et la couche de formation de dispositifs 32.
Sur la figure 5 également, la couche de formation de dispositifs 32 a un diamètre plus petit que celui de la tranche 11 du côté du substrat de support, pour la même raison que dans la tranche de semiconducteur 100.
Bien que la tranche pour le substrat de support et la tranche pour la formation de dispositifs qui ont les mêmes diamètre soient assemblées l'une à l'autre dans la seconde variante, elles peuvent avoir des diamètres différents.
Bien qu'on ait pris à titre d'exemple dans la seconde variante la couche de semiconducteur sur laquelle l'encoche est formée, il est possible d'utiliser une tranche de semiconducteur munie d'un méplat d'orientation ou d'une encoche indiquant une orientation cristalline. En outre, si l'orientation cristalline peut être décalée de manière exacte, deux tranches de semicon-
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ducteur n'ayant ni l'encoche ni le méplat d'orientation peuvent être utilisées pour la tranche pour le substrat de support et la tranche pour la formation de dispositifs.
< Second Mode de Réalisation >
Dans le mode de réalisation présent, on décrira un procédé de fabrication d'une tranche de semiconducteur 300. La tranche de semiconducteur 300 peut être fabriquée en appliquant le procédé SMART CUT ou le procédé ELTRAN.
Dans le mode de réalisation présent, on décrira un procédé de fabrication d'une tranche de semiconducteur 300. La tranche de semiconducteur 300 peut être fabriquée en appliquant le procédé SMART CUT ou le procédé ELTRAN.
En premier lieu, on décrira un procédé de fabrication appliquant le procédé SMART CUT. Comme représenté sur la figure 7, on prépare une tranche 320 pour la formation de dispositifs, telle qu'une tranche de sili- cium, et on effectue une implantation d'ions d'hydrogène IP à partir d'une surface principale, pour former une couche de défauts cristallins DF dans une position ayant une profondeur prédéterminée DP1 (une position correspondant à une épaisseur T1 d'une couche de formation de dispositifs 32).
Ensuite, comme représenté sur la figure 8, on assemble une surface principale d'une partie devant être la couche de formation de dispositifs 32, à celle d'une couche 11 pour le substrat de support. Sur la figure 8, une face assemblée est désignée par BD. A ce moment, on assemble l'une à l'autre la tranche 11 pour le substrat de support et la tranche 320 pour la formation de dispositifs, avec un décalage ayant un angle prédéterminé (par exemple 45 degrés).
Ensuite, on effectue un traitement thermique pour rendre fragile la couche de défauts cristallins DF, et on divise la tranche 320 pour la formation de dispositifs dans la couche de défauts cristallins DF, comme représenté sur la figure 9. A ce moment, on enlève également une partie périphérique ayant une faible force d'assemblage dans la tranche 320 pour la formation de dispositifs. Sur la figure 9, une face divisée est indiquée par DT.
Ensuite, on effectue à nouveau le traitement thermique dans un état représenté sur la figure 10, ce qui a pour effet d'augmenter une force d'assemblage de la couche de formation de dispositifs 32 et de la tranche 11 pour le substrat de support. La surface de la couche de formation de dispositifs 32 est donc légèrement polie pour enlever la couche de défauts cristallins restante. Par conséquent, on peut obtenir la tranche de semicon-
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ducteur 300 représentée sur la figure 6. Il est préférable que la surface de la couche de formation de dispositifs 32 soit ensuite oxydée de manière sacrificielle pour être protégée.
On décrira ensuite un procédé de fabrication appliquant le procédé ELTRAN. A titre d'exemple, on donnera une description du cas dans lequel on applique le procédé ELTRAN utilisant un jet d'eau. Comme représenté sur la figure 11, en premier lieu, on prépare une tranche 321 pour la formation de dispositifs, telle qu'une tranche de silicium, et on la soumet à ce qu'on appelle l'anodisation dans une solution ionisée contenant HF/ C2H50H, pour former une couche de silicium poreuse PS sur sa surface principale. La couche de silicium poreuse PS comprend une première couche PS1 et une seconde couche PS2 qui ont une porosité différente. On forme une couche de formation de dispositifs 32 telle qu'une couche de silicium sur une surface de la couche de silicium poreuse PS, par croissance épitaxiale par dépôt chimique en phase vapeur (ou CVD), ou autres.
Ensuite, comme représenté sur la figure 12, on assemble une surface principale d'une partie devant être la couche de formation de dispositifs 32, à celle de la couche 11 pour le substrat de support. Sur la figure 11, une face assemblée est désignée par BD. A ce moment, la tranche 11 pour le substrat de support et la tranche 321 pour la formation de dispositifs sont assemblées l'une à l'autre avec un décalage ayant un angle prédéterminé (par exemple 45 degrés).
Ensuite, comme représenté sur la figure 13, on projette un jet d'eau (eau à haute pression) sur la couche de silicium poreuse PS, pour diviser la tranche 321 pour la formation de dispositifs, sans endommager la tranche 321. A ce moment, une interface entre la première couche PS1 et la seconde couche PS2 de la couche de silicium porteuse PS devient une face divisée. En outre, une partie périphérique ayant une faible force de liaison dans la tranche 321 pour la formation de dispositifs est également enlevée. Il peut y avoir des cas dans lesquels la division est entièrement accomplie sans enlever des parties périphériques de la couche de formation de dispositifs 32 et de la première couche PS1. Dans ces cas, on peut obtenir une structure représentée sur la figure 14 en attaquant les parties périphériques. Sur la figure 13, la face divisée est indiquée par DT.
Ensuite, le traitement thermique est effectué à nouveau dans un
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état représenté sur la figure 14, ce qui a pour effet d'augmenter une force de liaison de la couche de formation de dispositifs 32 et de la tranche 11 pour le substrat de support. La surface de la couche de formation de dispositifs 32 est donc légèrement polie pour enlever la couche de silicium poreuse restante. Par conséquent, on peut obtenir la tranche de semiconducteur 300 représentée sur la figure 6. il est préférable que la surface de la couche de formation de dispositifs 32 soit ensuite oxydée de manière sacrificielle pour être protégée.
Conformément au procédé de fabrication d'une tranche de semiconducteur décrit ci-dessus, on peut obtenir la tranche de semiconducteur 300.
Il n'est pas techniquement difficile d'assembler la tranche 11 pour le substrat de support sur la tranche 320 ou 321 pour la formation de dispositifs, avec un décalage ayant un angle prédéterminé. Dans ces circonstances, un dispositif pour détecter une position d'une encoche ou un méplat d'orientation dans une tranche est appliqué à un grand nombre d'appareils de fabrication de semiconducteurs. En outre, lorsqu'une tranche SOI doit être formée, deux tranches sont assemblées en utilisant un dispositif d'assemblage de tranches comprenant deux bras. Par conséquent, il est aisé d'assembler les deux tranches avec un décalage ayant un angle prédéterminé, en utilisant conjointement le dispositif de détection de position et le dispositif d'assemblage de tranches.
Dans une tranche de semiconducteur existante, la précision de position pour la formation d'encoches et la formation de méplats d'orientation est d'environ 1 2 degrés. Par conséquent, on suppose qu'une telle erreur est admissible lorsqu'une orientation cristalline doit être décalée de 45 degrés, par exemple, entre tranche 11 pour le substrat de support et la tranche 320 ou 321 pour la formation de dispositifs.
En considération de ce qui précède, il n'est pas nécessaire de maîtriser strictement la position de l'encoche ou du méplat d'orientation pendant l'assemblage, et on suppose qu'un dispositif d'assemblage simple utilisant un guide de tranches est entièrement applicable. On décrira cidessous un exemple d'un tel appareil de fabrication de tranche de semiconducteur.
La figure 15 montre un appareil de fabrication de tranche de se-
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miconducteur capable d'assembler la tranche 11 pour le substrat de support à la tranche 320 ou 321 pour la formation de dispositifs, avec des en- coches mutuelles 11a et 32a décalées de 45 degrés. En outre, la figure 16 est une représentation montrant une ligne de coupe Z-Z sur la figure 15.
L'appareil de fabrication comprend une base de support HD pour supporter la tranche 11 pour le substrat de support, un guide de tranche GD2 destiné à être utilisé à titre de guide d'alignement pendant l'assemblage de la tranche 320 ou 321 pour la formation de dispositifs, et un doigt de positionnement pneumatique AP pour aspirer et maintenir une tranche de semiconducteur. Les figures 15 et 16 montrent le cas dans lequel la tranche 320 pour la formation de dispositifs est appliquée à l'appareil de fabrication. En outre, sur la figure 15, la tranche 320 pour la formation de dispositifs est représentée avec une ligne en pointillés, et la tranche 11 pour le substrat de support qui est positionnée sous la tranche 321 est illustrée en trait continu.
La base de support HD comporte une partie concave HL dans laquelle la tranche 11 pour le substrat de support doit être montée. Comme représenté sur la figure 15, le bord de la partie concave HL comporte une partie convexe HLa qui est calée dans l'encoche 11a lorsque la tranche 11 pour le substrat de support est montée. Il est préférable qu'une profondeur DP2 de la partie concave HL soit fixée de façon à être inférieure à une épaisseur de la tranche 11 pour le substrat de support.
En outre, le guide de tranche GD2 est un élément de guidage monté sur la base de support HD, entourant la partie concave HL. Le guide de tranche GD2 est muni d'une partie convexe mobile GD1, capable de se caler dans l'encoche 32a de la tranche 320 ou 321 pour la formation de dispositifs. Le guide de tranche GD2 est établi de façon qu'une position de la partie convexe GD1 et celle de la partie convexe HLa formée dans la partie concave HL de la base de support HD, soient mutuellement décalées de 45 degrés.
Dans l'appareil de fabrication, la tranche 11 pour le substrat de support est tout d'abord montée dans la partie concave HL de la base de support HD, et la partie convexe GD1 est ensuite amenée en saillie à partir du guide de tranche GD2. Ensuite, la tranche 320 ou 321 pour la formation de dispositifs est maintenue avec le doigt de positionnement pneumatique
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AP, et l'encoche 32a est appliquée contre la partie convexe GD1 et est abaissée dans cet état. Par conséquent, la tranche 320 ou 321 pour la for- mation de dispositifs est assemblée à la tranche 11 pour le substrat de support. Ensuite, la partie convexe GD1 est reçue dans le guide de tranche GD2, et la tranche 11 pour le substrat de support et la tranche 320 ou 321 pour la formation de dispositifs ainsi assemblées sont tirées vers le haut et extraites par le doigt de positionnement pneumatique AP.
La profondeur DP2 de la partie concave HL est inférieure à l'épaisseur de la tranche 11 pour le substrat de support. Par conséquent, lorsque la tranche 11 pour le substrat de support est montée dans la partie concave HL, elle fait légèrement saillie à partir d'une surface de la base de support HD. Par conséquent, lorsque la partie convexe GD1 est avancée en saillie par rapport au guide de tranche GD2, une face inférieure de la partie convexe GD1 peut être moins maintenue écartée de la surface de la tranche 11 pour le substrat de support. Il est donc possible de faire descendre la tranche 320 ou 321 pour la formation de dispositifs tout en maintenant de façon fiable l'état dans lequel la partie convexe GD1 est appliquée dans l'encoche 32a.
En utilisant l'appareil de fabrication de tranche de semiconducteur, la position de la partie convexe HLa formée sur le bord de la partie concave HL et celle de la partie convexe HD1 formée dans le guide de tranche GD2 sont mutuellement décalées d'un angle prédéterminé. Il est donc possible d'assembler la tranche pour le substrat de support à la tranche pour la formation de dispositifs avec un décalage ayant un angle prédéterminé. On peut donc obtenir la tranche de semiconducteur 300. En outre, on peut également obtenir de la même manière les tranches de semiconducteur 100 et 200.
Il va de soi que de nombreuses modifications peuvent être apportées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention.
Claims (13)
- REVENDICATIONS 1. Tranche de semiconducteur comprenant des première et se- conde tranches de semiconducteur ayant des sections de visualisation d'orientation cristalline (1a, 3a) sous la forme d'entailles indiquant des orientations cristallines, formées sur des bords de ces tranches, caractérisée en ce que les sections de visualisation d'orientation cristalline (1a, 3a) indiquent une orientation cristalline identique dans les première et seconde tranches de semiconducteur, et les première et seconde tranches de semiconducteur sont assemblées avec les sections de visualisation d'orientation cristalline (1a, 3a) décalées l'une par rapport à l'autre.
- 2. Tranche de semiconducteur selon la revendication 1, caractérisée en ce que les première et seconde tranches de semiconducteur sont toutes deux des tranches (100) dans lesquelles des plans (100) sont des surfaces principales, et les sections de visualisation d'orientation cristalline (1a, 3a) sont mutuellement décalées de 45 degrés ou 135 degrés.
- 3. Tranche de semiconducteur selon la revendication 2, caractérisée en ce que la première tranche de semiconducteur est une tranche (1) pour un substrat de support et la seconde tranche de semiconducteur est une tranche pour une formation de dispositifs, et une surface principale de la tranche pour la formation de dispositifs comporte un dispositif à semiconducteur incluant un transistor MOS (TR1) dans lequel une direction de canal entre une source et un drain est parallèle à une direction d'une orientation cristalline < 100 > .
- 4. Tranche de semiconducteur selon la revendication 1, caractérisée en ce que la première tranche de semiconducteur est une tranche (1) pour un substrat de support, la seconde tranche de semiconducteur est une tranche pour une couche SOI (3), et une pellicule isolante (2) est formée sur une surface principale d'au moins une tranche parmi la tranche (1) pour le substrat de support et la tranche pour la couche SOI (3).
- 5. Tranche de semiconducteur, comprenant : une première tranche de semiconducteur (1) ; et une seconde tranche de semiconducteur sur un bord de laquelle est formée une section de visualisation d'orientation cristalline (31 a) se présentant sous la forme d'une entaille indiquant une orientation cristalline ; caractérisée en ce que les première et seconde tranches de semiconducteur sont assemblées l'une à l'autre de manière qu'une<Desc/Clms Page number 27>partie d'une surface principale de la première tranche de semiconducteur (1) soit exposée au niveau de la section de visualisation d'orientation cris- talline (31a) de la seconde tranche de semiconducteur, et une impression (LS) est formée sur cette partie de la surface principale de la première tranche de semiconducteur (1).
- 6. Tranche de semiconducteur selon la revendication 5, caractérisée en ce qu'une section de visualisation d'orientation cristalline (1a) consistant en une entaille indiquant une orientation cristalline, est également formée sur un bord de la première tranche de semiconducteur (1), et la section de visualisation d'orientation cristalline (1a) de la première tranche de semiconducteur (1) et la section de visualisation d'orientation cristalline (31a) de la seconde tranche de semiconducteur forment un angle de 180 degrés.
- 7. Tranche de semiconducteur selon la revendication 5, caractérisée en ce que la première tranche de semiconducteur est une tranche (1) pour un substrat de support, la seconde tranche de semiconducteur est une tranche pour une couche SOI (31), et une pellicule isolante est formée sur une surface principale d'au moins une tranche parmi la tranche (1) pour le substrat de support et la tranche pour la couche SOI (31).
- 8. Tranche de semiconducteur comprenant des première (11) et seconde tranches de semiconducteur ayant des structures massives, caractérisée en ce que les première (11) et seconde tranches de semiconducteur sont assemblées avec des orientations cristallines décalées l'une par rapport à l'autre.
- 9. Tranche de semiconducteur selon la revendication 8, caractérisée en ce que les première et seconde tranches de semiconducteur sont toutes deux des tranches (100) dans lesquelles des plans (100) sont des surfaces principales, et les orientations cristallines sont mutuellement décalées de 45 degrés ou 135 degrés.
- 10. Tranche de semiconducteur selon la revendication 9, caractérisée en ce que la première tranche de semiconducteur est une tranche (11) pour un substrat de support et la seconde tranche de semiconducteur est une tranche pour une formation de dispositifs, et une surface principale de la tranche pour la formation de dispositifs comporte un dispositif à semiconducteur incluant un transistor MOS (TR1) dans lequel une direction de<Desc/Clms Page number 28>canal entre une source et un drain est parallèle à une direction d'une orientation cristalline < 100 > .
- 11. Procédé de fabrication de la tranche de semiconducteur selon la revendication 8, caractérisé en ce qu'il comprend les étapes suivantes : (a) on implante des ions d'hydrogène à partir d'une surface principale d'un substrat semiconducteur et on forme une couche de défauts cristallins (DF) dans une position ayant une profondeur prédéterminée (DP1) à partir de la surface principale, pour préparer ainsi la seconde tranche de semiconducteur (320) ; (b) on assemble une surface principale de la seconde tranche de semiconducteur (320) à celle de la première tranche de semiconducteur (11) avec des orientations cristallines des première et seconde tranches de semiconducteur décalées l'une par rapport à l'autre ; (c) on effectue un traitement thermique sur les première et seconde tranches de semiconducteur, pour diviser ainsi la seconde tranche de semiconducteur (320) à travers la couche de défauts cristallins (DF) ; et (d) on polit une partie des première (11) et seconde tranches de semiconducteur dans laquelle la couche de défauts cristallins (DF) est présente.
- 12. Procédé de fabrication de la tranche de semiconducteur selon la revendication 8, caractérisé en ce qu'il comprend les étapes suivantes : (a) on forme une couche de semiconducteur poreuse (PS) et une couche de semiconducteur (32) sur une surface principale d'un substrat semiconducteur, pour préparer ainsi la seconde tranche de semiconducteur (321) ; (b) on assemble la seconde couche de semiconducteur (32) de la seconde tranche de semiconducteur (321) à une surface principale de la première tranche de semiconducteur (11) avec les orientations cristallines des première et seconde tranches de semiconducteur décalées l'une par rapport à l'autre ; et (c) on enlève le substrat semiconducteur et la couche de semiconducteur poreuse (PS).
- 13. Appareil pour fabriquer la tranche de semiconducteur selon la revendication 1, caractérisé en ce qu'il comprend : une base de support (HD) ayant partie concave (HL) dans laquelle la première tranche de semiconducteur (11) doit être montée ; et un élément de guidage (GD2) placé sur la base de support (HD), entourant la partie concave (HL), qui est destiné à être utilisé comme un guide d'alignement de la seconde tranche de semiconducteur (320) lorsque les première (11) et seconde (320) tranches<Desc/Clms Page number 29>de semiconducteur doivent être assemblées, dans lequel un bord de la partie concave (HL) comporte une partie convexe (HLa) destinée à venir en contact avec la section de visualisation d'orientation cristalline (11a) de la première couche de semiconducteur (11), l'élément de guidage (GD2) comporte une partie convexe mobile (GD1) capable de venir en contact avec la section de visualisation d'orientation cristalline (32a) de la seconde tranche de semiconducteur (320), et une position de la partie convexe (HLa) formée sur le bord de la partie concave (HL) et celle de la partie convexe (GD1) formée dans l'élément de guidage (GD2) sont mutuellement décalées d'un angle prédéterminé.
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| US8018058B2 (en) * | 2004-06-21 | 2011-09-13 | Besang Inc. | Semiconductor memory device |
| KR100498446B1 (ko) * | 2002-07-05 | 2005-07-01 | 삼성전자주식회사 | Ｓｏｉ웨이퍼 및 그의 제조방법 |
| JP2004119943A (ja) * | 2002-09-30 | 2004-04-15 | Renesas Technology Corp | 半導体ウェハおよびその製造方法 |
| JP4294935B2 (ja) | 2002-10-17 | 2009-07-15 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP2004207606A (ja) * | 2002-12-26 | 2004-07-22 | Disco Abrasive Syst Ltd | ウェーハサポートプレート |
| US20100133695A1 (en) * | 2003-01-12 | 2010-06-03 | Sang-Yun Lee | Electronic circuit with embedded memory |
| JP2004228273A (ja) * | 2003-01-22 | 2004-08-12 | Renesas Technology Corp | 半導体装置 |
| US8071438B2 (en) * | 2003-06-24 | 2011-12-06 | Besang Inc. | Semiconductor circuit |
| US6830962B1 (en) | 2003-08-05 | 2004-12-14 | International Business Machines Corporation | Self-aligned SOI with different crystal orientation using wafer bonding and SIMOX processes |
| FR2860842B1 (fr) * | 2003-10-14 | 2007-11-02 | Tracit Technologies | Procede de preparation et d'assemblage de substrats |
| US7023055B2 (en) * | 2003-10-29 | 2006-04-04 | International Business Machines Corporation | CMOS on hybrid substrate with different crystal orientations using silicon-to-silicon direct wafer bonding |
| JP4714423B2 (ja) * | 2004-01-06 | 2011-06-29 | Ｏｋｉセミコンダクタ株式会社 | 半導体ウエハとその製造方法 |
| US7208803B2 (en) * | 2004-05-05 | 2007-04-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming a raised source/drain and a semiconductor device employing the same |
| US7208815B2 (en) * | 2004-05-28 | 2007-04-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMOS logic gate fabricated on hybrid crystal orientations and method of forming thereof |
| US7291886B2 (en) * | 2004-06-21 | 2007-11-06 | International Business Machines Corporation | Hybrid substrate technology for high-mobility planar and multiple-gate MOSFETs |
| SG119256A1 (en) * | 2004-07-28 | 2006-02-28 | Taiwan Semiconductor Mfg | Semiconductor-on-insulator chip with <100> oriented transistors |
| US7422956B2 (en) * | 2004-12-08 | 2008-09-09 | Advanced Micro Devices, Inc. | Semiconductor device and method of making semiconductor device comprising multiple stacked hybrid orientation layers |
| US7348610B2 (en) * | 2005-02-24 | 2008-03-25 | International Business Machines Corporation | Multiple layer and crystal plane orientation semiconductor substrate |
| US20110143506A1 (en) * | 2009-12-10 | 2011-06-16 | Sang-Yun Lee | Method for fabricating a semiconductor memory device |
| US8367524B2 (en) * | 2005-03-29 | 2013-02-05 | Sang-Yun Lee | Three-dimensional integrated circuit structure |
| EP1864317A1 (fr) * | 2005-03-29 | 2007-12-12 | S.O.I.Tec Silicon on Insulator Technologies | Structure multicouche entierement de type soi hybride |
| US7547917B2 (en) * | 2005-04-06 | 2009-06-16 | International Business Machines Corporation | Inverted multilayer semiconductor device assembly |
| US7531392B2 (en) * | 2006-02-27 | 2009-05-12 | International Business Machines Corporation | Multi-orientation semiconductor-on-insulator (SOI) substrate, and method of fabricating same |
| US20070228425A1 (en) | 2006-04-04 | 2007-10-04 | Miller Gayle W | Method and manufacturing low leakage MOSFETs and FinFETs |
| FR2899594A1 (fr) | 2006-04-10 | 2007-10-12 | Commissariat Energie Atomique | Procede d'assemblage de substrats avec traitements thermiques a basses temperatures |
| US7670928B2 (en) * | 2006-06-14 | 2010-03-02 | Intel Corporation | Ultra-thin oxide bonding for S1 to S1 dual orientation bonding |
| US7820501B2 (en) * | 2006-10-11 | 2010-10-26 | International Business Machines Corporation | Decoder for a stationary switch machine |
| US8389099B1 (en) | 2007-06-01 | 2013-03-05 | Rubicon Technology, Inc. | Asymmetrical wafer configurations and method for creating the same |
| JP5190666B2 (ja) | 2007-07-25 | 2013-04-24 | 信越半導体株式会社 | 貼り合わせウェーハの回転角度の測定方法 |
| US9711407B2 (en) | 2009-04-14 | 2017-07-18 | Monolithic 3D Inc. | Method of manufacturing a three dimensional integrated circuit by transfer of a mono-crystalline layer |
| US8405420B2 (en) | 2009-04-14 | 2013-03-26 | Monolithic 3D Inc. | System comprising a semiconductor device and structure |
| US8427200B2 (en) | 2009-04-14 | 2013-04-23 | Monolithic 3D Inc. | 3D semiconductor device |
| US8754533B2 (en) | 2009-04-14 | 2014-06-17 | Monolithic 3D Inc. | Monolithic three-dimensional semiconductor device and structure |
| US8384426B2 (en) * | 2009-04-14 | 2013-02-26 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8362482B2 (en) | 2009-04-14 | 2013-01-29 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8373439B2 (en) | 2009-04-14 | 2013-02-12 | Monolithic 3D Inc. | 3D semiconductor device |
| US9577642B2 (en) | 2009-04-14 | 2017-02-21 | Monolithic 3D Inc. | Method to form a 3D semiconductor device |
| US8669778B1 (en) | 2009-04-14 | 2014-03-11 | Monolithic 3D Inc. | Method for design and manufacturing of a 3D semiconductor device |
| US7986042B2 (en) | 2009-04-14 | 2011-07-26 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8058137B1 (en) | 2009-04-14 | 2011-11-15 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8362800B2 (en) | 2010-10-13 | 2013-01-29 | Monolithic 3D Inc. | 3D semiconductor device including field repairable logics |
| US9509313B2 (en) | 2009-04-14 | 2016-11-29 | Monolithic 3D Inc. | 3D semiconductor device |
| US8395191B2 (en) | 2009-10-12 | 2013-03-12 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8378715B2 (en) | 2009-04-14 | 2013-02-19 | Monolithic 3D Inc. | Method to construct systems |
| US8450804B2 (en) | 2011-03-06 | 2013-05-28 | Monolithic 3D Inc. | Semiconductor device and structure for heat removal |
| US11374118B2 (en) | 2009-10-12 | 2022-06-28 | Monolithic 3D Inc. | Method to form a 3D integrated circuit |
| US12027518B1 (en) | 2009-10-12 | 2024-07-02 | Monolithic 3D Inc. | 3D semiconductor devices and structures with metal layers |
| US8581349B1 (en) | 2011-05-02 | 2013-11-12 | Monolithic 3D Inc. | 3D memory semiconductor device and structure |
| US8742476B1 (en) | 2012-11-27 | 2014-06-03 | Monolithic 3D Inc. | Semiconductor device and structure |
| US9099424B1 (en) | 2012-08-10 | 2015-08-04 | Monolithic 3D Inc. | Semiconductor system, device and structure with heat removal |
| US8476145B2 (en) | 2010-10-13 | 2013-07-02 | Monolithic 3D Inc. | Method of fabricating a semiconductor device and structure |
| US10157909B2 (en) | 2009-10-12 | 2018-12-18 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11018133B2 (en) | 2009-10-12 | 2021-05-25 | Monolithic 3D Inc. | 3D integrated circuit |
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| US10366970B2 (en) | 2009-10-12 | 2019-07-30 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10910364B2 (en) | 2009-10-12 | 2021-02-02 | Monolitaic 3D Inc. | 3D semiconductor device |
| US10043781B2 (en) | 2009-10-12 | 2018-08-07 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US8294159B2 (en) | 2009-10-12 | 2012-10-23 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8536023B2 (en) | 2010-11-22 | 2013-09-17 | Monolithic 3D Inc. | Method of manufacturing a semiconductor device and structure |
| US10354995B2 (en) | 2009-10-12 | 2019-07-16 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US10388863B2 (en) | 2009-10-12 | 2019-08-20 | Monolithic 3D Inc. | 3D memory device and structure |
| US9099526B2 (en) | 2010-02-16 | 2015-08-04 | Monolithic 3D Inc. | Integrated circuit device and structure |
| US8541819B1 (en) | 2010-12-09 | 2013-09-24 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8492886B2 (en) | 2010-02-16 | 2013-07-23 | Monolithic 3D Inc | 3D integrated circuit with logic |
| US8373230B1 (en) | 2010-10-13 | 2013-02-12 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8461035B1 (en) | 2010-09-30 | 2013-06-11 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8026521B1 (en) | 2010-10-11 | 2011-09-27 | Monolithic 3D Inc. | Semiconductor device and structure |
| JP2011198962A (ja) * | 2010-03-18 | 2011-10-06 | Toshiba Corp | 半導体発光素子の製造方法 |
| KR101134819B1 (ko) | 2010-07-02 | 2012-04-13 | 이상윤 | 반도체 메모리 장치의 제조 방법 |
| US8642416B2 (en) | 2010-07-30 | 2014-02-04 | Monolithic 3D Inc. | Method of forming three dimensional integrated circuit devices using layer transfer technique |
| US9953925B2 (en) | 2011-06-28 | 2018-04-24 | Monolithic 3D Inc. | Semiconductor system and device |
| US10217667B2 (en) | 2011-06-28 | 2019-02-26 | Monolithic 3D Inc. | 3D semiconductor device, fabrication method and system |
| US8901613B2 (en) | 2011-03-06 | 2014-12-02 | Monolithic 3D Inc. | Semiconductor device and structure for heat removal |
| US9219005B2 (en) | 2011-06-28 | 2015-12-22 | Monolithic 3D Inc. | Semiconductor system and device |
| US8163581B1 (en) | 2010-10-13 | 2012-04-24 | Monolith IC 3D | Semiconductor and optoelectronic devices |
| US11482440B2 (en) | 2010-12-16 | 2022-10-25 | Monolithic 3D Inc. | 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits |
| US8273610B2 (en) | 2010-11-18 | 2012-09-25 | Monolithic 3D Inc. | Method of constructing a semiconductor device and structure |
| US10497713B2 (en) | 2010-11-18 | 2019-12-03 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11158674B2 (en) | 2010-10-11 | 2021-10-26 | Monolithic 3D Inc. | Method to produce a 3D semiconductor device and structure |
| US10896931B1 (en) | 2010-10-11 | 2021-01-19 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11469271B2 (en) | 2010-10-11 | 2022-10-11 | Monolithic 3D Inc. | Method to produce 3D semiconductor devices and structures with memory |
| US11257867B1 (en) | 2010-10-11 | 2022-02-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with oxide bonds |
| US11024673B1 (en) | 2010-10-11 | 2021-06-01 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11600667B1 (en) | 2010-10-11 | 2023-03-07 | Monolithic 3D Inc. | Method to produce 3D semiconductor devices and structures with memory |
| US10290682B2 (en) | 2010-10-11 | 2019-05-14 | Monolithic 3D Inc. | 3D IC semiconductor device and structure with stacked memory |
| US11315980B1 (en) | 2010-10-11 | 2022-04-26 | Monolithic 3D Inc. | 3D semiconductor device and structure with transistors |
| US11018191B1 (en) | 2010-10-11 | 2021-05-25 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11227897B2 (en) | 2010-10-11 | 2022-01-18 | Monolithic 3D Inc. | Method for producing a 3D semiconductor memory device and structure |
| US8114757B1 (en) | 2010-10-11 | 2012-02-14 | Monolithic 3D Inc. | Semiconductor device and structure |
| US12094892B2 (en) | 2010-10-13 | 2024-09-17 | Monolithic 3D Inc. | 3D micro display device and structure |
| US11063071B1 (en) | 2010-10-13 | 2021-07-13 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with waveguides |
| US11929372B2 (en) | 2010-10-13 | 2024-03-12 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US10679977B2 (en) | 2010-10-13 | 2020-06-09 | Monolithic 3D Inc. | 3D microdisplay device and structure |
| US11437368B2 (en) | 2010-10-13 | 2022-09-06 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US8379458B1 (en) | 2010-10-13 | 2013-02-19 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11869915B2 (en) | 2010-10-13 | 2024-01-09 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11133344B2 (en) | 2010-10-13 | 2021-09-28 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US10943934B2 (en) | 2010-10-13 | 2021-03-09 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US11327227B2 (en) | 2010-10-13 | 2022-05-10 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with electromagnetic modulators |
| US10978501B1 (en) | 2010-10-13 | 2021-04-13 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with waveguides |
| US10833108B2 (en) | 2010-10-13 | 2020-11-10 | Monolithic 3D Inc. | 3D microdisplay device and structure |
| US9197804B1 (en) | 2011-10-14 | 2015-11-24 | Monolithic 3D Inc. | Semiconductor and optoelectronic devices |
| US11855114B2 (en) | 2010-10-13 | 2023-12-26 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11043523B1 (en) | 2010-10-13 | 2021-06-22 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US11164898B2 (en) | 2010-10-13 | 2021-11-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US11855100B2 (en) | 2010-10-13 | 2023-12-26 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US11404466B2 (en) | 2010-10-13 | 2022-08-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US11984438B2 (en) | 2010-10-13 | 2024-05-14 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US12080743B2 (en) | 2010-10-13 | 2024-09-03 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11163112B2 (en) | 2010-10-13 | 2021-11-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with electromagnetic modulators |
| US11694922B2 (en) | 2010-10-13 | 2023-07-04 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US11605663B2 (en) | 2010-10-13 | 2023-03-14 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US10998374B1 (en) | 2010-10-13 | 2021-05-04 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US11355381B2 (en) | 2010-11-18 | 2022-06-07 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US12100611B2 (en) | 2010-11-18 | 2024-09-24 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11508605B2 (en) | 2010-11-18 | 2022-11-22 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11164770B1 (en) | 2010-11-18 | 2021-11-02 | Monolithic 3D Inc. | Method for producing a 3D semiconductor memory device and structure |
| US11018042B1 (en) | 2010-11-18 | 2021-05-25 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11094576B1 (en) | 2010-11-18 | 2021-08-17 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11107721B2 (en) | 2010-11-18 | 2021-08-31 | Monolithic 3D Inc. | 3D semiconductor device and structure with NAND logic |
| US11569117B2 (en) | 2010-11-18 | 2023-01-31 | Monolithic 3D Inc. | 3D semiconductor device and structure with single-crystal layers |
| US11901210B2 (en) | 2010-11-18 | 2024-02-13 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11615977B2 (en) | 2010-11-18 | 2023-03-28 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11355380B2 (en) | 2010-11-18 | 2022-06-07 | Monolithic 3D Inc. | Methods for producing 3D semiconductor memory device and structure utilizing alignment marks |
| US11804396B2 (en) | 2010-11-18 | 2023-10-31 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11521888B2 (en) | 2010-11-18 | 2022-12-06 | Monolithic 3D Inc. | 3D semiconductor device and structure with high-k metal gate transistors |
| US11482438B2 (en) | 2010-11-18 | 2022-10-25 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11004719B1 (en) | 2010-11-18 | 2021-05-11 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11495484B2 (en) | 2010-11-18 | 2022-11-08 | Monolithic 3D Inc. | 3D semiconductor devices and structures with at least two single-crystal layers |
| US11784082B2 (en) | 2010-11-18 | 2023-10-10 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11735462B2 (en) | 2010-11-18 | 2023-08-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with single-crystal layers |
| US12068187B2 (en) | 2010-11-18 | 2024-08-20 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding and DRAM memory cells |
| US11862503B2 (en) | 2010-11-18 | 2024-01-02 | Monolithic 3D Inc. | Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11610802B2 (en) | 2010-11-18 | 2023-03-21 | Monolithic 3D Inc. | Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes |
| US11443971B2 (en) | 2010-11-18 | 2022-09-13 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11211279B2 (en) | 2010-11-18 | 2021-12-28 | Monolithic 3D Inc. | Method for processing a 3D integrated circuit and structure |
| US11482439B2 (en) | 2010-11-18 | 2022-10-25 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors |
| US11031275B2 (en) | 2010-11-18 | 2021-06-08 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11854857B1 (en) | 2010-11-18 | 2023-12-26 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11121021B2 (en) | 2010-11-18 | 2021-09-14 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US12033884B2 (en) | 2010-11-18 | 2024-07-09 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11923230B1 (en) | 2010-11-18 | 2024-03-05 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| JP5665599B2 (ja) | 2011-02-24 | 2015-02-04 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
| US8975670B2 (en) | 2011-03-06 | 2015-03-10 | Monolithic 3D Inc. | Semiconductor device and structure for heat removal |
| US10388568B2 (en) | 2011-06-28 | 2019-08-20 | Monolithic 3D Inc. | 3D semiconductor device and system |
| US9064808B2 (en) * | 2011-07-25 | 2015-06-23 | Synopsys, Inc. | Integrated circuit devices having features with reduced edge curvature and methods for manufacturing the same |
| US8609550B2 (en) | 2011-09-08 | 2013-12-17 | Synopsys, Inc. | Methods for manufacturing integrated circuit devices having features with reduced edge curvature |
| US8687399B2 (en) | 2011-10-02 | 2014-04-01 | Monolithic 3D Inc. | Semiconductor device and structure |
| US9029173B2 (en) | 2011-10-18 | 2015-05-12 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| JP5836223B2 (ja) * | 2011-12-02 | 2015-12-24 | 株式会社神戸製鋼所 | 貼合基板の回転ズレ量計測装置、貼合基板の回転ズレ量計測方法、及び貼合基板の製造方法 |
| US9000557B2 (en) | 2012-03-17 | 2015-04-07 | Zvi Or-Bach | Semiconductor device and structure |
| US11164811B2 (en) | 2012-04-09 | 2021-11-02 | Monolithic 3D Inc. | 3D semiconductor device with isolation layers and oxide-to-oxide bonding |
| US11476181B1 (en) | 2012-04-09 | 2022-10-18 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11594473B2 (en) | 2012-04-09 | 2023-02-28 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11735501B1 (en) | 2012-04-09 | 2023-08-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US8557632B1 (en) | 2012-04-09 | 2013-10-15 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US11616004B1 (en) | 2012-04-09 | 2023-03-28 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11410912B2 (en) | 2012-04-09 | 2022-08-09 | Monolithic 3D Inc. | 3D semiconductor device with vias and isolation layers |
| US10600888B2 (en) | 2012-04-09 | 2020-03-24 | Monolithic 3D Inc. | 3D semiconductor device |
| US11694944B1 (en) | 2012-04-09 | 2023-07-04 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11881443B2 (en) | 2012-04-09 | 2024-01-23 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11088050B2 (en) | 2012-04-09 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device with isolation layers |
| US8686428B1 (en) | 2012-11-16 | 2014-04-01 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8574929B1 (en) | 2012-11-16 | 2013-11-05 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US8674470B1 (en) | 2012-12-22 | 2014-03-18 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11967583B2 (en) | 2012-12-22 | 2024-04-23 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11309292B2 (en) | 2012-12-22 | 2022-04-19 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11217565B2 (en) | 2012-12-22 | 2022-01-04 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11018116B2 (en) | 2012-12-22 | 2021-05-25 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US12051674B2 (en) | 2012-12-22 | 2024-07-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11063024B1 (en) | 2012-12-22 | 2021-07-13 | Monlithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11916045B2 (en) | 2012-12-22 | 2024-02-27 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11961827B1 (en) | 2012-12-22 | 2024-04-16 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11784169B2 (en) | 2012-12-22 | 2023-10-10 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US10892169B2 (en) | 2012-12-29 | 2021-01-12 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10903089B1 (en) | 2012-12-29 | 2021-01-26 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11430668B2 (en) | 2012-12-29 | 2022-08-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11087995B1 (en) | 2012-12-29 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11177140B2 (en) | 2012-12-29 | 2021-11-16 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US9385058B1 (en) | 2012-12-29 | 2016-07-05 | Monolithic 3D Inc. | Semiconductor device and structure |
| US10600657B2 (en) | 2012-12-29 | 2020-03-24 | Monolithic 3D Inc | 3D semiconductor device and structure |
| US10651054B2 (en) | 2012-12-29 | 2020-05-12 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11004694B1 (en) | 2012-12-29 | 2021-05-11 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11430667B2 (en) | 2012-12-29 | 2022-08-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US9871034B1 (en) | 2012-12-29 | 2018-01-16 | Monolithic 3D Inc. | Semiconductor device and structure |
| US10115663B2 (en) | 2012-12-29 | 2018-10-30 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11935949B1 (en) | 2013-03-11 | 2024-03-19 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US10325651B2 (en) | 2013-03-11 | 2019-06-18 | Monolithic 3D Inc. | 3D semiconductor device with stacked memory |
| US11869965B2 (en) | 2013-03-11 | 2024-01-09 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US8902663B1 (en) | 2013-03-11 | 2014-12-02 | Monolithic 3D Inc. | Method of maintaining a memory state |
| US12094965B2 (en) | 2013-03-11 | 2024-09-17 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US12100646B2 (en) | 2013-03-12 | 2024-09-24 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US8994404B1 (en) | 2013-03-12 | 2015-03-31 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11398569B2 (en) | 2013-03-12 | 2022-07-26 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11923374B2 (en) | 2013-03-12 | 2024-03-05 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11088130B2 (en) | 2014-01-28 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10840239B2 (en) | 2014-08-26 | 2020-11-17 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10224279B2 (en) | 2013-03-15 | 2019-03-05 | Monolithic 3D Inc. | Semiconductor device and structure |
| US9117749B1 (en) | 2013-03-15 | 2015-08-25 | Monolithic 3D Inc. | Semiconductor device and structure |
| JP5921473B2 (ja) * | 2013-03-21 | 2016-05-24 | 株式会社東芝 | 半導体装置の製造方法 |
| US9021414B1 (en) | 2013-04-15 | 2015-04-28 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11574109B1 (en) | 2013-04-15 | 2023-02-07 | Monolithic 3D Inc | Automation methods for 3D integrated circuits and devices |
| US11270055B1 (en) | 2013-04-15 | 2022-03-08 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11720736B2 (en) | 2013-04-15 | 2023-08-08 | Monolithic 3D Inc. | Automation methods for 3D integrated circuits and devices |
| US11487928B2 (en) | 2013-04-15 | 2022-11-01 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11341309B1 (en) | 2013-04-15 | 2022-05-24 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11030371B2 (en) | 2013-04-15 | 2021-06-08 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US9006798B2 (en) * | 2013-05-03 | 2015-04-14 | Infineon Technologies Ag | Semiconductor device including trench transistor cell array and manufacturing method |
| US12094829B2 (en) | 2014-01-28 | 2024-09-17 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11107808B1 (en) | 2014-01-28 | 2021-08-31 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11031394B1 (en) | 2014-01-28 | 2021-06-08 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10297586B2 (en) | 2015-03-09 | 2019-05-21 | Monolithic 3D Inc. | Methods for processing a 3D semiconductor device |
| US11056468B1 (en) | 2015-04-19 | 2021-07-06 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10825779B2 (en) | 2015-04-19 | 2020-11-03 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11011507B1 (en) | 2015-04-19 | 2021-05-18 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10381328B2 (en) | 2015-04-19 | 2019-08-13 | Monolithic 3D Inc. | Semiconductor device and structure |
| KR20180022998A (ko) * | 2015-07-03 | 2018-03-06 | 어플라이드 머티어리얼스, 인코포레이티드 | 반도체 디바이스 |
| US11956952B2 (en) | 2015-08-23 | 2024-04-09 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| DE112016004265T5 (de) | 2015-09-21 | 2018-06-07 | Monolithic 3D Inc. | 3d halbleitervorrichtung und -struktur |
| US12100658B2 (en) | 2015-09-21 | 2024-09-24 | Monolithic 3D Inc. | Method to produce a 3D multilayer semiconductor device and structure |
| US11978731B2 (en) | 2015-09-21 | 2024-05-07 | Monolithic 3D Inc. | Method to produce a multi-level semiconductor memory device and structure |
| US11114427B2 (en) | 2015-11-07 | 2021-09-07 | Monolithic 3D Inc. | 3D semiconductor processor and memory device and structure |
| US11937422B2 (en) | 2015-11-07 | 2024-03-19 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US10522225B1 (en) | 2015-10-02 | 2019-12-31 | Monolithic 3D Inc. | Semiconductor device with non-volatile memory |
| US11114464B2 (en) | 2015-10-24 | 2021-09-07 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10418369B2 (en) | 2015-10-24 | 2019-09-17 | Monolithic 3D Inc. | Multi-level semiconductor memory device and structure |
| US10847540B2 (en) | 2015-10-24 | 2020-11-24 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11991884B1 (en) | 2015-10-24 | 2024-05-21 | Monolithic 3D Inc. | 3D semiconductor device and structure with logic and memory |
| US12035531B2 (en) | 2015-10-24 | 2024-07-09 | Monolithic 3D Inc. | 3D semiconductor device and structure with logic and memory |
| US12016181B2 (en) | 2015-10-24 | 2024-06-18 | Monolithic 3D Inc. | 3D semiconductor device and structure with logic and memory |
| US12120880B1 (en) | 2015-10-24 | 2024-10-15 | Monolithic 3D Inc. | 3D semiconductor device and structure with logic and memory |
| US11296115B1 (en) | 2015-10-24 | 2022-04-05 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11812620B2 (en) | 2016-10-10 | 2023-11-07 | Monolithic 3D Inc. | 3D DRAM memory devices and structures with control circuits |
| US11869591B2 (en) | 2016-10-10 | 2024-01-09 | Monolithic 3D Inc. | 3D memory devices and structures with control circuits |
| US11251149B2 (en) | 2016-10-10 | 2022-02-15 | Monolithic 3D Inc. | 3D memory device and structure |
| US11711928B2 (en) | 2016-10-10 | 2023-07-25 | Monolithic 3D Inc. | 3D memory devices and structures with control circuits |
| US11329059B1 (en) | 2016-10-10 | 2022-05-10 | Monolithic 3D Inc. | 3D memory devices and structures with thinned single crystal substrates |
| US11930648B1 (en) | 2016-10-10 | 2024-03-12 | Monolithic 3D Inc. | 3D memory devices and structures with metal layers |
| US11139402B2 (en) | 2018-05-14 | 2021-10-05 | Synopsys, Inc. | Crystal orientation engineering to achieve consistent nanowire shapes |
| US10714433B2 (en) * | 2018-05-16 | 2020-07-14 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and method for manufacturing the same |
| US10892016B1 (en) | 2019-04-08 | 2021-01-12 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11296106B2 (en) | 2019-04-08 | 2022-04-05 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11763864B2 (en) | 2019-04-08 | 2023-09-19 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures with bit-line pillars |
| US11158652B1 (en) | 2019-04-08 | 2021-10-26 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11018156B2 (en) | 2019-04-08 | 2021-05-25 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11264458B2 (en) | 2019-05-20 | 2022-03-01 | Synopsys, Inc. | Crystal orientation engineering to achieve consistent nanowire shapes |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5660061A (en) * | 1979-10-19 | 1981-05-23 | Nec Corp | Semiconductor device |
| JPH01241854A (ja) * | 1988-03-24 | 1989-09-26 | Nippon Denso Co Ltd | 半導体装置 |
| JPH0590117A (ja) * | 1991-09-27 | 1993-04-09 | Toshiba Corp | 単結晶薄膜半導体装置 |
| JPH065569A (ja) * | 1992-06-17 | 1994-01-14 | Ratsupu Master S F T Kk | 半導体ウエハのチャック機構 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL171309C (nl) * | 1970-03-02 | 1983-03-01 | Hitachi Ltd | Werkwijze voor de vervaardiging van een halfgeleiderlichaam, waarbij een laag van siliciumdioxyde wordt gevormd op een oppervlak van een monokristallijn lichaam van silicium. |
| JP2742710B2 (ja) * | 1989-06-26 | 1998-04-22 | 三菱電機株式会社 | 半導体ウェハ |
| JPH08213578A (ja) | 1995-02-06 | 1996-08-20 | Hitachi Ltd | Ｓｏｉ基板及びその製造方法 |
| JP3580600B2 (ja) * | 1995-06-09 | 2004-10-27 | 株式会社ルネサステクノロジ | 半導体装置の製造方法およびそれに使用される半導体ウエハ並びにその製造方法 |
| JPH09223667A (ja) | 1996-02-16 | 1997-08-26 | Hitachi Ltd | 積層基板およびその製造方法 |
| JPH09246505A (ja) | 1996-03-01 | 1997-09-19 | Hitachi Ltd | 半導体集積回路装置 |
-
2000
- 2000-10-25 JP JP2000325368A patent/JP2002134374A/ja active Pending
-
2001
- 2001-08-16 US US09/930,202 patent/US6864534B2/en not_active Expired - Lifetime
- 2001-09-24 FR FR0112264A patent/FR2815772B1/fr not_active Expired - Fee Related
- 2001-10-23 DE DE10152096A patent/DE10152096A1/de not_active Ceased
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5660061A (en) * | 1979-10-19 | 1981-05-23 | Nec Corp | Semiconductor device |
| JPH01241854A (ja) * | 1988-03-24 | 1989-09-26 | Nippon Denso Co Ltd | 半導体装置 |
| JPH0590117A (ja) * | 1991-09-27 | 1993-04-09 | Toshiba Corp | 単結晶薄膜半導体装置 |
| JPH065569A (ja) * | 1992-06-17 | 1994-01-14 | Ratsupu Master S F T Kk | 半導体ウエハのチャック機構 |
Non-Patent Citations (7)
| Title |
|---|
| BRUEL M ET AL: "SMART CUT: A PROMISING NEW SOI MATERIAL TECHNOLOGY", 1995 IEEE INTERNATIONAL SOI CONFERENCE PROCEEDINGS. TUCSON, OCT. 3 - 5, 1995, PROCEEDINGS OF THE ANNUAL SOS/SOI TECHNOLOGY CONFERENCE. (FROM 1991 PROCEEDINGS OF THE INTERNATIONAL SOI CONFERENCE.) SILICON-ON-INSULATOR TECHNOLOGY AND DEVICES, NEW YORK,, 3 October 1995 (1995-10-03), pages 178 - 179, XP000590656, ISBN: 0-7803-2548-6 * |
| PATENT ABSTRACTS OF JAPAN vol. 005, no. 121 (E - 068) 5 August 1981 (1981-08-05) * |
| PATENT ABSTRACTS OF JAPAN vol. 013, no. 578 (E - 864) 20 December 1989 (1989-12-20) * |
| PATENT ABSTRACTS OF JAPAN vol. 017, no. 431 (E - 1411) 10 August 1993 (1993-08-10) * |
| PATENT ABSTRACTS OF JAPAN vol. 018, no. 199 (E - 1534) 7 April 1994 (1994-04-07) * |
| SATO N ET AL: "HIGH-QUALITY EPITAXIAL LAYER TRANSFER (ELTRAN) BY BOND AND ETCH- BACK OF POROUS SI", 1995 IEEE INTERNATIONAL SOI CONFERENCE PROCEEDINGS. TUCSON, OCT. 3 - 5, 1995, PROCEEDINGS OF THE ANNUAL SOS/SOI TECHNOLOGY CONFERENCE. (FROM 1991 PROCEEDINGS OF THE INTERNATIONAL SOI CONFERENCE.) SILICON-ON-INSULATOR TECHNOLOGY AND DEVICES, NEW YORK,, 3 October 1995 (1995-10-03), pages 176 - 177, XP000590655, ISBN: 0-7803-2548-6 * |
| SAYAMA H ET AL: "EFFECT OF CHANNEL DIRECTION FOR HIGH PERFORMANCE SCE IMMUNE PMOSFET WITH LESS THAN 0.15MUM GATE LENGTH", INTERNATIONAL ELECTRON DEVICES MEETING 1999. IEDM. TECHNICAL DIGEST. WASHINGTON, DC, DEC. 5 - 8, 1999, NEW YORK, NY: IEEE, US, 1 August 2000 (2000-08-01), pages 657 - 660, XP000933266, ISBN: 0-7803-5411-7 * |
Also Published As
| Publication number | Publication date |
|---|---|
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| US6864534B2 (en) | 2005-03-08 |
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