JP2008535232A - 完全ハイブリッドsoi型多層構造 - Google Patents
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Abstract
本発明は、支持層(101)と、異なる結晶配向を有する少なくとも2つの加工層(103、104)と、支持層(101)の少なくとも一部分上に延在する絶縁層(102)とを備えるSOI型多層構造(105)において、絶縁層(102)が、支持層(101)と加工層(103、104)との間に延在するように、支持層(101)の全表面上に延在することを特徴とするSOI型多層構造を提示する。また、このような構造(105)の製造プロセスが提供される。
【選択図】 図7
【選択図】 図7
Description
本発明は、SOI型多層構造に関する。
SOI型多層構造とは、支持層と、少なくとも1つの加工層と、加工層と支持層との間にある電気的絶縁層とを備える構造である。
本発明は、特に、異なる結晶配向を有する少なくとも2つの加工層を備えるSOI型多層構造に関する。
本発明はまた、この構造の製造プロセスに関する。
このような構造の有益な用途は、高性能CMOS回路のデザインおよび製造である。
一例として、このような高性能は、所与の電力消費に対してNMOSおよびPMOSトランジスタデバイスの高速化であってもよい。
実際、これにより、消費電力が高すぎることなく、速度面での性能が非常に高いミリオンゲートの論理回路などの非常に複雑な回路を組み立てることができる。
これらの種類の回路は、一般的に、LVLP回路(低電圧低電力)として知られている。
このような回路を製造するために、いくつかのアプローチが提案されてきた。
第1のアプローチは、トランジスタデバイスのチャネルサイズを縮小することである。
このアプローチは、長期にわたって広く使用されており、その有効性についても実証済みである。
これまで、トランジスタデバイスのチャネル長は、ムーアの原則に従った道をたどって微細化されてきた。
しかしながら、チャネル長が短くなっていくと、今度は、この法則のペースを保つことが非常に難しくなってくる。
実際、この業界の現状は、特に、CMOS微細化の基本的な物理的限界に近づきつつあるという理由で、多くの壁に直面している。
さらに、トランジスタの作製プロセスに必要とされる装置は、精度の限界を回避したものでなければならない。
結果的に、このアプローチが魅力的なものであっても、性能の向上の可能性に現時点で限界があるため、これに替わるアプローチが検討されてきた。
別のよく知られているアプローチでは歪み半導体基板を使用する。
実際、歪みシリコン技術により、NMOSトランジスタデバイスの場合、20%〜30%の性能の向上につながる高い電子移動度が得られる。
しかしながら、このアプローチでは、電子と正孔の移動度比に細心の注意を払わなければならない。
実際、CMOS回路を製造するために、従来の非歪みバルク基板を処理する場合、この移動度比はほぼ3であり、言い換えれば、正孔の移動度は、電子の移動度より3倍小さく、このことは、NMOSトランジスタデバイスが、通常、PMOSトランジスタデバイスより速度が3倍速いということを示す。
ほぼ3の比率を管理するために、回路デザイナが使用される。
これらのデザイナは、NMOSおよびPMOSのトランジスタを組み合わせる場合に、PMOSトランジスタの幅と長さの比を大きくすることによって、この移動度の不均衡状態を補償する。
結果的に、長さの値が固定されている場合、PMOSトランジスタデバイスの幅、ひいては、そのサイズが増大される。
このような補償は、面積と、回路全体の性能の面での限界に相当する。
例えば、幅と長さの比が大きくなると、デバイスの静電容量が増大することで、回路の速度と電力消費の比に不利益をもたらしてしまうことが多い(これは、実際、PMOSデバイスに接続された1つの電気ノードが、回路の伝達関数に重大な影響をもたらす場合のケースである)。
さらに、歪みシリコンの場合、電子移動度が上がると、上述した比がさらに大きくなる。
したがって、電子移動度を20%〜30%高めることでもたらされる利益があるとしても、歪みシリコン技術は、高い電子と正孔の移動度比に関連するものであって、上述した限界を被る。
別の知られている解決法は、それぞれの加工層が、(1,1,0)および(1,0,0)結晶配向をそれぞれ有するPMOSおよびNMOSトランジスタデバイスを実現することである。
実際、それらのキャリア移動度(正孔移動度)が高まれるため、PMOSトランジスタデバイスが(1,1,0)結晶に良好な性能を示すことがよく知られている。
一例として、このような結晶において、正孔移動度は(1,0,0)結晶で得られたものの2.5倍増大し得る。
したがって、第1の(1,0,0)半導体加工層と第2の(1,1,0)半導体加工層とを同じCMOS技術において組み合わせると(例えば、SOI構造において)、NMOSおよびPMOSの両方のトランジスタデバイスの移動度を高めることができる。
これに関して、(1,0,0)および(1,1,0)シリコンのそれぞれから作られた2つの加工層に基づいた表面パターンを有するこのようなSOI構造が、すでに提案されている[1,2]。
以下、本明細書において、少なくとも2つの加工層が異なる結晶配向を有する半導体材料からそれぞれ作られた半導体多層構造について述べるための「ハイブリッド」構造について言及する。
図1a〜図1dは、提案されたハイブリッド構造を製造する1つの例を示す。
このプロセスは、支持半導体層20を覆った絶縁層11の上部に配置された半導体加工層10を含む中間構造S1から開始される。
層10および20は、典型的にシリコンから作られる。
したがって、この中間構造はSOI型のものである。
加工層10および支持層20は異なる結晶配向を有する。例えば、加工層10は(1,0,0)結晶配向を有し、支持層20は(1,1,0)結晶配向を有し得る。
図1bは、自由空間13を通して層20の対応する部分に直接アクセスするために、層10および11の一部分を除去した状態をさらに示す。
図1cおよび図1dに示すように、このようにして層20の上方に作り出された自由空間13は、まず、垂直絶縁体12で部分的に充填された後、残りの自由空間は、例えば、支持層20のエピタキシャル再成長などによって、層20の材料と同じ材料で充填される。
このようにして支持層の上方に作られた材料層は、この構造に追加の加工層12を形成する。この追加の加工層は、垂直絶縁体12によって加工層10から隔離されている。
このように、結晶配向が異なる2つの異なる加工層10および加工層21を有するハイブリッド多層構造Sが作られる。
このようなハイブリッド構造において、NMOSトランジスタデバイスは加工層10に直接実現され得る。
それに対して、PMOSトランジスタデバイスは加工層21に直接構築され得る。
しかしながら、このようなハイブリッド基板は少なくとも1つの主要な限界に関連づけられる。すなわち、加工層10に作られるNMOSデバイスが、SOI型のものとなるのであれば(層10と支持体20との間に絶縁層があるため)、これは、層21上に作られるPMOSデバイスのケースとは異なる。
実際、層21は支持層20と直接接触しており、支持層20から隔離されていない。したがって、この加工層に作られるPMOSトランジスタデバイスは、「バルク型」トランジスタとなる。
したがって、このような構造は、結晶配向が(1,0,0)であるSOI NMOSトランジスタと、結晶配向が(1,1,0)であるバルク型PMOSトランジスタデバイスとを提供できるだけである。
本発明は、上述した限界を解消するために考案されたものである。
本発明の1つの目的は、完全なSOIハイブリッド構造を提供することであり、すなわち、(1,0,0)NMOS SOIトランジスタと、(1,1,0)PMOS SOIトランジスタの両方を提供可能な完全なSOIハイブリッド構造を提供することである。
本発明のさらなる目的は、SOI基板の全性能と、ハイブリッド結晶配向構造の使用とを組み合わせることである。
さらに、本発明の1つの目的は、多層構造の支持層から電気的に隔離された、2つの異なる結晶配向に対応する少なくとも2つの加工層を有する多層構造を得ることである。
同じ趣旨で、本発明は、第1の態様によれば、支持層と、異なる結晶配向を有する少なくとも2つの加工層と、支持層の少なくとも一部分上に延在する絶縁層とを備えるSOI型多層構造において、絶縁層が、支持層と加工層との間に延在するように、支持層の全表面上に延在することを特徴とするSOI型多層構造を提案する。
本発明によるSOI型多層構造の好ましい態様は以下のとおりである。
(1)上記少なくとも2つの加工層が重ね合わせられ、
(2)SOI型多層構造が2つの加工層のみ備えており、
(3)加工層がシリコンで作られ、
(4)一方の加工層が(1,0,0)結晶で作られ、もう一方の加工層が(1,1,0)結晶で作られ、
(5)(1,0,0)結晶で作られた加工層がNMOS型トランジスタを製造するようになっており、(1,1,0)結晶で作られた加工層がPMOS型トランジスタを製造するようになっており、
(6)SOI型多層構造が複数の異なる積層エリアを備えており、各積層エリアの層の構成が、以下のタイプの1つであり、
ア.第1の構成タイプ:支持層−絶縁層−上面が露出した第1の加工層、
・ 第2の構成タイプ:支持層−絶縁層−第1の加工層−上面が露出した第2の加工層、
各々の積層エリアにおいて、第1の加工層および第2の加工層の1つの上面が露出するようにされ、
(7)構造の上面が平らになるように、第1の構成タイプの第1の加工層の厚さが、第2の構成タイプにおける第1の加工層および第2の加工層の加算厚さに等しく、
(8)積層エリアの加工層が、周囲に配置された積層エリアの加工層から電気的に隔離され、
(9)この電気的隔離が、浅いトレンチ分離(Shallow Trench Isolation)によって実行され、
(10)少なくとも1つの加工層が単結晶であり、
(11)少なくとも1つの加工層が歪み半導体であり、
(12)この加工層に引張または圧縮歪みが与えられ、
(13)加工層が互いに電気的に隔離されるように、追加の電気的絶縁層が2つの加工層間にあり、
(14)絶縁層が酸化物で作られることである。
(1)上記少なくとも2つの加工層が重ね合わせられ、
(2)SOI型多層構造が2つの加工層のみ備えており、
(3)加工層がシリコンで作られ、
(4)一方の加工層が(1,0,0)結晶で作られ、もう一方の加工層が(1,1,0)結晶で作られ、
(5)(1,0,0)結晶で作られた加工層がNMOS型トランジスタを製造するようになっており、(1,1,0)結晶で作られた加工層がPMOS型トランジスタを製造するようになっており、
(6)SOI型多層構造が複数の異なる積層エリアを備えており、各積層エリアの層の構成が、以下のタイプの1つであり、
ア.第1の構成タイプ:支持層−絶縁層−上面が露出した第1の加工層、
・ 第2の構成タイプ:支持層−絶縁層−第1の加工層−上面が露出した第2の加工層、
各々の積層エリアにおいて、第1の加工層および第2の加工層の1つの上面が露出するようにされ、
(7)構造の上面が平らになるように、第1の構成タイプの第1の加工層の厚さが、第2の構成タイプにおける第1の加工層および第2の加工層の加算厚さに等しく、
(8)積層エリアの加工層が、周囲に配置された積層エリアの加工層から電気的に隔離され、
(9)この電気的隔離が、浅いトレンチ分離(Shallow Trench Isolation)によって実行され、
(10)少なくとも1つの加工層が単結晶であり、
(11)少なくとも1つの加工層が歪み半導体であり、
(12)この加工層に引張または圧縮歪みが与えられ、
(13)加工層が互いに電気的に隔離されるように、追加の電気的絶縁層が2つの加工層間にあり、
(14)絶縁層が酸化物で作られることである。
第2の態様によれば、本発明は、層転写技術を用いた、本発明によるSOI型多層構造の製造プロセスにおいて、
(1)支持層と、第1の加工層と、絶縁層とを含む中間構造を形成するステップと、
(2)中間構造の上部に、第1の加工層の結晶配向とは異なる結晶配向を有する第2の加工層を形成するステップと、
を備えることを特徴とするプロセスを提供する。
(1)支持層と、第1の加工層と、絶縁層とを含む中間構造を形成するステップと、
(2)中間構造の上部に、第1の加工層の結晶配向とは異なる結晶配向を有する第2の加工層を形成するステップと、
を備えることを特徴とするプロセスを提供する。
この製造プロセスの好ましい態様は以下のとおりである。
(1)製造プロセスが以下のステップをさらに備えており、
ア.(ア)支持層の上方の絶縁層と、
(イ)構造の第1の加工層に対応する層を第1のソース基板内に画成する脆化ゾーンを形成するために、第1のソース基板に種を注入する工程と、
(ウ)上記絶縁層に第1のソース基板を接合する工程と、
(エ)第1のソース基板における、絶縁層に接合されたままの部分が、中間構造の第1の加工層になるように、第1のソース基板に形成された脆化ゾーンにて第1のソース基板を分割する工程と、
によって中間構造を形成するステップ、
イ.(ア)構造の第2の加工層に対応する層を第2のソース基板内に画成する脆化ゾーンを形成するために、第2のソース基板に種を注入する工程と、
(イ)第1の加工層に第2のソース基板を接合する工程と、
(ウ)第2の基板ソースにおける、第1の加工層に接合されたままの部分が、SOI型多層構造の第2の加工層になるように、第2のソース基板に形成された脆化ゾーンにて第2のソース基板を分割する工程と、
によって第2の加工層を中間構造の上部に形成するステップ、
(2)製造プロセスが、中間構造の上部に第2の加工層を形成する前に、中間構造の表面を処理するステップをさらに備えており、
(3)SOI型多層構造が以下のような2つのタイプの積層を含むように、製造プロセスが第2の加工層の所望の部分を選択的に除去するステップをさらに備えており、
ア.第1の積層タイプ:支持層−絶縁層−第1の加工層、
イ.第2の積層タイプ:支持層−絶縁層−第1の加工層−第2の加工層、
(4)製造プロセスが、絶縁層を外部環境に対して露出する所望のトレンチを選択的に形成するステップをさらに備えており、
(5)製造プロセスが、上記トレンチを電気絶縁体で充填するステップをさらに備えており、
(6)上記構造の上記加工層が半導体層であり、
(7)上記加工層が単結晶層であり、
(8)上記加工層の一方が、(1,0,0)結晶で作られ、上記加工層の他方が、(1,1,0)結晶で作られており、
(9)上記加工層の少なくとも1つに歪みが与えられており、
(10)上記加工層に、引張または圧縮歪みが与えられており、
(11)2つの上記加工層を接合する前に、2つの上記加工層間に追加の絶縁層を形成するステップを備えており、
(12)上記絶縁層が酸化物で作られる。
(1)製造プロセスが以下のステップをさらに備えており、
ア.(ア)支持層の上方の絶縁層と、
(イ)構造の第1の加工層に対応する層を第1のソース基板内に画成する脆化ゾーンを形成するために、第1のソース基板に種を注入する工程と、
(ウ)上記絶縁層に第1のソース基板を接合する工程と、
(エ)第1のソース基板における、絶縁層に接合されたままの部分が、中間構造の第1の加工層になるように、第1のソース基板に形成された脆化ゾーンにて第1のソース基板を分割する工程と、
によって中間構造を形成するステップ、
イ.(ア)構造の第2の加工層に対応する層を第2のソース基板内に画成する脆化ゾーンを形成するために、第2のソース基板に種を注入する工程と、
(イ)第1の加工層に第2のソース基板を接合する工程と、
(ウ)第2の基板ソースにおける、第1の加工層に接合されたままの部分が、SOI型多層構造の第2の加工層になるように、第2のソース基板に形成された脆化ゾーンにて第2のソース基板を分割する工程と、
によって第2の加工層を中間構造の上部に形成するステップ、
(2)製造プロセスが、中間構造の上部に第2の加工層を形成する前に、中間構造の表面を処理するステップをさらに備えており、
(3)SOI型多層構造が以下のような2つのタイプの積層を含むように、製造プロセスが第2の加工層の所望の部分を選択的に除去するステップをさらに備えており、
ア.第1の積層タイプ:支持層−絶縁層−第1の加工層、
イ.第2の積層タイプ:支持層−絶縁層−第1の加工層−第2の加工層、
(4)製造プロセスが、絶縁層を外部環境に対して露出する所望のトレンチを選択的に形成するステップをさらに備えており、
(5)製造プロセスが、上記トレンチを電気絶縁体で充填するステップをさらに備えており、
(6)上記構造の上記加工層が半導体層であり、
(7)上記加工層が単結晶層であり、
(8)上記加工層の一方が、(1,0,0)結晶で作られ、上記加工層の他方が、(1,1,0)結晶で作られており、
(9)上記加工層の少なくとも1つに歪みが与えられており、
(10)上記加工層に、引張または圧縮歪みが与えられており、
(11)2つの上記加工層を接合する前に、2つの上記加工層間に追加の絶縁層を形成するステップを備えており、
(12)上記絶縁層が酸化物で作られる。
添付の図面を参照しながら非制限的な例として挙げられる本発明の好ましい実施形態の以下の詳細な記載を読むことによって、本発明のさらなる態様、目的、および利点がより明らかになるであろう。
図2を参照すると、中間構造100から本発明によるSOI型多層構造105が得られる。
中間構造100は、絶縁層102を支持する支持層101を備える。
この絶縁層102は、支持層101と加工層103との間に延在する。
したがって、この中間構造は、支持層、絶縁層および加工層を備える。
このような構造内に他の層が形成されてもよいが、主旨は、中間構造が少なくとも上述した3つの層から構成されることにある。
この点に関して、本発明では、SOI型構造の加工層は構造の絶縁層の上方に設置される層として理解され、その加工層に、電流のチャネルが形成されてもよいことに注目されたい。
言い換えれば、加工層はキャリア輸送用の層として機能することができる。
非制限的な例として、NMOS SOIトランジスタにおいて、加工層は、制御されたドレイン・ソース電流を発生するように、その中で電子がトランジスタのソースからドレインへと流れる層である。
したがって、加工層が2つ以上の層を備えることもあり得る。
さらに、加工層を形成するこのような層の材料は任意のタイプのものであってもよい。
非制限的な例として、これらの層の各々は、以下に挙げる非制限的なリストの中からそれぞれ選ばれる材料から作られてもよい。
・Ge、SiGe、Siなどの半導体
・GaAs、GaN、InSb、InPなどの化合物半導体
・Ge、SiGe、Siなどの半導体
・GaAs、GaN、InSb、InPなどの化合物半導体
さらに、これらの層の各々は必要に応じて歪みが与えられてもよい(引張および/または圧縮)。
これらの層の各々はまた、結晶配向が実質的に同一である単結晶材料のものであってもよい。
本発明によるSOI型構造を得るために、加工層103の結晶配向とは異なる結晶配向を有する第2の加工層104が中間層100の上部に形成される(図2B)。
したがって、このように作られたハイブリッド構造105において、第2の加工層104は第1の加工層103と接触した状態にあり、その上方で延在する。
本発明によれば、第1および第2の加工層の両方のそれぞれの結晶配向は、これらのそれぞれの層に関わるキャリアの移動度を最適化するように選択される。
非制限的な例として、第1の加工層103は(1,0,0)結晶のシリコンで作られてもよく、第2の加工層104は(1,1,0)結晶のシリコンで作られてもよい。
このようにすることで、第1の加工層がNMOS型トランジスタの製造に非常に良好に適合されおり、第2の加工層がPMOS型トランジスタの製造に非常に良好に適合されているSOI型多層構造を得ることが可能となる。
さらなる非制限的な例として、(1,0,0)結晶のシリコンから作られた第1の加工層103は引張歪みであってもよく、(1,1,0)結晶のシリコンの第2の加工層104は圧縮歪みであってもよい。
中間構造の上部に第2の加工層を形成する方法は、当業者に公知のいくつかの方法で実施され得る。
一例として、エピタキシャル成長は、CVD(化学気相堆積)またはMBE(分子線エピタキシ)技術などの公知の技術を用いて実行され得る。
しかしながら、本発明の好ましい方法によれば、SOI型多層構造は、一般に、Jean Pierre Colingeの「Silicon On Insulator Technology: Materials to VLSI, 2nd edition」(Kluwer Academic Publishers)というタイトルの文献に詳細に記載されている層転写技術を用いて製造される。
この点に関して、中間構造100を製造するための図3にはこのような製造方法の詳細な例が示されている一方、図4にはハイブリッドSOI型多層構造105を製造するために使用される場合のこのような方法の詳細なステップについて記載されており、図4で提示された方法は中間構造100から開始することを理解されたい。
図3Aから分かるように、中間構造を製造するために支持層101から開始しており、支持層101は表面全体にわたって絶縁体102を支持しており、シリコン、サファイア、ダイヤモンドなどの材料で作ることができる。
好ましくは、支持層101と良好に付着できるという理由から、絶縁体102はシリカまたはSiO2とも呼ばれる酸化シリコンであってもよい。
絶縁層はまた、異なる別個の組成を有する複数層から構成されてもよい。
酸化シリコンは、熱酸化または他の公知の技術によって支持層101の表面にわたって堆積されたものであってもよいことに留意されたい。
図3Bにおいて、例えば(1,0,0)結晶配向を有するソース基板107について検討する。
ソース基板内の所定の深さに脆化ゾーン106を形成するために、このソース基板に原子種が注入される。
同図から分かるように、このような注入は、ソース基板107内に、得られるSOI型構造の第1の加工層103に相当する層を画成する。
その後、ソース基板107は、層101によって支持された酸化シリコン102と密接に接触した状態にあり、これらの層の両方は、分子付着によって有利に接合される。
この接合技術と、その変形例については、例えば、Q.Y.Tong、U.Gosele、およびWileyの「Semiconductor Wafer Bonding」(Science and Technology, Interscience Technology)というタイトルの文献に記載されている。
必要に応じて、接合するそれぞれの表面の少なくとも1つに適切な従来の処理を施すことによって接合される。
非制限的な例として、このような処理は接合を強化させる目的で実行され得る。
図3Cに示すように接合が実行されると、加工層103に相当しないソース基板107の層部分107’は分割によって除去される。
同じ趣旨で、特に、ソース基板にエネルギーが供給され、機械的制約の故に、弱くされた脆化ゾーンによって画成された深さにて、層部分107’がソース基板107から取り外される。
典型的に、エネルギー供給は、当業者に公知の熱処理または他の処理で実行され得る。
いずれの場合においても、図3Dは結果的に得られる中間構造100を示しており、その中間構造は、上から下への順に、(1,0,0)結晶配向の加工層103と、酸化シリコン102と、支持層101とから構成される。
以下、図4を参照すると、中間構造100の上部に、中間構造の(1,0,0)加工層103の結晶配向とは異なる結晶配向を有する第2の加工層104を形成するための方法が示されている。
上述した例によれば、第2の加工層104は(1,1,0)結晶配向を有してもよい。
この方法の予備ステップは(1,1,0)ソース基板109に原子種を注入することからなる(図4B)。
再度、ソース基板109内の所定の深さにて、脆化ゾーン108が作られており、これは、上述したものと異なってもよく、第2のソース基板109内において、第2の加工層104に相当する層を画成する。
次いで、第2の加工層104の表面に相当する第2のソース基板の表面は、中間構造100の上部に延在する第1の加工層103の表面と緊密に接触した状態にあり、例えば、熱処理を用いて接合が実行される(図4C)。
最後に、図4Dに示すように、第2の加工層104に相当しない第2のソース基板109の層部分109’は、脆化ゾーン108にてソース基板109を分割することによって除去され、本発明のハイブリッドSOI型多層構造105が得られる。
上述した方法の他のステップが、本発明の方法に含まれてもよいことは言うまでもない。
特に、中間構造100に接合された後に第2の加工層104の表面を処理するステップ、および/または、第2の加工層104を上部に形成する前に中間構造100の表面を処理するステップを統合してもよい。
実際、分割ステップ後、形成された加工層の表面は、例えばアニール処理などの熱処理で硬化され得る粗さがほとんどない。
ハイブリッドSOI型多層構造105を作った後に、さらなるステップが達成されてもよい。
一例として、さらなるステップは、第2の加工層104の所望の部分を除去することからなる。
図5はこのような種類の除去を示すが、該当する層104の全深さにわたって実行される。
したがって、上から観察すると、ハイブリッドSOI構造105の表面は、外見上の層が第1の加工層である領域と、外見上の層が第2の加工層である領域とを示す。
これにより、例えば、2つの異なるタイプのトランジスタを作製する場合、それらの両方にアクセスすることが可能になる。
図5に、このような種類のハイブリッドSOI構造の断面が示されている。
点線Iは、2つの積層エリア200および201を明確に区別する。
積層エリアが、支持層101、絶縁層102、および第1の加工層を備えるか、または支持層、絶縁層、第1の加工層、および第2の加工層104を備えるいずれかの基本層パターンに対応する。
典型的に、図5に示すように、第2の加工層から所望の部分を除去することは、選択的化学エッチングによって実行され得るが、当業者であれば、特定の場合に最適なものとなる、当業者に公知の任意の他の技術を選択できるであろう。
さらに、必要に応じて、積層エリアの加工層の全厚さ(例えば、積層エリア201の加工層103の厚さ)は、構造105の上面が平らになるように、別の積層エリアの加工層の全厚さ(上記例では、積層エリア201の第1および第2の加工層103および104の追加された厚さ)と等しくすることができる。
図6は、積層エリア202の加工層を、周りにある他の積層エリアの加工層から電気的に隔離するために実施し得る別の追加ステップを示す。
同じ趣旨で、隔離する必要がある積層エリアの加工層の全深さに、トレンチ110が形成される(図6A)。
理解されるように、このようなトレンチはまた、積層エリア202の加工層を取り囲むように、その深さに沿って形成される。
次いで、トレンチ110は電気絶縁体(図6B)で充填されるが、その電気絶縁体は、加工層を支持層101から電気的に隔離するために使用された絶縁体102と同じ絶縁体、例えば、SiO2層であることが好ましい。
結果的に、トレンチは、浅いトレンチ分離(STI:Shallow Trench Isolation)の形態のものであってもよい。
このようなさらなるステップの特定の利点は、積層エリアに作製されたトランジスタが、他の積層エリアに作製された他のトランジスタなどのコンポーネントから、特に、隣接した積層エリアに作製されたコンポーネントから電気的に隔離されることである。
このように製造された積層エリアにおいて、第2の加工層104のすぐ上方に延在する第1の加工層103は、第2の加工層104にバイアスをかけるために使用されてもよいことにも留意されたい。
これを行うために、バイアス電圧またはバイアス電流を発生する電源に第1の加工層103を特に接触するよう、少なくとも1つのビアが設けられてもよい。
このようにして、第2の加工層104のしきい値電圧は、必要に応じて、非常に利便性の良い方法で修正されてもよい。
特に、このような解決策を用いると、レイアウト面積を節約しやすくなることもある。
図7に、本発明の別の実施形態を示す。
図から分かるように、ハイブリッドSOI型構造は、結晶配向がそれぞれ異なる第1および第2の加工層103および104の間に挟まれた追加の絶縁層111を備える。
このような構造の利点は、積層エリアの加工層が互いに電気的に隔離されているため、第2の加工層104から製造されてもよいトランジスタなどのコンポーネントが、第1の加工層103に存在し得る電気的な乱れを受けることがないということである。
このため、本発明により提案されるハイブリッドSOI型構造を製造する方法は、第2の絶縁層111を形成する追加のステップによって完了され得る。
非制限的な例として、この絶縁層111は、第2の加工層を構造に転写する前に第1の加工層の上面に酸化物を堆積することによって得られてもよい。
別の例として、絶縁層111は、図3Bに示す第2のソース基板107に最初に堆積されてもよい。
次いで、第2のソース基板107内に弱化ゾーン、すなわち、脆化ゾーンを作るために、このような一時的な構造を通して、原子種の注入が実行される。
絶縁層111の自由表面は、第1の加工層103の上面と密接に接触した状態にされ、上述した技術の1つを用いて接合される。
本発明の範囲は、例として上述したさまざまな実施形態に限定されるものではない。
特に、本発明のSOI型多層構造の加工層は、例えば、PMOSトランジスタを製造するために、(1,1,1)結晶配向を有してもよい。
Claims (28)
- 支持層(101)と、異なる結晶配向を有する少なくとも2つの加工層(103、104)と、前記支持層(101)の少なくとも一部分上に延在する絶縁層(102)とを備えるSOI型多層構造(105)において、前記絶縁層(102)が、前記支持層(101)と前記加工層(103、104)との間に延在するように、前記支持層(101)の全表面上に延在することを特徴とする、SOI型多層構造。
- 前記少なくとも2つの加工層(103、104)が重ね合わせられることを特徴とする、請求項1に記載のSOI型多層構造。
- 2つの加工層(103、104)のみ備えることを特徴とする、請求項1または2に記載のSOI型多層構造。
- 前記加工層(103、104)がシリコンで作られることを特徴とする、請求項1〜3のいずれか一項に記載のSOI型多層構造。
- 一方の加工層(103)が(1,0,0)結晶で作られ、もう一方の加工層(104)が(1,1,0)結晶で作られることを特徴とする、請求項1〜4のいずれか一項に記載のSOI型多層構造。
- (1,0,0)結晶で作られた前記加工層(103)がNMOS型トランジスタを製造するようになっており、(1,1,0)結晶で作られた前記加工層(104)がPMOS型トランジスタを製造するようになっていることを特徴とする、請求項1〜5のいずれか一項に記載のSOI型多層構造。
- 複数の異なる積層エリア(200、201)を備えており、各積層エリアの層の構成が以下のタイプの1つであり、
(1)第1の構成タイプ:支持層−絶縁層−上面が露出した第1の加工層、
(2)第2の構成タイプ:支持層−絶縁層−第1の加工層−上面が露出した第2の加工層、
各々の前記積層エリアにおいて、前記第1の加工層および第2の加工層の1つが上面を露出していることを特徴とする、請求項1〜6のいずれか一項に記載のSOI型多層構造。 - 前記構造の上面が平らになるように、前記第1の構成タイプの前記第1の加工層(103)の厚さが、前記第2の構成タイプにおける前記第1の加工層および前記第2の加工層(103、104)の加算厚さに等しいことをさらなる特徴とする、請求項1〜7のいずれか一項に記載のSOI型多層構造。
- 積層エリア(200)の前記加工層(103、104)が、積層エリア(201)の前記加工層から電気的に隔離されることを特徴とする、請求項7または8に記載のSOI型多層構造。
- 前記隔離が、浅いトレンチ分離によって実行されることを特徴とする、請求項1〜9のいずれか一項に記載のSOI型多層構造。
- 少なくとも1つの加工層が単結晶であることを特徴とする、請求項1〜10のいずれか一項に記載のSOI型多層構造。
- 少なくとも1つの加工層が歪み半導体であることを特徴とする、請求項1〜11のいずれか一項に記載のSOI型多層構造。
- 前記加工層に引張または圧縮歪みが与えられることを特徴とする、請求項1〜12のいずれか一項に記載のSOI型多層構造。
- 前記加工層が互いに電気的に隔離されるように、追加の電気絶縁層(111)が2つの加工層(103、104)間にあることを特徴とする、請求項1〜13のいずれか一項に記載のSOI型多層構造。
- 前記絶縁層(102、111)が酸化物で作られることを特徴とする、請求項1〜14のいずれか一項に記載のSOI型多層構造。
- 層転写技術を用いた、請求項1〜15のいずれか一項に記載のSOI型多層構造(105)の製造プロセスにおいて、
(1)前記支持層(101)と、第1の加工層(103)と、前記絶縁層(102)とを含む中間構造(100)を形成するステップと、
(2)前記中間構造(100)の上部に、前記第1の加工層(103)の結晶配向とは異なる結晶配向を有する第2の加工層(104)を形成するステップと、
を備えることを特徴とする、製造プロセス。 - (1)ア.前記支持層(101)の上方の絶縁層と、
イ.前記構造の第1の加工層(103)に対応する層を第1のソース基板内に画成する脆化ゾーン(106)を形成するために、前記第1のソース基板(107)に種を注入する工程と、
ウ.前記絶縁層(102)に前記第1のソース基板(107)を接合する工程と、
エ.前記絶縁層(102)に接合されたままの、前記第1のソース基板の部分が、前記中間構造の前記第1の加工層(103)になるように、前記第1のソース基板に形成された前記脆化ゾーン(106)にて前記第1のソース基板(107)を分割する工程と、
によって中間構造(100)を形成するステップと、
(2)ア.前記構造の第2の加工層(104)に対応する層を第2のソース基板内に画成する脆化ゾーン(108)を形成するために、前記第2のソース基板(109)に種を注入する工程と、
イ.前記第1の加工層(103)に前記第2のソース基板(109)を接合する工程と、
ウ.前記第1の加工層(103)に接合されたままの、前記第2の基板ソースの部分が、前記SOI型多層構造の第2の加工層(104)になるように、前記第2のソース基板に形成された前記脆化ゾーン(108)にて前記第2のソース基板(109)を分割する工程と、
によって前記第2の加工層(104)を前記中間構造(100)の上部に形成するステップと、
をさらに備えることを特徴とする、請求項16に記載の製造プロセス。 - 前記中間構造の上部に前記第2の加工層(104)を形成する前に、前記中間構造(100)の表面を処理するステップを備えることを特徴とする、請求項17に記載の製造プロセス。
- 前記SOI型多層構造(105)が、
第1の積層タイプ:支持層−絶縁層−第1の加工層と、
第2の積層タイプ:支持層−絶縁層−第1の加工層−第2の加工層と、
の2つのタイプの積層(200)を備えるように、前記第2の加工層(104)の所望の部分を選択的に除去するステップをさらに備えることを特徴とする、請求項17または18に記載の製造プロセス。 - 前記絶縁層(102)を外部環境に対して露出する所望のトレンチ(110)を選択的に形成するステップをさらに備えることを特徴とする、請求項17〜19のいずれか一項に記載の製造プロセス。
- 前記トレンチ(110)を電気絶縁体で充填するステップをさらに備えることを特徴とする、請求項20に記載の製造プロセス。
- 前記構造(105)の前記加工層(103、104)が半導体層であることを特徴とする、請求項17〜21のいずれか一項に記載の製造プロセス。
- 前記加工層(103,104)が単結晶層であることを特徴とする、請求項17〜22のいずれか一項に記載の製造プロセス。
- 前記加工層の一方(103)が(1,0,0)結晶で作られ、前記加工層(103、104)のもう一方(104)が(1,1,0)結晶で作られることを特徴とする、請求項17〜23のいずれか一項に記載の製造プロセス。
- 前記加工層(103、104)の少なくとも1つに歪みを与えられることを特徴とする、請求項17〜24のいずれか一項に記載の製造プロセス。
- 前記加工層に、引張または圧縮歪みが与えられることを特徴とする、請求項25に記載の製造プロセス。
- 前記2つの加工層(103、104)を接合する前に、前記2つの加工層(103、104)間に追加の絶縁層(111)を形成するステップを備えることを特徴とする、請求項17〜26のいずれか一項に記載の製造プロセス。
- 前記絶縁層(102、111)が酸化物で作られることを特徴とする、請求項17〜27のいずれか一項に記載の製造プロセス。
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