JP2007535802A5 - - Google Patents

Claims (32)

1. 第１の表面結晶配向を有する、明確に定められた少なくとも１つの第１の結晶半導体領域と、
   前記第１の表面結晶配向とは異なる第２の表面結晶配向を有し、該第１の表面結晶配向を有する半導体材料をアモルファス化し、前記第２の配向を有する半導体材料に再結晶化することによって形成される、明確に定められた少なくとも１つの第２の結晶半導体領域と、
   前記少なくとも１つの第１の単結晶半導体領域を、前記少なくとも１つの第２の結晶半導体領域から分離する、少なくとも１つの分離領域と
   を備える、プレーナ型ハイブリッド配向半導体基板構造体。
2. 埋め込み絶縁層をさらに備え、前記第１及び第２の単結晶半導体領域の各々の少なくとも一部が前記埋め込み絶縁層の上方にある、請求項１に記載のプレーナ型ハイブリッド配向基板構造体。
3. 前記少なくとも１つの分離領域は誘電体が充填されたトレンチを含む、請求項１に記載のプレーナ型ハイブリッド配向基板構造体。
4. 前記第１及び第２の単結晶半導体領域の材料は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、Ｇｅ、Ｃ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、これらの層状の組み合わせ又はこれらの合金、及び、他のＩＩＩ−Ｖ族又はＩＩ−ＶＩ族化合物半導体からなる群から選択される、請求項１に記載のプレーナ型ハイブリッド配向基板構造体。
5. 異なる表面配向を有する、前記明確に定められた第１及び第２の単結晶半導体領域の両方がＳｉ含有半導体材料を含む、請求項１に記載のプレーナ型ハイブリッド配向基板構造体。
6. 前記明確に定められた少なくとも２つの単結晶半導体領域の各々が、歪み半導体材料、非歪み半導体材料、又は歪み半導体材料と非歪み半導体材料の組み合わせから構成される、請求項１に記載のプレーナ型ハイブリッド配向基板構造体。
7. 前記異なる表面結晶配向が、（１１０）、（１１１）、及び（１００）からなる群から選択される、請求項１に記載のプレーナ型ハイブリッド配向基板構造体。
8. 前記第１のＳｉ含有半導体領域が（１００）結晶配向を有し、前記第２のＳｉ含有半導体領域が（１１０）結晶配向を有する、請求項５に記載のプレーナ型ハイブリッド配向基板構造体。
9. 前記第１のＳｉ含有半導体領域が（１１０）結晶配向を有し、前記第２のＳｉ含有半導体領域が（１００）結晶配向を有する、請求項５に記載のプレーナ型ハイブリッド配向基板構造体。
10. 少なくとも１つのｎＦＥＴデバイス及び少なくとも１つのｐＦＥＴデバイスをさらに備え、前記少なくとも１つのｎＦＥＴデバイスが前記（１００）結晶配向上に配置され、前記少なくとも１つのｐＦＥＴデバイスが前記（１１０）結晶配向上に配置された、請求項８または９に記載のプレーナ型ハイブリッド配向基板構造体。
11. 少なくとも１つのｎＦＥＴデバイス及び少なくとも１つのｐＦＥＴデバイスをさらに備え、前記少なくとも１つのｎＦＥＴデバイスが前記デバイスに最適な結晶配向上に配置され、前記少なくとも１つのｐＦＥＴデバイスが前記デバイスに最適な結晶配向上に配置された、請求項１に記載のプレーナ型ハイブリッド配向基板構造体。
12. 前記埋め込み絶縁層は、ＳｉＯ２、窒素含有ＳｉＯ２、窒化シリコン、金属酸化物、金属窒化物、及び、高熱伝導性材料からなる群から選択される誘電体材料である、請求項２に記載のプレーナ型ハイブリッド配向基板構造体。
13. 第１の単結晶表面配向を有する半導体を含む、少なくとも１つの単層半導体領域と、
    前記第１の単結晶表面配向を有する下部半導体層と、前記第１の単結晶表面配向とは異なる第２の単結晶表面配向を有する上部半導体層とを含む少なくとも１つの二層半導体領域であって、前記単層半導体領域及び二層半導体領域が実質的に同一平面にあり、共通の埋め込み絶縁層上に配置された、少なくとも１つの二層半導体領域と、
    前記少なくとも１つの単層半導体領域を前記少なくとも１つの二層半導体領域から分離する、少なくとも１つの分離領域と
    を備える、プレーナ型ハイブリッド配向半導体オン・インシュレータ（ＳＯＩ）基板構造体。
14. 前記分離領域は、少なくとも前記埋め込み絶縁層まで延びる、請求項１３に記載のプレーナ型ハイブリッド配向基板構造体。
15. プレーナ型ハイブリッド配向基板を形成する方法であって、
    第１の結晶配向を有する第１の下部単結晶半導体層と、前記第１の結晶配向とは異なる第２の結晶配向を有する第２の上部単結晶半導体層とからなる二層テンプレート層スタックを形成するステップと、
    選択された領域において前記二層テンプレート層スタックの半導体層の一方をアモルファス化し、局部的なアモルファス化領域を形成するステップと、
    テンプレートとしてアモルファス化されていない前記二層テンプレート層スタックの半導体層を用いて、前記局部的なアモルファス化領域を再結晶化し、該局部的なアモルファス化領域の結晶配向を元の結晶配向から所望の配向に変えるステップと
    を含み、
    前記アモルファス化するステップの前、又は該アモルファス化するステップと前記再結
    晶化するステップの間、或いは該再結晶化するステップの後に、分離領域を形成するステップが行われる、方法。
16. 前記第１の下部単結晶半導体層がＳＯＩ基板の前記絶縁層上に配置される、請求項１５に記載の方法。
17. 前記第１の下部単結晶半導体層が単結晶半導体基板を含む、請求項１５に記載の方法。
18. 前記第２の上部単結晶半導体層が、接合によって前記第１の下部単結晶半導体の上に形成される、請求項１５に記載の方法。
19. 前記局部的なアモルファス化領域が、全体的に又は部分的に、前記第２の上部単結晶半
    導体層内に形成される、請求項１５に記載の方法。
20. 前記局部的なアモルファス化領域が、全体的に又は部分的に、前記第１の下部単結晶半導体層内に形成される、請求項１５に記載の方法。
21. 前記局部的なアモルファス化領域が、全体的に又は部分的に、前記第１の下部単結晶半導体層内に形成され、再結晶化後に前記上部層を除去するステップをさらに含む、請求項１５に記載の方法。
22. 前記第１の下部単結晶半導体層及び前記第２の上部単結晶半導体層は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、Ｇｅ、Ｃ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、これらの層状の組み合わせ又はこれらの合金、及び、他のＩＩＩ−Ｖ族又はＩＩ−ＶＩ族化合物半導体からなる群から選択された同じ半導体材料又は異なる半導体材料から構成される、請求項１５に記載の方法。
23. 前記第１の下部単結晶半導体層及び前記第２の上部単結晶半導体層の両方が、Ｓｉ含有半導体材料から構成される、請求項１５に記載の方法。
24. 前記第１の下部単結晶半導体層及び前記第２の上部単結晶半導体層が、歪み半導体材料、非歪み半導体材料、又は歪み半導体材料と非歪み半導体材料の組み合わせから構成される、請求項１５に記載の方法。
25. 前記第１の下部単結晶半導体層及び前記第２の上部単結晶半導体層が、（１１０）、（１１１）、及び（１００）から選択される異なる表面配向を有する、請求項１５に記載の方法。
26. 少なくとも１つのｎＦＥＴデバイス及び少なくとも１つのｐＦＥＴデバイスをさらに備え、前記少なくとも１つのｎＦＥＴデバイスが前記デバイスに最適な結晶配向上に配置され、前記少なくとも１つのｐＦＥＴデバイスが前記デバイスに最適な結晶配向上に配置される、請求項１５に記載の方法。
27. 前記再結晶化するステップの後に埋め込み絶縁層を形成するステップをさらに含む、請求項１５に記載の方法。
28. 前記埋め込み絶縁層は、酸素のイオン注入による分離（ＳＩＭＯＸ）プロセスによって形成される、請求項２７に記載の方法。
29. 前記アモルファス化するステップは、イオン注入によって達成される、請求項１５に記載の方法。
30. 前記イオン注入は、Ｓｉ、Ｇｅ、Ａｒ、Ｃ、Ｏ、Ｎ、Ｈ、Ｈｅ、Ｋｒ、Ｘｅ、Ｐ、Ｂ、及びＡｓからなる群から選択されるイオンを含む、請求項２９に記載の方法。
31. 前記再結晶化するステップが、２００℃から１３００℃までの温度で行われる、請求項１５に記載の方法。
32. 前記再結晶化するステップは、Ｎ_２、Ａｒ、Ｈｅ、Ｈ_２、及びこれらの混合物からなる群から選択されるガス内で行われる、請求項１５に記載の方法。