FR2913815A1 - PROCEDE DE CO-INTEGRATION DE SEMI-CONDUCTEURS, EN PARTICULIER SOI ET GeOI OU GaAsOI - Google Patents
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Abstract
L'invention concerne un procédé de réalisation d'un substrat hybride (20, 30), comportant, à partir d'un substrat comportant au moins une couche (6) du premier matériau semi-conducteur, et au moins une couche ou un substrat (2, 52) en un troisième matériau semi-conducteur, enterrée :- l'élimination locale d'au moins la couche de premier matériau semi-conducteur,- la formation d'au moins une zone en un deuxième matériau semi-conducteur (12), sur au moins une zone mise à nu de la couche, ou du substrat, en troisième matériau semi-conducteur,- la formation d'une couche continue de diélectrique (14) sur la structure ainsi obtenue,- l'assemblage de cette couche continue de diélectrique (14) avec le substrat support (16, 18),- l'élimination partielle du substrat initial, jusqu'à éliminer la couche ou le substrat en troisième matériau semi-conducteur enterré.
Description
PROCEDE DE CO-INTEGRATION DE SEMI-CONDUCTEURS, EN PARTICULIER SOI ET GEOI
OU GaAsOI DESCRIPTION DOMAINE TECHNIQUE ET ART ANTÉRIEUR L'invention concerne les structures semi-conductrices dites hybrides . Il est possible d'intégrer différentes fonctions, par exemple optiques (émetteurs, guides, récepteurs) et microélectroniques (CMOS) afin de réaliser des composants pour les réseaux de télécommunications. En général on part d'une plaque de Si, sur laquelle sont réalisées éventuellement les guides passifs (en SiO2 ou Si) et/ou tout ou partie de composants électriques (par exemple de type CMOS). Les fonctions optiques actives sont réalisées en matériau III-V ; ce sont par exemple des lasers à base d'InP. Afin d'assembler ces différentes fonctions sur une plateforme, on utilise les techniques d'hybridation, qui peuvent consister en un collage de puces actives sur la plateforme mère. Il se pose alors la question de l'efficacité du couplage d'une fonction vers l'autre.
Dans les technologies III-V, les tailles de faisceaux optiques sont de l'ordre de quelques }gym dans le meilleur des cas (par exemple par utilisation d'un adaptateur de mode), et les pertes induites par assemblage des deux fonctions décroissent fortement avec la précision d'alignement.
Bien souvent des technologies d'assemblage, ayant des précisions d'alignement entre plaques ou entre plaques et puces, inférieures au }gym, doivent être utilisées. Or ces technologies sont difficiles à mettre en oeuvre, sauf peut être l'utilisation de techniques d'auto-alignement (par exemple basée sur les bumps ). Il y aurait donc un intérêt à pouvoir réaliser, sur une même plateforme, sans hybridation, différentes fonctions passives et actives, car la précision de l'alignement serait alors celle de la lithographie pour réaliser les composants (bien meilleure que le }gym). En particulier, il serait avantageux de pouvoir faire croître ou reporter différents matériaux sur une même plateforme, et notamment d'avoir, sur un même substrat, des zones avec des parties de type SOI, et des parties de type GeOI ou GaAsOI, afin de pouvoir y intégrer différentes fonctionnalités (microélectronique, optoélectronique, ...). Cependant, tant la microélectronique sur Silicium (CMOS), que la technologie III-V à base par exemple de matériau GaAs (très utilisée pour les applications optroniques), suivent des voies de réalisation technologiques distinctes. En effet, les objets mettant en oeuvre à la fois des techniques CMOS et GaAs sont obtenus par les techniques d'hybridation déjà mentionnées ci-dessus et mettant en oeuvre le report des composants GaAs finis sur les circuits CMOS finis, puis l'établissement de connexions électriques (par exemple, via des fils de liaison ou par des techniques dites de bumps ). L'une des raisons à cela est que les substrats utilisés pour faire des circuits CMOS (substrats Si ou SOI = Silicon On Insulator) ne sont pas les mêmes que ceux utilisés pour faire croître les matériaux à base de GaAs (Ge ou GeOI). Il est donc difficile, à l'heure actuelle, de faire des circuits CMOS et de la croissance de matériau à base de GaAs (GaAs ou alliage à base de GaAs comme InGaAs ou InGaAsP, ...) , sur un même substrat. Cette technique de report, puis de connexion, de composants GaAs sur un substrat de silicium comportant des composants optiques et/ou électriques est pénalisante en terme de coût du produit fini. C'est également une barrière technologique à la miniaturisation des objets : le report d'un composant GaAs sur un substrat silicium comportant des fonctions optiques (par exemple des guides d'onde) se fait aujourd'hui avec une précision d'au mieux 1pm, ce qui oblige à prévoir des règles de dessin très relâchées, d'où beaucoup de place perdue et un handicap à la miniaturisation. Enfin cette technique est difficile à mettre en oeuvre car elle demande plus d'efforts (en termes de design, de technologie) pour réduire les pertes de couplage d'un composant par rapport à l'autre, bien souvent au détriment de la performance des composants. Le document WO 2004/010496 décrit des composants CMOS réalisés sur un substrat Si massif et une couche de GaAs épitaxiée sur une couche de Germanium. Le document US 6 171 936 décrit la réalisation de zones de Si et Si (1-x) Gex (jusqu'à x=1, soit du Germanium) co-planaires, obtenues via des couches tampon en SiGe graduel. Dans cette approche les composants CMOS sont réalisés sur du Si massif, des couches de GaAs sont épitaxiées sur du Ge épitaxié, via un buffer en SiGe.
Il se pose donc le problème de pouvoir réaliser une intégration de plusieurs fonctions (optiques et/ou électriques) sur un même substrat hétérogène, pour l'utilisation d'un substrat comportant à la fois des zones Si ou SOI (par exemple pour réaliser un composant optique ou un composant CMOS) et des zones Ge ou GeOI, éventuellement désorienté selon l'application envisagée. Plus généralement, on recherche un nouveau procédé de réalisation de structures hybrides, permettant d'obtenir, sur un substrat, une alternance de zones en un premier matériau semi-conducteur et, d'autre part, de zones en un deuxième matériau semi-conducteur. EXPOSÉ DE L'INVENTION L'invention a tout d'abord pour objet un procédé de réalisation d'un substrat hybride, comportant un substrat support, et une couche comportant elle même, d'une part, des zones en un premier matériau semi-conducteur et, d'autre part, des zones en un deuxième matériau semi-conducteur.
Selon l'invention ce procédé comporte les étapes suivantes : a) sélectionner un substrat initial comportant au moins en surface une couche du premier matériau semi-conducteur, et au moins une couche enterrée ou un substrat en un troisième matériau semi-conducteur, b) éliminer localement au moins la couche de premier matériau semi-conducteur, pour mettre à nu la couche enterrée ou le substrat de troisième matériau semi-conducteur, c) former au moins une zone en un deuxième matériau semi-conducteur, sur au moins une zone mise à nu de la couche enterrée, ou du substrat, en troisième matériau semi-conducteur, formant ainsi une alternance de zones en premier matériau semi-conducteur et d'au moins une zone en un deuxième matériau semi-conducteur, d) former une couche continue de diélectrique ou de polymère sur la structure ainsi obtenue, e) assembler cette couche continue de diélectrique avec le substrat support, par exemple par collage moléculaire ; le substrat support est par exemple en silicium ou en verre ou en matériau souple, il peut aussi être recouvert d'une ou plusieurs couches de diélectrique, f) éliminer partiellement le substrat initial, jusqu'à l'élimination de la couche enterrée ou du substrat en troisième matériau semi-conducteur par exemple par une ou plusieurs des techniques suivantes : Smart CutTM, polissage mécano-chimique, gravure, démontage au niveau d'une interface démontable. Le premier matériau semi-conducteur peut être en silicium, le troisième matériau semi-conducteur en germanium, le deuxième matériau semi-conducteur étant en germanium et/ou en GaAs ou en un alliage à base de GaAs et/ou en SixGe(1-x). Selon un autre mode de réalisation, le premier matériau semi-conducteur est du germanium, le troisième matériau semi-conducteur du silicium, le deuxième matériau semi-conducteur étant en silicium ou en SiGe. Selon encore un autre mode de réalisation, le premier matériau semi-conducteur est du Germanium de type on-axis , le troisième matériau semi-conducteur du germanium de type off-axis (donc légèrement désorienté par rapport à la direction cristallographique perpendiculaire à la surface libre), le deuxième matériau semi-conducteur étant en GaAs ou en un alliage à base de GaAs. La couche enterrée ou le substrat en troisième matériau semi-conducteur peut être le film mince superficiel d'un substrat en troisième matériau semi-conducteur sur isolant (SOI).
L'étape c) de formation d'au moins une zone en un deuxième matériau semi-conducteur peut être réalisée: - par croissance épitaxiale sur les zones mises à nu de la couche ou du substrat de troisième matériau semi-conducteur (ce dernier étant adapté à une telle croissance épitaxiale), - ou (notamment si le deuxième matériau est en germanium) par dépôt de deuxième matériau semi-conducteur, sous forme amorphe, puis cristallisation.
La couche continue de diélectrique peut être par exemple en dioxyde de silicium ou en un matériau polymère. Le substrat initial peut comporter, entre la couche en premier matériau semi-conducteur, et la couche enterrée ou le substrat en un troisième matériau semi-conducteur, une couche de matériau par exemple diélectrique, qui peut être éliminée après élimination de la couche enterrée ou du substrat en troisième matériau semi-conducteur.
Le substrat support peut comporter des moyens assurant une ou des fonctions optiques. Par exemple il peut comporter des empilements (SiO2-Si)n ou (Si3N4-SiO2)n formant un ou des miroirs. On peut réaliser, par le procédé selon l'invention, des zones SOI, des zones GeOI et des zones GaAs/GeOI. Ce cas peut être obtenu en ne réalisant l'épitaxie de GaAs que sur certaines zones GeOI. Ceci peut être intéressant pour faire des circuits avec interconnexions optiques intra-puces du type : - CMOS et guide optique sur SOI, - Emetteur de lumière sur GaAs, - Détecteur de lumière sur GeOI. Il est possible d'ajuster à la fois les épaisseurs d'oxyde (par contrôle de gravure et/ou dépôt) mais aussi des couches épitaxiées.
Par exemple, on peut contrôler l'épaisseur de Ge, pour réaliser un émetteur ou un détecteur dans une couche de GaAs, aligné avec des composants actifs ou passifs dans une couche de Si, afin de minimiser les pertes de couplage. L'invention permet de faire, sur un même substrat, à la fois des zones SOI et des zones de GeOI (dont la couche de Ge est obtenue à partir d'un Ge massif, donc avec un bon paramètre de maille), appropriées à la croissance de GaAs (matériau utilisé pour ses propriétés optiques : laser ou électriques : HBT, HEMT ou n-MOS car la valeur de la mobilité des électrons dans le GaAs est très élevée au regard de celles du Si ou du Ge).
BRÈVE DESCRIPTION DES DESSINS Les figures 1 à 3 représentent des étapes de préparation d'un substrat SOI, avec substrat en germanium. Les figures 4 à 13 représentent des étapes d'un mode particulier de réalisation de l'invention. Les figures 14 et 15 représentent d'autres substrats permettant de réaliser des étapes d'un procédé selon l'invention. La figure 16 représente un autre mode de réalisation de l'invention. Les figures 17A à 17F représentent des étapes d'un procédé selon l'invention.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Un procédé de réalisation d'un substrat hybride selon l'invention va être détaillé en liaison avec les figures 17A à 17E.
On sélectionne (figure 17A) un substrat initial comportant au moins une couche 6 du premier matériau semi-conducteur, et au moins une couche enterrée ou un substrat 2 en un troisième matériau semi-conducteur, enterrée.
La couche 6 peut éventuellement être processée, c'est-à-dire contenir tout ou partie de composants électroniques, et/ou mécanique, et/ou optique, tel par exemple des composants CMOS, MEMS, etc....
Il peut éventuellement y avoir, entre la couche 6 et le substrat 2 une couche intercalaire, par exemple en un matériau diélectrique tel que du dioxyde de silicium SiO2. Il est ensuite procédé (figure 17B) à l'élimination locale d'au moins la couche 6 de premier matériau semi-conducteur (et de la couche intercalaire si elle est présente), pour mettre à nu la couche enterrée ou le substrat 2 de troisième matériau semi-conducteur. Cette étape peut être réalisée par exemple par lithographie et gravure locale sèche ou humide. Une ou plusieurs zones, en un deuxième matériau semi-conducteur 12, sont formées, sur au moins une zone mise à nu de la couche enterrée, ou du substrat, en troisième matériau semi-conducteur (figure 17C).
On forme ainsi une alternance de zones en premier matériau semi-conducteur et de zones en un deuxième matériau semi-conducteur 12 (figure 17C). Une couche continue de diélectrique 14 est ensuite réalisée sur la surface libre de la structure hybride ainsi obtenue (figure 17D). Cette couche continue de diélectrique 14 peut être assemblée avec le substrat support 16 (figure 17E).
On élimine la couche ou le substrat initial 2, en troisième matériau semi-conducteur enterré (figure 17F). On obtient ainsi l'alternance souhaitée de premier et deuxième matériau semi-conducteur. Plus exactement, on obtient un substrat support 16, et une couche comportant, d'une part, des zones en un premier matériau semi-conducteur 20, 30 et, d'autre part, des zones 40 en un deuxième matériau semi-conducteur. Le tout repose sur une couche continue de diélectrique 14.
D'autres couches intermédiaires peuvent être prévues entre les couches et/ou substrats mentionnés ci-dessus, comme indiqué dans les exemples ci-dessous. Un exemple de réalisation de l'invention est donné en liaison avec les figures 4 à 13. Dans cet exemple, on part d'un substrat SOI avec substrat initial en germanium. On décrit d'abord brièvement, en liaison avec les figures 1 à 3, comment obtenir un tel composant. On sélectionne d'abord une plaque ou un substrat 2 de germanium par exemple massif, et par exemple de 200 mm de diamètre. L'orientation cristalline du substrat initial en germanium peut être ajustée afin de répondre au critère de la croissance épitaxiale ultérieure (Figure 1).
Puis (figure 2), on dépose, ou non, une couche 4 intermédiaire de diélectrique, par exemple un isolant électrique de type oxyde de silicium (SiO2). Ce dépôt peut être réalisé par exemple par PECVD (chimie : SiH4, à 380 C) . Cette couche peut éventuellement être recuite par exemple sous gaz neutre (Ar et/ou N2 et/ou H2), par exemple à 600 C pendant 1h. La structure ainsi obtenue est ensuite préparee pour être compatible avec un collage moléculaire, par exemple de type hydrophile (par exemple par nettoyage chimique et/ou polissage mécano chimique, et/ou activation plasma, et/ou activation UV-Ozone). Un substrat 6 en Silicium, présentant ou non une couche de diélectrique en surface, préférentiellement en oxyde de silicium (SiO2), réalisée par exemple par oxydation thermique du substrat de silicium 6, est également préparé pour être compatible avec un collage moléculaire avec la structure précédemment obtenue (figure 3).
Les deux structures sont ensuite assemblées par exemple par collage, à l'air ou sous vide ou sous différentes atmosphères gazeuses. Après assemblage des deux structures, une partie du substrat 6 peut être enlevée (soit par amincissement chimique et/ou mécano chimique, soit par Smart CutTM (technique de fracture de substrat à partir de l'implantation d'une ou plusieurs espèces gazeuses créant une zone fragilisée dans le matériau et fracture au niveau de cette zone par implication de contraintes mécaniques et/ou thermiques; cette technique est par exemple décrite dans l'article de A.J. Auberton-Hervé et al. Why can Smart-Cut change the future of microelectronics ? paru dans International Journal of High Speed Electronics and Systems, Vol. 10, N .1 (2000), p. 131-146. On obtient ainsi le substrat de la figure 4, à partir duquel les étapes suivantes vont pouvoir être réalisées. La couche supérieure 6 de ce substrat, en silicium, peut éventuellement être oxydée thermiquement (figure 5), ce qui pourra former une partie d'oxyde enterré du futur BOX du SOI. La référence 8 désigne l'éventuelle couche d'oxyde ainsi formée. En variante, cette couche 8 peut être une couche diélectrique déposée (du nitrure ou de l'oxyde de silicium par exemple). D'autres structures à partir desquelles les étapes suivantes pourront être réalisées sont présentées plus loin en liaison avec les figures 14-15. Une ouverture 10 est pratiquée (figures 6 et 7) dans les couches supérieures (par lithographie puis par gravure sèche et/ou humide), jusqu'à atteindre le substrat hôte 2 en germanium. Dans cette ouverture, on fait ensuite une reprise 12 d'épitaxie (figure 8). Le matériau épitaxié peut être du Germanium, du SixGe(1-x) (0<x<1), de l'arséniure de gallium GaAs (ou un alliage à base de GaAs), ou une succession des matériaux précédemment cités. On peut par exemple déposer du GaAs et poursuivre l'épitaxie par une ingénierie de bande InGaAs pour la réalisation de composants optiques. En variante de l'épitaxie, un dépôt de germanium amorphe est possible, suivi d'une recristallisation thermique.
Le niveau h de la reprise 12 d'épitaxie est choisi compatible avec l'application ultérieure visée. Ce niveau peut être ajusté après épitaxie, par exemple par une étape de gravure sélective. Une couche 14 d'isolant électrique ou de diélectrique, par exemple du SiO2, est déposée (figure 9) pour recouvrir l'ensemble de la structure, du côté de la face épitaxiée. Cette couche recouvre donc d'une part les zones 12 épitaxiées, d'autre part les zones de silicium ou la couche d'oxyde 8 qui recouvre ces zones de silicium. En variante, la couche 14 peut être un polymère permettant le collage entre la structure épitaxiée et un substrat hôte adapté. Cette couche 14 peut être avantageusement préparée (notamment par planarisation (mécano-chimique de type CPM, et/ou bombardement ionique, et/ou clusters d'ions) et/ou par activation physique ou chimique) en vue d'un collage moléculaire. La structure sur laquelle elle repose est alors assemblée avec un substrat 16, par exemple en Silicium ou en verre, ou un substrat souple à bas coût, pouvant présenter en surface une ou plusieurs couches diélectriques, par exemple une couche 18 d'oxyde de silicium SiO2 ou de nitrure de silicium Si3N4.
Le substrat 16 peut comporter en surface des empilements spécifiques permettant de remplir par exemple des fonctions optiques. On peut citer par exemple des empilements (SiO2-Si) n ou (Si3N4-SiO2) n pour la réalisation de miroirs. Lorsque le substrat 16 est en silicium la couche 18 pourra être préférentiellement obtenue par une oxydation (par exemple thermique, et/ou chimique, et/ou par UV-ozone...) ou par un traitement de surface du substrat de silicium 16 (par exemple par traitement de type plasma (RIE, ICP, MW ...) sous atmosphère telle que : 02, ou N2, ou AR, ou H2, seul ou en combinaison). Le substrat initial 2 est ensuite éliminé (figure 11), par des traitements mécaniques (meulage et/ou polissage) et/ou des traitements chimiques et/ou des traitements thermiques et/ou des traitements plasma. D'autres techniques d'élimination peuvent être envisagées (Smart CutTM, lift off utilisation préalable de substrat démontable). L'élimination du substrat 2 laisse à jour une surface 5, alternance de zones 6 en silicium, ou en un oxyde 4 qui recouvre ces zones en silicium (c'est le cas de la figure 11), et de zones en matériau 12 épitaxié (ou du germanium recristallisé). L'oxyde initialement enterré 4, et mis à jour par élimination du substrat 2, est éventuellement enlevé (cas des figures 12 et 13). Le niveau de matériau 12 épitaxié est éventuellement réajusté, si besoin. On obtient ainsi une structure présentant des zones 20 et 30 de SOI (avec une partie de l'isolant pouvant être réalisée en oxyde thermique 8 suivant le procédé de formation de cet oxyde), et des zones 40 avec du matériau 12 épitaxié, par exemple du GeOI ou du GaAsOI, ayant une qualité cristalline très proche de celle du substrat initial 2. En variante il est possible de réaliser l'invention à partir d'autres structures que celle de la figure 4 (Germanium 2/diélectrique 4/silicium 6). On peut citer comme autre structure de départ : - une couche de silicium 6 directement sur un substrat 2 de Germanium, comme illustré en figure 14 ; cet assemblage est obtenu par exemple par Smart CutTM, comme en figure 4, - un empilement, illustré en figure 15, comportant un substrat support 2 (en Germanium ou en Silicium par exemple), une couche diélectrique 50, facultative, par exemple en SiO2 (qui pourra faciliter le démontage ultérieur du substrat support), un film mince 52 de Germanium (à partir duquel sera réalisée l'épitaxie 12, voir figure 8), une deuxième couche 54, également facultative, de diélectrique (par exemple SIO2) et une couche mince 6 de silicium. Cette structure peut être elle aussi obtenue par Smart CutTM Dans le cas particulier d'une structure Si 2/Ge 52/diélectrique facultatif 54/silicium 6 (figure 15), il pourra s'agir d'un substrat de silicium 2 sur lequel on réalise une reprise d'épitaxie de germanium 52 de quelques microns d'épaisseur (par exemple de 2pm), puis sur lequel on reporte, par Smart CutTM un film 6 de silicium (avec oxyde ou non en surface). Là encore, une épitaxie est réalisée à partir de la couche 52. - un empilement, illustré en figure 16, d'une couche de 60 de germanium d'un premier type de cristallographie, par exemple on axis , c'est-à-dire présentant une direction cristallographique perpendiculaire à la surface libre donnée, par exemple <100>, sur un substrat 62 présentant ou moins en surface du germanium d'un deuxième type, compatible avec l'épitaxie de GaAs, par exemple du germanium désorienté de quelques degrés, typiquement entre 4 et 8 (avantageusement 6 ) par rapport à la direction cristallographique <100> perpendiculaire à la surface libre. On réalise dans ce cas des ouvertures dans la couche 60 germanium de premier type, jusqu'à atteindre le germanium de deuxième type, puis on réalise une épitaxie du GaAs 65 à partir de ce germanium de deuxième type pour obtenir une couche hybride de Ge(premier type)/GaAs (Structure équivalente à la structure de la figure 17C). Dans les exemples décrits précédemment, il est prévu de réaliser, à partir d'un substrat 2 ou d'une couche enterrée de germanium, soit une épitaxie 12 de germanium ou de SixGe(1-x) ou de GaAs (ou d'un alliage à base de GaAs), ou d'une succession de ces matériaux, soit un dépôt d'un matériau (par exemple : germanium) amorphe suivi d'une recristallisation thermique. Alternativement il est possible d'inverser la structure, c'est-à-dire, en reprenant les références des figures 4 à 13, de disposer d'une structure présentant, sur un substrat 2 en silicium, éventuellement une couche 4 de diélectrique, et une couche 6 de germanium. Par masquage 8, on peut réaliser des ouvertures 10 pour mettre à jour le substrat 2 ou une couche de silicium et ensuite faire une reprise d'épitaxie 12 de silicium ou de SiGe dans ces ouvertures. On peut ensuite procéder à des dépôts de couches 14, 16, 18, comme illustré sur les figures 9 à 12 et éliminer le substrat 2 (figure 11). Les dernières étapes (élimination de l'éventuel diélectrique 4 et ajustement du niveau de couche épitaxiée 12) sont identiques ou similaires à celles décrites ci-dessus. On obtient ainsi l'alternance souhaité de Si ou SiGe d'une part, et de germanium d'autre part.
Claims (15)
1. Procédé de réalisation d'un substrat hybride (20, 30, 40), comportant un substrat support (16), et une couche comportant, d'une part, des zones en un premier matériau semi-conducteur (20, 30) et, d'autre part, des zones en un deuxième matériau semi-conducteur, ce procédé comportant : a) la sélection d'un substrat initial comportant au moins en surface une couche (6) du premier matériau semi-conducteur, et au moins une couche enterrée ou un substrat (2, 52) en un troisième matériau semi-conducteur, b) l'élimination locale d'au moins la couche de premier matériau semi-conducteur, pour mettre à nu la couche enterrée ou le substrat de troisième matériau semi-conducteur, c) la formation d'au moins une zone en un deuxième matériau semi-conducteur (12), sur au moins une zone mise à nu de la couche enterrée, ou du substrat, en troisième matériau semi-conducteur, formant ainsi une alternance de zones en premier matériau semi-conducteur et d'au moins une zone en un deuxième matériau semi-conducteur (12), d) la formation d'une couche continue de diélectrique ou de polymère (14) sur la structure ainsi obtenue, e) l'assemblage de cette couche continue de diélectrique (14) avec le substrat support (16, 18),f) l'élimination partielle du substrat initial, jusqu'à éliminer la couche enterrée ou le substrat en troisième matériau semi-conducteur.
2. Procédé selon la revendication 1, le premier matériau semi-conducteur étant du silicium, le troisième matériau semi-conducteur du germanium, le deuxième matériau semi-conducteur étant en germanium et/ou en GaAs ou en un alliage à base de GaAs et/ou en SixGe (1-x) .
3. Procédé selon la revendication 1, le premier matériau semi-conducteur étant du germanium, le troisième matériau semi-conducteur du silicium, le deuxième matériau semi-conducteur étant en silicium ou en SiGe.
4. Procédé selon la revendication 1, le premier matériau semi-conducteur étant du Germanium de type on , le troisième matériau semi-conducteur du germanium de type off , le deuxième matériau semi-conducteur étant en GaAs ou en un alliage à base de GaAs.
5. Procédé selon l'une des revendications 1 à 4, l'étape c) de formation d'au moins une zone en un deuxième matériau semi-conducteur étant réalisée : - par croissance épitaxiale sur les zones mises à nu de la couche ou du substrat de troisième matériau semi-conducteur,- ou par dépôt de deuxième matériau semi-conducteur, sous forme amorphe, puis cristallisation.
6. Procédé selon l'une des revendications 1 à 5, la couche continue de diélectrique étant en dioxyde de silicium ou en un matériau polymère.
7. Procédé selon l'une des revendications 1 à 6, l'étape e) étant réalisée par collage moléculaire.
8. Procédé selon l'une des revendications 1 à 7, l'étape f) étant réalisée par une ou plusieurs des techniques suivantes : Smart CutTM, polissage mécano-chimique, gravure, démontage au niveau d'une interface démontable.
9. Procédé selon l'une des revendications 1 à 8, le substrat support étant en silicium ou en verre ou en matériau souple.
10. Procédé selon l'une des revendications 1 à 9, le substrat support étant recouvert d'une ou plusieurs couches de diélectrique.
11. Procédé selon l'une des revendications 1 à 10, le substrat initial comportant, entre la couche (6) en premier matériau semi-conducteur, et la couche enterrée ou le substrat (2, 52) en un troisième matériau semi-conducteur, une couche (4) de matériau diélectrique.
12. Procédé selon la revendication 11, la couche de matériau diélectrique étant éliminée après élimination de la couche enterrée ou du substrat en troisième matériau semi-conducteur.
13. Procédé selon l'une des revendications 1 à 12, la couche enterrée ou le substrat en troisième matériau semi-conducteur étant le film mince superficiel d'un substrat en troisième matériau semi- conducteur sur isolant (SOI).
14. Procédé selon l'une des revendications 1 à 13, le substrat support (16) comportant des moyens assurant une ou des fonctions optiques.
15. Procédé selon l'une des revendications 1 à 14, le substrat support (16) comportant des empilements (SiO2-Si) n ou (Si3N4-SiO2) n formant un ou des miroirs. 20
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2964048A1 (fr) * | 2010-08-30 | 2012-03-02 | Commissariat Energie Atomique | Procédé de réalisation d'un film, par exemple monocristallin, sur un support en polymère |
| US10556317B2 (en) | 2016-03-03 | 2020-02-11 | P.R. Hoffman Machine Products Inc. | Polishing machine wafer holder |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004090958A1 (fr) * | 2003-04-10 | 2004-10-21 | S.O.I.Tec Silicon On Insulator Technologies | Dispositif hybride et son procede de production |
| US6815278B1 (en) * | 2003-08-25 | 2004-11-09 | International Business Machines Corporation | Ultra-thin silicon-on-insulator and strained-silicon-direct-on-insulator with hybrid crystal orientations |
| US20040256700A1 (en) * | 2003-06-17 | 2004-12-23 | International Business Machines Corporation | High-performance CMOS devices on hybrid crystal oriented substrates |
| US20050116290A1 (en) * | 2003-12-02 | 2005-06-02 | De Souza Joel P. | Planar substrate with selected semiconductor crystal orientations formed by localized amorphization and recrystallization of stacked template layers |
| US20060172505A1 (en) * | 2005-01-31 | 2006-08-03 | Koester Steven J | Structure and method of integrating compound and elemental semiconductors for high-performace CMOS |
-
2007
- 2007-06-06 FR FR0755530A patent/FR2913815A1/fr active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004090958A1 (fr) * | 2003-04-10 | 2004-10-21 | S.O.I.Tec Silicon On Insulator Technologies | Dispositif hybride et son procede de production |
| US20040256700A1 (en) * | 2003-06-17 | 2004-12-23 | International Business Machines Corporation | High-performance CMOS devices on hybrid crystal oriented substrates |
| US6815278B1 (en) * | 2003-08-25 | 2004-11-09 | International Business Machines Corporation | Ultra-thin silicon-on-insulator and strained-silicon-direct-on-insulator with hybrid crystal orientations |
| US20050116290A1 (en) * | 2003-12-02 | 2005-06-02 | De Souza Joel P. | Planar substrate with selected semiconductor crystal orientations formed by localized amorphization and recrystallization of stacked template layers |
| US20060172505A1 (en) * | 2005-01-31 | 2006-08-03 | Koester Steven J | Structure and method of integrating compound and elemental semiconductors for high-performace CMOS |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2964048A1 (fr) * | 2010-08-30 | 2012-03-02 | Commissariat Energie Atomique | Procédé de réalisation d'un film, par exemple monocristallin, sur un support en polymère |
| WO2012028518A1 (fr) | 2010-08-30 | 2012-03-08 | Commissariat à l'énergie atomique et aux énergies alternatives | Procédé de réalisation d'un film, par exemple monocristallin, sur un support en polymère |
| US9219004B2 (en) | 2010-08-30 | 2015-12-22 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Method of fabricating polymer film in the cavity of a wafer |
| US10556317B2 (en) | 2016-03-03 | 2020-02-11 | P.R. Hoffman Machine Products Inc. | Polishing machine wafer holder |
| US11759910B1 (en) | 2016-03-03 | 2023-09-19 | P. R. Hoffman Machine Products, Inc. | Method of manufacturing wafer holder |
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