TWI328286B - Planar substrate with selected semiconductor crystal orientations formed by localized amorphization and recrystallization of stacked template layers - Google Patents

Planar substrate with selected semiconductor crystal orientations formed by localized amorphization and recrystallization of stacked template layers Download PDF

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TWI328286B
TWI328286B TW093134666A TW93134666A TWI328286B TW I328286 B TWI328286 B TW I328286B TW 093134666 A TW093134666 A TW 093134666A TW 93134666 A TW93134666 A TW 93134666A TW I328286 B TWI328286 B TW I328286B
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Description

九、發明說明： 【發明所屬之技術領域】 本發明係’㊆效能幻賦金氧铸體(CMQS)之電路， 引用P型場效電晶體(FETs)與η型場效電晶體(FETs)之半導體 ]的相異半導體表面配向提升載子遷移率。本發明尤其關於製 造具相異表®晶向之平面基板結構的方法，及減方法所生產 之混合配向(hybrid-orientation)基板結構。 【先前技術】 現今半導體之互補式金氧半導體(CM〇s)電路技術，包含 利用電子載子來運作的n型場效電晶體(nFETs)，以及利用電 洞載子來運作的p型場效電晶體(pFETs” CM〇s電路通常係 製作於具單一晶向之半導體晶圓上。尤其，今曰大多數的半導 體元件皆建構於具(100)表面晶向的石夕上。 已知電子於(100)表面配向矽中具高遷移率，而電洞於(11〇) 表面配向砂中具高遷移率。事實上，電洞遷移率在110配向矽 日曰圓中’疋比在標準100配向石夕晶圓中高約二到四倍。也因此 會想要建立—包含100配向矽(其中將形成nFETs)及110配向 石夕(其中將形成pFETs)的混合配向基板。
4IBM/04131TW 1328286 具有相異表面晶向之平面混合配向基板結構已描述於習 知著作竹例如於細年則Μ日申請之共同讓與美國專利 申請序號:1_6,634,以及於料6月π日申請之共同讓 與美國專利申請序號:10/250,241)。 、 圖1A-1E以剖面圖顯示一些平面混合配向半導體基板結 構的餐知實例’包含有主體半導體基板1G，介電隔離溝渠區 20，具一第一表面配向(例如j，kT)的半導體區3〇，具一第二表 面配向(例如jkl)的半導體區4〇。於圖丨八之結構中，半導體區 30及40係直接位於主體基板上，且半導體區4〇與主體半導 體基板10具相同配向。圖1B之結構與圖1A之不同僅在於， 半導體區30係位於埋藏氧化層50(BOX)上，而非直接位在主 體基板上。圖1C-1E的結構與圖1A-1B的差異在於，Β〇χ層 50與的厚度，以及隔離溝渠結構2〇與2〇，的深度。 圖2A-2B以剖面圖顯示習知實例是如何的將積體cmos 電路適當地配置在圖1B的混合配向基板結構上，此積體 CMOS電路包含至少一個PFET於(110)矽晶型平面，以及至少 一個nFET於(100)矽晶型平面上。於圖2A中，具1〇〇配向的 主體石夕基板120，有多個110配向石夕區130位於;box層14〇 上’及多個再成長100配向石夕區150位於主體基板12〇上。pFET 元件170位於110配向石夕區130上，而nFET元件18〇則位於
4IBM/04131TW 1328286 100配向區150上。於圖2B中，具110配向的主體矽基板180, 有多個100配向矽區190位於BOX層140上，及多個再成長 110配向矽區200位於主體基板180上。pFET元件210位於 110配向區180上，而nFET元件220則位於100配向區190 圖3A-3I以剖面圖顯示習知用來形成圖1B結構之方法的 步驟。詳言之’圖3A顯示初始矽基板250，而圖3B則顯示 BOX層260及矽覆絕緣體(SiOI)元件層270形成之後的基板 250。矽基板250可為11〇(或1〇〇)配向，而si〇l元件層270 則為100(或110)配向。SiOI層270可以接合或其他方式形成。 在沉積保護介電層280(較佳為SiNx)，以形成圖3C之結構後， 移除SiOI元件層270與BOX層260之選定區域，以形成延伸 至妙基板250的開口 290，如圖3D所示。開口 290内概一介 電質(較佳為SiNx)，之後蝕刻此介電質以形成邊壁間隔物 3〇〇 ’如® 3E所示。接著，於開口 29〇 +選擇性成長蠢晶石夕 (epitaxial Si)310，以製造圖3F之結構，然後再平坦化以形成 如圖3G之結構。，然後’以一種如研磨&製程將保護介電質勘 移除’形成如®3H之具有共平面，相異配向之石夕元件詹(於 主體矽基板25G上)及32〇(於Β〇χ層細上)的結構。圖3i顯 丁在圖3Η結構巾形成淺溝隔離區顶後之完整的基板結構。
4IBM/04131TW 1328286 然而，對許多應用而言’會需要在一Β〇χ上有祕相異 配向石夕區，化@ 3Α·㈣方細戦這種結構是可能的，但 並不容易。舉例來說’製造圖4之結構可以—爾基板4〇〇 取代在圖3A的石夕絲250，此Si〇I基板4〇〇包含基板41〇、 BOX層420、石夕層430，以製造配向相異之單晶區32〇及44〇， 單晶區320具一第一配向’單晶區44〇具一第二配向，並與半 導體層430匹配。然而，使用二個Β〇χ層增&製程額外複雜 度’且在所產生的結射，會有射之—混合配向比另一 者厚(當綠都需要糾會是-缺點）。此外，選擇錄晶石夕成 長是很難處_，在邊侧隔物_上(如圖3E_3F)容易有長 晶(nucleate)的缺陷，特別是開口 29〇报小時(例如半徑小於 500nm)。 有鑑於此，需要有更簡單且更好的方法(例如，不需要磊 晶再成長），以碱平®混合配向半導縣板結構，特別是平 面混合配向半導體覆絕緣層(剛基板結構，其中不 半導體都配置在共同BOX層上。 ° 此外，在這種平面混合配向s〇I基板上，也需有積體電 子電路’此電子電路包含於一⑽)配向晶型平面上的多個 pFET，及於一(1〇〇)晶型平面上的多個111^丁。
4IBM/04131TW 1328286 【發明内容】 本發明之目的為提供—平面混合配向SOI基板結構，具 面係3有至一個明確定義(clearly defmed)且表面配向 -、之單sa半V體區’其中此等相異配向之半導體區係配置於 :同BOX層上。此處使用「明確定義」的用語意旨，一既 定表面配向的表面區域是宏觀的(ma_e。㈣，且不僅是 石夕的單晶粒。 導體的，在於提供製造這種平面混合配向半 本發明之另一目的’係於多樣化支稱層上，提供製造相似 〜合配向半導體基板結構的方法。 本發明之又另-目的’係於本發明之混合_基板上提供 夕個積體電路㈣，此積體電路包含在—㈣晶型平面之多、 個PFET ’與在一(100)晶型平面之多個nFE丁。 平面其他目的，提供新方法以用於形成多樣化 板結構的。所有方法都有三個相同的基 2驟，贿所選定之半導域的配㈣由原
所需的配向： 支王J
4IBM/04131TW 1328286 形成-雙層模板層叠，包含具—第—配向之—第—下部單晶半 導體層(或細，及具聽第—配向 部單晶半導體層(通常為接合的）； 在選定區域巾，非g化乡辦層模板層疊之—(例如透過一遮 罩之離子植入）’形成局部非晶化區；以及 使用未非晶化疊層當作一模板再結晶局部非晶化區，如此便可 將局部非晶倾之原始配向觀為—所需的配向。 為了使側面模板化可能性降到最小，選定作非晶化及模板 再結晶之區域_邊，通常會與鄰近之結晶區域作隔離，如使 用溝渠。溝渠可在n前形成並填滿，或在非晶化與再結晶 之間形成或填滿，或是在非晶化之後軸，並於再結晶之後填 滿。 在本發明之實施例中，上述基本步驟係涵蓋於形成一平面 /tt* 5配向SiOI基板結構之方法中。一配向刚之石夕基板係用 於雙層核板層豐之第一下層，而配向11〇之石夕層則用於雙層模 板層疊第二上層。將模板疊最上部之選定區域非晶化，其深度 達到底下之100配向矽基板。接著，使用底下1〇〇配向矽為模 板，將非晶化矽區再結晶成為10〇配向矽。在這些圖案式非晶
4IBM/04131TW -10- 1328286 化及再結晶步驟之後，經處理區域留有1〇〇配向矽的表面區， 而未經處理區域則為11G配⑽的表面區，且埋藏氧化(Β〇χ) 層則以氧植入與退火形成(例如，「氧植入隔離法」，或是 SIMOX 製程）。 在本發明另-實施例中，有另一形成平面混合配向細 基板結構的方法係包含上絲本倾。於此方法巾，位於Β〇χ 層上的110配向SiOI層係用於雙層模板層疊之第一下層，而 100配向石夕層則用於雙層模板層疊第二上4。將模板疊最上部 之選定區域非晶化，其深度達到底下之配向絲板。然 後’使用100配向石夕層作模板，將非晶化石夕區再結晶為⑽ 配向矽。利用如研磨的製程去_層模板之最頂端部分，留下 110配向石夕(於未處理區），以及100配向秒(於已處理區)共平面 的表面區域。 本發明之基本步驟容終體地或部分地適用於，在不同的 基板(如’主體狀、薄型或厚型B0X層，絕緣或高阻抗基板) 上形成平面混合配向半導體結構，或是形成具有三個或多個表 面配向之平面混合配向半導體基板結構。 此外’本發明之另-態祕在本發明之平面混合配向半 體基板上提供積體電路’此積體電路包含在(11Q)晶型平面上 的多個PFET，以及在⑽)晶型平面上的多個㈤虹。
-η -4 旧 M/04131TW 1328286 【實施方式】 現在參考本申請案所附圖式，更詳細說明本發明所提供之 平面混合配向SOI基板結構及其製造方法。 圖5A至5B以剖面圖顯示可由本發明之方法製造之混合 配向基板的二個較佳實施例。圖5A之混合配向基板45〇及圖 5B混合配向基板460，都含具一第一配向之第一單晶半導體 區470，及具一第二配向之第二單晶半導體區48〇，第二配向 異於第一配向。半導體區470與480之厚度大致相同，且都配 置於相同的BOX層490上。用語“BOX”係代表一埋藏氧化 區。雖然於此特別使用此用語，然本發明並不僅侷限於埋藏氧 化層，而是可使用各種絕緣層。以下將更詳細說明各種絕緣層。 半導體區470與480以介電隔離溝渠區500隔開，如圖所 示’其具相同的深度’且止於BOX層490。然而，本發明有 某些實施例’其隔離溝渠500可以較淺(如此便不會到達box 層490)，或較深(以延伸通過box層49〇)，或是視所需而具 不相等深度。圖5A與5B差異僅在於基板510與520的特徵。 圖5A之基板510是與單晶半導體區480喜係有磊晶關係的半 導體，而圖5B的基板520就沒有此限制，除了要與後續經歷 的任何製程相容以外。
4IBM/04131TW •12- 1328286 圖5A-5B之混合配向基板結構可作為積體電路的基板， 此積體電路包含至少一個PFET於(11〇)晶型平面上，以及至少 一個nFET於(1〇〇)晶型平面上。圖6以剖面圖例示積體電路於 圖5B之混合配向基板結構之矽上的範例。基板52〇有單晶11〇 配向石夕區530及單晶1〇〇配向石夕區540，其間以配置於box 層490上的隔離區5〇〇隔開。多個pFET元件170配置於11〇 配向區530上’而nFET元件180配置於1〇〇配向矽區540上。 為清楚地說明，未顯示摻雜物。 使用此項技藝人士所熟知的技術’可以製造位於圖5A之 結構上的各種FET ’如圖6所示。於某些實施例中，層540 與層530中之11〇與1〇〇晶向可反轉。在那種實施例中，pFET 元件170還是可以作在11〇配向區上，而元件18〇則可 作在100配向表面上。 本發明同時提供形成平面混合配向半導體基板結構的新 方法。所有其他方法都有相同的三個基本步驟，藉此，所選定 之半導體區的配向可從原來的配向轉換成所需的配向： 形成一雙層模板層疊，包含具一第一配向之一第一下部單晶半 導體層(或基板），及具一第二配向的一第二上部單晶半導體層 (通常為接合的），第—配向異於第二配向；
4IBM/04131TW -13- 1328286 在選疋區域中，非晶化多個雙層模板層疊之一(例如透過一遮 罩之離子植入），形成局部非晶化區(locializedamoiphized regions);以及 使用未非晶化疊層當作—模板，再結晶此局部非晶化區，如此 便可將局部非晶化區之原始配向轉變為一所需的配向。 圖7A-7G顯示的步驟係以上層非晶化以及下層模板化之 例子作示範。雖然此貫施例如此顯*，本發明亦有考慮到非晶 化下層而以上層作模板再結晶的方法。 圖7A顯示初始s〇I基板58〇，包含基礎基板52〇、Β〇χ 層490、以及具有一第一配向的單晶SOI層590。藉由接合或 本領域中其他習知方法可形成SOI層590。圖7B顯示雙層模 板層疊600’包含作為具一第一配向之一下層模板層的观層 590以及具—第二配向之一上層模板層的單晶半導體層 610 ’第-配向與第二配向相異。層61〇通常以接合形成。圖 7C，不’圖7B在選定區域經過離子轟擊62〇後建立的局部 非曰曰化區630。局部非晶化區63〇由上模板層⑽的頂表面向 下延伸至位於下模板層内的介面640。通常結合一圖案化 的遮罩遮蓋離子轟擊，以選定離子轟擊620的區域。圖7D顯 丁再、。曰曰圖7C結構之局部非晶化區63〇(始於介面州，以下
4IBM/04131TW -14- 1328286 層590為模板)後所形成的單晶半導體區650。未非晶化上層 模板區610,(具第二晶向)與再結晶區65〇(具第—晶向)此時二 ^具表面A-B料面混合配向基板65〇,其包含至少二個明確 定義的且表面配向相異的單晶半導體區。 為了使側面模板化可能性降到最小，選定作非晶化及模板 化再結晶區630的側邊區，通常至少會與鄰近之結晶區域作部 分地隔離，如使用溝渠。溝渠可在非晶化前形成並填滿，或在 進行非晶倾再結晶之_核填滿，献在非晶化之後形 成，並於再結晶之後填滿。形成縣通f||由如透過遮軍的反 應離子蝕刻(RIE)製程來產生。 圖7E-7G顯示三個隔離溝渠的幾何結構。於圖7e中，隔 離溝渠660延伸穿透上模板層，但沒有超越非晶化層的深度。 於此例子巾，可能會有-些側邊界面㈣之模献。於圖7ρ 中，隔離溝渠680延伸超越非晶化層的深度，但未完全通抵 BOX層490。然而，若是所需要晶向之再結晶的速率，與因 非需要晶向模板化而再結晶的速率比較之下，前者大很多，則 隔離溝渠即非必要。例如，已有報導指出雜人非晶化單晶石夕 試片的再結晶速率，觸配向贱m配⑽快三倍。[參考如 L.Cseregi 等人於 jr.Appl phys 493〇96(197幻之著作]。
4IBM/04131TW -15- 1328286 在設計模板層疊與製絲辦，也應該稍域的半導體 配向之再結晶速率有差別的事實。雙層模板層疊中具較慢成長 配向的層會是較佳的非晶化層，而具較快成長配向的層^齡 是再結晶時要模板化的較佳選擇。 曰 圖8A-8G顯示本發明之一實施例，係形成與圖5八之結構 450類似之平面混合配向s〇I基板結構的方法，圖7八_7〇之 基本步驟也涵蓋其中。為簡要說明，隔離溝渠未顯示。圖8a 顯示100配向矽基板700，具第一模板疊之下層；圖8β顯示 加入110配向矽層710之後的基板700，矽層710包含第二模 板疊之上層。層710的形成通常藉由接合。 圖8C顯示圖8B在選定區域經過離子轟擊720的結構， 以建立具局部非晶化區730的結構(如圖D)，局部非晶化區730 從模板層710的頂表面延伸到止於基板7〇〇的一深度。圖8E 顯示，當圖8D的局部非晶化區730被再結晶後(使用1〇〇配向 之石夕基板700作模板)的結構，以形成單晶1〇〇配向石夕區740。 未非晶化110配向石夕區710'，及再結晶後之1〇〇配向石夕區740， 此時包含主體平面混合配向基板750’其表面A-B含有至少二 個明確定義之具相異表面配向的單晶半導體區。
4IBM/04131TW •16· 1328286 接著’如圖8F-8G所示以一 SIMOX製程建立一 BOX層。 圖8F顯示’圖8E的結構暴露於覆蓋氧離子植入760中，以 建立埋藏富氧層(〇-richlayer)770。富氧層770較佳含有在層 700與710之間原有的介面，且藉由適當的退火步驟，將富氧 層770轉化成如圖8G的BOX層780。 圖9A-9F顯示本發明之另一實施例，係形成與圖5B之結 構460類似之平面混合配向s〇I基板結構的方法，圖7A_7D 之基本步驟也涵蓋其中。詳言之，圖9A顯示初始Si〇I基板 包含基礎基板520 ’ BOX層490，以及110配向之單晶 矽層810。形成矽層810可使用接合法，或其他習知方法。圖 9B顯不雙層模板層疊82〇，包含以11〇配向矽層81〇作一下 模板層，以及以1〇〇配向單層83〇作一上模板層。層83〇通常 藉由接合形成。圖9C顯示圖8B在選定區域經過離子轟擊84〇 的結構’以建立如圖9D之結構，具有埋藏的局部非晶化區 85(>局部非晶化區85〇自；8〇又層49〇延伸穿過下模板層8川， 且部分地進人上模板層83Q。如上㈣，選定為非晶化及模板 再結晶的區域，通常會藉溝渠(未顯示)與鄰接之結晶區隔離， 以使側向杈板化可能性降到最小。圖9E顯示圖9D之局部非 晶化區85〇 ’以上模板層83〇作模板而再結晶之後的結構，形 成配向100單晶石夕區_。接著，以如研磨(或在濕回健氧 化)的製程去除上模板層請，留下配置在制眶層49〇上， 且/、平面的110·配向單糾區81G,及狐配向單抑區86〇。
4IBM/04131TW 1328286 應注意的是’採用圖8A-8G所示之方法，可等效地將基 板700以及上模板層710的配向反轉，意即，用含11〇配向石夕 晶圓’取代配向100矽晶圓的基板700，以及具1〇〇配向矽單 晶層’取代110配向石夕單晶層的上模板層710。同樣地，採用 圖9A-9F所示之方法，也可將下模板層810以及上模板層830 的配向反轉’意即’用100配向矽，取代11〇配向矽的下模板 基層810 ’以及用具11〇配向石夕，取代1〇〇配向石夕的上模板層 830。更廣泛而言’本發明之結構與方法可使用半導體來取代 矽，以下將詳述此方式。 圖10A-10I以剖面圖顯示以本發明之方法所製造之混合 配向基板的不同實施例。圖10A顯示「主體」平面混合配向 半導體基板結構900，包含具一第一配向之第一單晶半導體區 910，以及具一第二配向之第二單晶半導體區920，其中第一 配向與第一配向相異’但與基板930配向相同。平面混合配向 半導體基板結構940 ’如圖10B所示’與圖l〇A的結構9〇〇 相似，但是，結構940有隔離溝渠950以區隔單晶半導體區 910 與 920。 圖10C之平面混合配向半導體基板結構960，與圖i〇A 的結構900相似。但是，基板930則被基板980取代，基板 980與半導體區920可能有或沒有磊晶相關。結構96〇包含位
4IBM/04131TW -18- 1328286 於半導體區910與920下方的BOX層970，以及位於第一半 導體區910下方殘留之具第二配向的第二半導體材料殘留物 990。圖10D中的平面混合配向半導體基板結構1〇〇〇與圖1〇c 中結構960相似’除了半導體區920與半導體區930有磊晶關 係’以及BOX層970位在第一單晶半導體區91〇與基板930 之間的界面1010上。 圖10E至10F所示之平面混合配向半導體基板結構1〇2〇 與1030，與圖10A-10B中結構1〇00與結構940相似，除了半 導體基板930被絕緣基板1〇4〇取代以外。 圖10G-10H的平面混合配向半導體基板結構1〇5〇與 1060 ’與圖l〇C的結構960相似，但結構1〇5〇與1〇⑻有隔 離溝渠區95G。圖10G之結構腦巾，隔離溝渠區95〇延伸 至第一單晶半導體區910與殘留物990之間的介面1〇7〇以 下，但並沒有接觸到BOX層970。圖10H的結構1060中， 隔離溝渠區950延伸至BOX層970。 圖ιοί之平面混合配向半導體基板結構1〇8〇包含三個相 異配向之單晶半導舰_、92G、觸，並以延伸至Β〇χ層 97〇之隔離溝渠95〇隔開。藉由本發明之局部非晶化與再結晶 方法’利料層模板疊取代雙層模板層疊，可製造具三個以上 之表面配向的平面混合配向半導體基板結構。
4IBM/04131TW -19- 丄：^遍 利用本U基本步驟之各種排列組合，含或不含額外步 驟’可製造如圖5A卻及圖福之結構。例如，一類似 於圖5B之460的平面混合配向結構，可從圖腦之結構，再 加入非晶化第二半導體材料92g之殘留物_，以及再結晶此 非晶化區(個科H 910為模板)等步财舰。 ， 本發明之半導體基板及單晶半導體區可自廣泛半導體材 料中挑選。例如’基板5川、520、700、930、980、以及不同 · 配向的第-與第二半導體區47Q、61()，、则、及彻、65〇、 920可選自♦、碳化碎、鍺化發、碳錯化秒、錯合金、錯、碳、 石申化鎵、石申化銦、碟化銦，以及其他ΙΠ_ν或π_νΙ族化合物 半¥體的群組。層狀結合或前述半導體材料的合金(例如，矽 層覆鍺化矽）’不論是否有一個或以上的摻雜物(d〇pants)，於 此皆納入考慮。第一與第二半導體區可能是應變的、未應變 的、或是結合應變與未應變層都可使用。晶型配向通常選自 (110)、（111)及(1GG)的群組。 ® 第一與第二單晶半導體區470、610,、910以及480、650 及920的厚度通常在約1至約5〇〇奈米，而以厚度為1〇至1〇〇 奈米更普遍。基板510、520、700、930與980的厚度通常在 t 5至1000毫米’其以約為60〇毫米最常用。
4IBM/04131TW -20- 1328286 BO义層與絕緣基板_可自廣泛介電材料巾挑選，包含 但不僅限於二氧化石夕、結晶二氧化石夕、含氮或其他元素之二氧 化矽矽氮化物、金屬氧化物(如氧化紹）、絕緣金屬氮化物(如 氮德）、高熱傳性材料如結晶化鑽石。Β〇χ的厚度可由約2 奈米至、約500奈米的範圍，其較佳厚度通常在'約％至約⑼ 奈米左右。 形成模板4的接合法可包含任何熟悉此領域人士的習知 的方法(參照如Q.Y Tong等人之著作[^⑽办* 及共讓渡之美國專利申請號10/696,634，於2〇〇3年1〇月29 曰申請’以及共待審(co_pending)與共讓渡之美國專利申請號 10/250,24卜於2003年6月17日巾請。以上所提每個共讓渡 美國申請案之内容均納入本發明供參考。 接合不同配向之半導體的表面以具疏水性(不是親水性） 有最乾淨的界面，因為於非晶化區的不純物通常會阻礙再結晶 的進行。然而，若藉由適當的退火可製得之氧化物係呈現一種
非連續，分離的形態，則在接合界面有非常薄的氧化物是可被 容許的(參照如RMcCann等人之著作[”An mvestigaik)n intQ interfacial oxide in direct silicon bonding," 6th Int. Symp. on
Semiconductor Wafer Bonding，San Francisco, Sep 2-7 2001])。接 4IBM/04131TW -21 - 1328286 合後晶圓的隔離/移除，可藉由研磨(grinding)4蝕刻去掉晶圓 (以使用一蝕刻終止層較佳），或是利用在初期製程中建立一機 械強度弱之界面。弱機械界面層的實例包含多孔矽(參照如 K.Sakaguchi 專人於其著作 s〇iid state Technology，June 2000 中描述之磊晶層移轉（eltran)由），以及離子轟擊含氫氣泡 (ion-implanted H-containing bubbles)(參照如 M.Bruely 在美國 專利5,374,564(1994年12月20日公告)中所描述之智慧切割 製程(Smart Cut Process)，及 K.V Srikrishnan 之美國專利 5,882,987 ’（1999 年 3 月 16 日公告））。 非ΒΘ化通常以離子轟擊來作用。最佳離子植入之條件取決 於模板層材質、模板層厚度、以及要非晶化之堆疊層的位置(上 或下）。此領域人士所習知的任何離子種類都可使用，如矽、 鍺、氬、奴、氧、氮、氫、氦、氣、氣、麟、棚、神等等。非 晶化用之離子，以矽或鍺較佳。較輕的離子如氩與氦非晶化效 果通常較差。進行離子轟擊之溫度範圍從低溫至名義室溫 (nominal room temperatires)以上數百度。所謂“名義室溫，，，是 指溫度由約2GT至約40。〇不需要非晶化之區域，通常以 圖案化之遮罩來保護以避免離子轟擊(例如用於室溫植入製程 的圖案化光阻）。實施植入可有或無“遮蔽氧化物(沉比⑽ oxide)”層，且若單-植人絲法產生足_勻之㈣化區也 可實施不同能量之多植入。植入劑量取決於植入物的種類、配
4IBM/04131TW -22- 植入之半導體，以及需非晶化層的厚度。於50、100、150之 低溫，2〇OKeV下植入總劑量約6E15/cm2的石夕，被發現足以非 晶化配向100與配向110石夕的上方_nm (參照如L Csepregi 等人之著作）。然而’當要植入之離子為鍺且要非晶化的表面 比50-100nm還要薄時，非晶化矽之劑量可再更低(如5E14/cm2 於 40keV)。 局部非晶化區630,730與850的再結晶，通常在約2〇(rc 至1300C的退火溫度下作用，較佳為約4〇〇。〇至約9〇〇°c，特 佳為400。(：至600°C，並持續一段時間到足以引發再結晶。此 段時間得長短取決於模板層之配向，要再結晶的非晶化區厚 度、非晶化層存在之植入物與其他雜質，也可能受到在植入與 非植入區之介面尖銳度(sharpness)影響。退火可在熔爐(fUmace) 中進行或採用快速熱退火。在其他實施例中，退火可以雷射退 火或峰值退火(spike anneal)進行。退火之環境通常選自含有氮 氣、氬、氦、氫氣及這些氣體的混合物之群組中。 再結晶步驟後，要於結構中建立埋藏絕緣物時，可使用形 成埋藏絕緣層的任何習知離子植入步驟及退火步驟。例如，製 造如圖8F-8G之結構所示之一埋藏氧化層可使用任何習知之 SIMOX製程。
4 旧 M/04131TW -23- 1328286 在此已詳細說明本發明結合各種變化的許多實施例，並間 明於所附圖於應可瞭解仍可能還有其他的變化係不背離本 發明的範®。要特腦_是，本發0狀部分的基板結構、電 路、以及方法已經以具二個相異配向之少量的單晶區作例子來 =說明，故本發明應可均等適用於，供作含大量這種單晶區 j的方法。除此之外，視後續所製造之树所須，本發明的 含一些基本特徵，如額外的覆蓋層(_ •使-個=:)二_些特定的表*特 的捧雜慰、 隔離溝渠凹陷），及/或特定 圍。上述酬不意欲更限縮本發明_巾請專利範為 上述貫例不為排它而僅供示範說明。
4IBM/04131TW -24- 【圖式簡單說明】 〜以下之詳盡說明可更清楚且更易理解本發明的這些與其 匕的特徵、態樣、以及優點。 圖1A-1E以剖面圖顯示一些習知實例之平面混合配向半 ，基板、纟。構’其中兩半導體配向之第—個係直接配置於主體 體基板上，兩半導體配向之第二個則是配置於基板上(圖 1Α及1C)’或由—薄BOX層部分地與基板隔離(圖1Ε)，或以 一厚BOX層完全地與基板隔離(圖m,1D)。 圖2A-2B以剖面圖顯示習知實例之混合配向基板結構圖 1B是如何形成積體電路的基礎，此積體電路包含至少一個 pFET於11〇配向單晶魏，以及至少一個孤了於励配向 單晶矽區； 圖3A-3I以剖面圖顯示習知方法之基本步驟，用於形成圖 1A-1E之結構，以圖1B的例子作示範。 圖4以剖面嶋tf平φ混合g⑽半導體基板結構的習知 貫例，其中兩配向相異之單晶矽區都配置在埋藏絕緣層上。 圖5A-5B以剖面圖顯不，本發明之二個較佳的混合配向 基板SOI實施例。
4IBM/04131TW •25- 1328286 圖6以本發明之混合㈣基板如何能形成積 體電路的基礎，此積體電路包含至少—個_於(卿夕晶型 平面上，以及至少—個nFETM_)々晶辭面上。 5A之結構的一第 5台之結構的一第 圖队犯以剖面圖顯示，製造本發明圖 一較佳方法。 圖9A-9FW剖面圖顯示，製造本發明圖 二較佳方法。 圖10A-10I以剖面圖顯示 向基板的各種不同實施例。 本發明之方:¾ ^•製造出混合配
4IBM/04131TW -26· 1328286 【主要元件符號說明】 10 基板 20 隔離溝渠 20， 隔離溝渠 30 半導體區 40 半導體區 50 埋藏氧化層 50， 埋藏氧化層 120 矽基板 130 石夕區 140 BOX層 150 石夕區 170 pFET元件 180 nFET元件 190 石夕區 200 石夕區 210 pFET元件 220 nFET元件 250 矽基板 260 BOX層 270 SiOI元件層
4IBM/04131TW -27- 1328286 280 保護介電層 300 邊壁間隔物 310 石夕元件層 320 石夕元件層 330 淺溝隔離 400 SiOI基板 410 基板 420 BOX層 430 砍層 440 早晶區 450 混合配向基板 460 混合配向基板 470 第一單晶半導體區 480 第二單晶半導體區 490 BOX層 500 隔離溝渠 510 基板 520 基板 530 石夕區 540 碎區 580 SOI基板 590 SOI層
4IBM/04131TW -28- 1328286 600 雙層模板層疊 610 單晶半導體層 610， 未非晶化上層极板區 620 離子轟擊 630 局部非晶化區 640 介面 650 半導體區 660 隔離溝渠 670 側邊界面 680 隔離溝渠 690 隔離溝渠 700 基板 710 矽層 710， 石夕區 720 離子轟擊 730 局部非晶化區 740 石夕區 750 平面混合配向基板 760 氧離子植入 770 富氧層 780 BOX層 800 SiOI基板
4IBM/04131TW -29- 1328286 810 石夕區 810， 石夕區 820 雙層模板層疊 830 模板層 840 離子轟擊 850 埋藏的局部非晶化區 860 石夕區 900 半導體基板結構 910 第一單晶半導體區 920 第二單晶半導體區 930 基板 940 半導體基板結構 950 隔離溝渠 960 半導體基板結構 970 BOX層 980 基板 990 殘留物 1000 半導體基板結構 1010 界面 1020 半導體基板結構 1030 半導體基板結構 1040 絕緣基板
4 旧 M/04131TW -30 1328286 1050 1060 1070 1080 半導體基板結構 半導體基板結構 介面 半導體基板結構
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Claims (1)

  1. 99年3月24日修正_替換頁 十、申請專利範圍： 曰修替換J 1. 一種平面混合配向半導體覆絕緣層基板結構 (semiconductor-on-insulator，SOI)，包含： 至少一個明確定義(clearly defmed)之第一單晶半導體 區，具有一第一表面晶向；及 至少一個明癌定義(clearly defined)之第二單晶半導體 區i具有相異於該第—表面晶向之—第二表面晶向，該第 二單晶半導體區之形成係藉由非晶化具該第—配向之一 半導體材料並將其再結晶成具有該第二配向之-半導體 材，’且该第-單晶半導體祕侧向相鄰該第二單晶半導 體區H區係直接配置在—制喊絕緣層上，該共 同埋藏絕緣層配置在一基板頂上。 如凊求項1所述之平面混合配肖s〇I基板結構，更包含至 少-個隔離區’將該至少二個明確定義之單晶半導體區彼 此分開。 k月求項2所述之平面混合配向S0I基板結構，其中該至 ’個隔離區為一隔離溝渠區。 如明求項2所述之平面混合配向SC)1基板結構，其中該至 4IBM/04131TW -32- ^ 索號：93134666 99年；5月24日修正—替換頁 個隔離區向下延伸至該共同埋藏絕緣層的至少一上 表面。 嫩平面混合配向S01基板結構，其中該至 。區並未向下延伸至該共同埋藏絕緣層。 =求項1所述之平面混合配向SOI基板結構，其中該至 體材料月確定義之單晶半導體區包含相同或相異之半導 所述之平面混合配向so1基板結構，其中該半 體材料係選自下列材料所組成的群組：石夕、碳化石夕、錯 2兔鍺化發、鍺合金、鍺、碳、坤化鎵、坤化銦、破 入Μ其各層狀组合或合金、以及其他ΠΙ_ν 5戈π_νι族化 合物半導體。 丨:长項1所述之平面混合配向SOI基板結構，其中該至 ,、-個月確疋義之具相異表面配向的單晶半導體區，皆包 含—含矽半導體材料。 ^求項丨所述之平面混合配向s〇I紐結構，其中該至 们月確疋義之單晶半導體區中之每一個係由應變 4 旧 M/04131TW -33- 9. 1328286 案號：93134666 99年3月24日修正一替換頁 (strained)、未應變，或是一結合應變與未應變之半導體材 料所組成。 · 10.如請求項1所述之平面混合配向s〇I基板結構，其中該相 異表面配向係選自（110)、（1H)、以及(100)所組成之群組。 11·如請求項8所述之平面混合配向s〇I基板結構，其中該相 異表面配向係選自（110)、（111)、以及(1〇〇)所組成之群组。 12. 如請求項u所述之平面混合配向s〇I基板結構其中該 第一含矽半導體區具有一(1〇〇)晶向，而該第二含矽半導體 區具有一 (110)晶向。 13. 如請求項12所述之平面混合配向s〇][基板結構，更包含 至J 一個η型場效電晶體元件、以及至少一個p型 場效電晶體(pFET)元件，其中該至少一個元件係位 鲁 於該（1〇〇)晶向上’而該至少一個pFET元件係位於該⑴ 晶向上0 14·如請求項1所述之平面混合配向s〇I基板結構，更包含至 ?個11型场效電晶體(nFET)元件、以及至少一個p型場 效電晶體(pFET)元件，其中該至少一個nFET元件位於該 4IBM/04131TW -34- 99年3月24 案號：93〗34666 曰修正一替換頁 而該至少一個pFET元件則位於該 元件最佳的一晶向上 元件最佳的一晶向上 15. 如請求項1所述之平面混合配向s〇i基板結構其令該埋 藏絕緣層為-介電材料，且選自τ列材料所組成的群組： -氧化碎、結晶二氧切、含氮之二氧切、魏化合物、 金屬氧化物、金屬氮化物、以及高熱傳導性材料。 16. 如請求項15所述之平面混合配向s〇I基板結構其中該 介電材料為二氧化矽或結晶二氧化矽。 17. 如請求項1所述之平面混合配向s〇I基板結構，其中該基 板為-半導體材料’且選自下列材料所組成的群組：石夕、 碳化石夕、錯化石夕、碳鍺化石夕、鍺合金、鍺、碳、珅化鎵、 砷化銦、麟化銦、其各層狀組合或合金、以及其他^^ 或II-VI族化合物半導體。 18. 如請求項1所述之平面混合配向s〇I基板結構，其中該基 板與該等單晶半導體區中之至少一個有一磊晶關係 (epitiaxial relationship)。 4 旧 M/04131TW 1328286 19.如請求項1所述之平面混合配向s〇I基板結構更包含至 少-個隔離區，將該至少二個明確定義之單晶半導體區彼 此分開，其中該至少一個隔離區向下延伸，至少達到該共 同埋藏絕緣層。 20. 如請求項1所述之平面混合配向s〇I基板結構更包含至 少-個隔離區，將該至少二個明確定義之單晶半導體區彼 此分開’其t該至少-個隔離區並未向下延伸至該共同埋 φ 藏絕緣層。 21. 如請求項1所述之平面混合配向s〇I基板結構，其中該基 板為一絕緣體。 22·如請求項8所述之平面混合配向SOI基板結構，其中該埋 藏絕緣層為一埋藏氧化層。 23.如明求項22所述之平面混合配向观基板結構，其中該 相異表面配向係選自（110)、（111)、以及(100)所組成之群 組。 24· 2睛求項23所述之平面混合配向SOI基板結構，其中該 r 第3矽半導體區具一(100)晶向，而該第二含矽半導體區 4IBM/04131TW -36- 案逯：93134666 99年3月24日修正_替換頁 具一（110)晶向。 如請求項24所述之平面混合配向s〇I基板結構，更包含 至> -個nFET S件、以及至少—個pFET元件其中該 至少-個nFET元件係位於該(1〇〇)晶向上，而該至少一個 pFET元件係位於該(11〇)晶向上。 如凊求項22所述之平面混合配向s〇I基板結構，更包含 至少-個隔離區’將該至少二個明確定義之單晶半導體區 彼此分開。 如請求項26所述之平面混合配向s〇I基板結構，其中該 至少一個隔離區為一隔離溝渠區。 如請求項26所述之平面混合配向s〇I基板結構其中該至 少一個隔離區向下延伸至該共同埋藏絕緣層的至少一上 部表面。 如請求項26所述之平面混合配向s〇I基板結構，其中該 至少一個隔離區並未向下延伸至該共同埋藏絕緣層。 4IBM/04131TW -37- 案號：93134666 99年3月24日修正一替換頁 30. —種形成一平面混合配向基板的方法，包含： 形成-雙層模板層疊’包含-下部半導體層及—上部半導 體層’其中該下部半導體層為具一第一配向之一第一下部 單晶半導體層’該上部半導體層為具異於該第一配向之一 第二配向之一第二上部單晶半導體層； 在至）個選疋區域中，非晶化該雙層模板層疊之一部 分’以形成-埋藏局部非晶化區延伸穿越具該第一配向之 該第-下部單晶半導體層並部分地進入具該第二配向之 該第二上部單晶半導體層，但沒有延伸至該第二上部單晶 半導體層之一露出頂表面；以及 使用該雙層模板層疊中之—未非晶化半導體層當作一模 板，再結晶該埋藏局部非晶化區，如此便可將該埋藏局部 非晶化區配向從—原始配向轉變為一所需之配向， 八中社科^體層之該第二配向遍佈其整體，且於該再 —之後，打部半導體層包含具有該第-配向之至少一 個單晶部分及具有該第二配向之至少—再結晶部分。 ^月求項30所返之方法，其中該第—下部單晶半導體層 係配置於一 S〇I基板的絕緣層上。 4IBM/04131TW -38- 案號：93134666 99年3月24日修正_替換頁 3Z如請求項30所述之方法，其中該第一下部單晶半導體層 包含一單晶半導體基板。 33.如請求項3〇所述之方法，其中形成該雙層模板層叠係藉 由接合該第二上部單晶半導體層與該第—下部單晶半導 體層，其中該第二上部單晶半導體層直接配置於該第一下 部單晶半導體層上。 34. 如請求項30所述之方法，其令該局部非晶化區主要 (predominatdyMM彡成於糾二上部單晶半導體層中。 35. 如請求項31所述之方法，其中該局部非晶化區主要 (_〇minate_軸顯帛—下部單辭層中，同 時更包含於再結晶後藉由如化學機械研磨的一製程去除 頂層的步驟。 36.如請求項30所述之方法，更包含形成至少一個隔離溝渠 區，以將該選定為非晶化之區域與未選定為非晶化之區域 分開’該至少-個隔離溝渠區的形成係於非晶化前，或在 非晶化與再結晶之間，或是有部分在非晶化後形成，而有 4IBM/04131TW -39- 案號：93134666 99年3月24曰修正一替換頁 部分在再結晶後形成。 37.如μ求項3〇所述之方法，其中該第—下部單晶半導體層 及該第二上部單晶半_層係由相同或相異之半導體材 料所、’且成轉導ϋ材料係選自下赌觸喊的群组： 石夕、碳化石夕 '鍺化石夕、碳緒化石夕、錯合金、鍺、碳坤化 錄、坤化銦、·銦、其各雜齡或合金、以及其他ΠΙ_ν 或II-VI族化合物半導體。 38.々二求項3〇所述之方法，其愧第一下部單晶半導體層 及該第二上部單晶半導體層皆由一含石夕半導體材料所組 成。 39·如二求項3〇所述之方法，其中該第一下部單晶半導體層 及。玄第_上部單晶半導體層係由應變、未應變、或是一結 合應變與未應變之半導騎騎組成。 40.如明求項3〇所述之方法，其中該第一下部單晶半導體層 及α亥第—上。卩單晶半導體層係具相異表面配向 ，該表面配 向選自⑴o)、（m)K100)。 4IBM/04131TW -40- 案號：93丨34666 99年3月24曰修正一替換頁 41. 如凊求項3〇所述之方法，更包含至少一個nFET元件、以 及至少一個pFET元件，其中該至少一個nFET元件位於 該元件最佳的一晶向上，而該至少一個pFET元件則位於 該元件最佳的一晶向上。 42. 如請求項32所述之方法，更包含在該再結晶步驟後形成 一埋藏絕緣層。 43. 如請求項42所述之方法，其中該埋藏絕緣層係藉由一氧 離子植入分隔(Separati〇n_by i〇n implamati〇n 〇f 〇χγ%η， SIMOX)製程所形成。 44. 如請求項3〇所述之方法，該非晶化係藉離子植入完成。 45. 如請求項44所述之方法，其中該離子植入所包含之離子 係選自下列各項所組成之群組：矽、鍺、氬、碳、氧、氮、 氫、氦、氪、氙、麟、硼、及砷。 46. 如請求項44所述之方法，其中該離子植入所包含之離子 係選自秒與鍺所組成之群組。 4IBM/04131TW •41 - 1328286 * 案號：93134666 99年3月24曰修正一替換頁 47. 如請求項30所述之方法，其中該再結晶係在溫度介於約 200°C至約1300°C之間實施。 48. 如請求項30所述之方法，其中該再結晶的實施係在一氣 體中，該氣體係選自於由氮、氬、氦、氫及、及其混合物 所組成之群组。 49. 如請求項30所述之方法，其中於該再結晶之後，具該第 一配向之該至少一個第一單晶部分側接具有該第二配向 之該至少一再結晶部分。 50. 如請求項30所述之方法，包含： 移除該第二上部單晶半導體層；及 露出具該第一配向之該至少一個單晶部分的一頂表面及 具該第二配向之該至少一再結晶部分的一頂表面。 4IBM/04131TW -42-
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