JP5072209B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関する。
近年、ＭＯＳＦＥＴの微細化に伴って、ゲート絶縁膜の膜厚が薄くなっているため、ゲートリーク電流が増大するという問題が生じている。そこで、かかるゲートリーク電流を抑制するため、ゲート絶縁膜として、シリコン酸化（ＳｉＯ２）膜より比誘電率が高い高誘電率膜を適用することが提案されている。この高誘電率膜としては、例えば窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜などがある。
ところで、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとからなる相補型ＭＯＳトランジスタ（以下、これをＣＭＯＳＦＥＴと呼ぶ）を形成する際、ゲート絶縁膜として窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜を使用すると、ＰＭＯＳＦＥＴのゲート閾値電圧は、ＮＭＯＳＦＥＴのゲート閾値電圧と比較して、より大きく変動する。
この場合、ＰＭＯＳＦＥＴでは、ＮＭＯＳＦＥＴと比較して、チャネル領域を流れる駆動電流がより大きく減少することにより、その駆動能力が低下し、その結果、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとの間で駆動能力に大きな差が生じるという問題があった。
以下、高誘電率のゲート絶縁膜を使用したＣＭＯＳＦＥＴに関する文献名を記載する。
特開２００４−２８９０６１号公報
本発明は、高誘電率のゲート絶縁膜を使用したＣＭＯＳＦＥＴにおけるＰＭＯＳＦＥＴの駆動能力を向上させることができる半導体装置及びその製造方法を提供することを目的とする。
本発明の一態様による半導体装置の製造方法は、
半導体基板の表面部分に形成されたＰ型半導体領域上に、第１のゲート絶縁膜を介して第１のゲート電極を形成すると共に、前記半導体基板の表面部分に形成されたＮ型半導体領域上に、第２のゲート絶縁膜を介して第２のゲート電極を形成するステップと、
前記第１のゲート電極及び前記第１のゲート絶縁膜の側面に、第１の絶縁膜を形成すると共に、前記第２のゲート電極及び前記第２のゲート絶縁膜の側面に、第２の絶縁膜を形成するステップと、
前記Ｐ型半導体領域に対応するパターンを有するマスクを形成するステップと、
前記マスクを用いて、前記第２の絶縁膜にエッチングを行うことにより、これを除去するステップと、
前記マスクを除去するステップと、
前記第１の絶縁膜の側面に、第１のゲート電極側壁絶縁膜を形成すると共に、前記第２のゲート電極及び前記第２のゲート絶縁膜の側面に、第２のゲート電極側壁絶縁膜を形成することにより、前記第２のゲート電極と前記第２のゲート絶縁膜との界面に、界面絶縁膜を形成するステップと
を備え、
前記第１及び第２のゲート絶縁膜は、ハフニウム酸化膜又はジルコニウム酸化膜、若しくは前記ハフニウム酸化膜又は前記ジルコニウム酸化膜のシリケート膜又はアルミネート膜、若しくは前記ハフニウム酸化膜又は前記ジルコニウム酸化膜の窒化シリケート膜又は窒化アルミネート膜からなり、
前記界面絶縁膜は、シリコン酸化膜からなることを特徴とする。
本発明の一態様による半導体装置は、
半導体基板の表面部分におけるＰ型半導体領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のゲート電極及び前記第１のゲート絶縁膜の側面に、絶縁膜を介して形成された第１のゲート電極側壁絶縁膜と、
前記Ｐ型半導体領域の表面部分において、前記第１のゲート電極の下方に位置する第１のチャネル領域の両側にそれぞれ形成された第１のソース領域及び第１のドレイン領域とを有するＮチャネル型トランジスタと、
前記半導体基板の表面部分におけるＮ型半導体領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に、界面絶縁膜を介して形成された第２のゲート電極と、
前記第２のゲート電極、前記界面絶縁膜及び前記第２のゲート絶縁膜の側面に形成された第２のゲート電極側壁絶縁膜と、
前記Ｎ型半導体領域の表面部分において、前記第２のゲート電極の下方に位置する第２のチャネル領域の両側にそれぞれ形成された第２のソース領域及び第２のドレイン領域とを有するＰチャネル型トランジスタと
を備え、
前記第１及び第２のゲート絶縁膜は、ハフニウム酸化膜又はジルコニウム酸化膜、若しくは前記ハフニウム酸化膜又は前記ジルコニウム酸化膜のシリケート膜又はアルミネート膜、若しくは前記ハフニウム酸化膜又は前記ジルコニウム酸化膜の窒化シリケート膜又は窒化アルミネート膜からなり、
前記界面絶縁膜は、シリコン酸化膜からなることを特徴とする。
本発明の半導体装置及びその製造方法によれば、高誘電率のゲート絶縁膜を使用したＣＭＯＳＦＥＴにおけるＰＭＯＳＦＥＴの駆動能力を向上させることができる。
以下、本発明の実施の形態について図面を参照して説明する。
図１〜図１０に、本発明の実施の形態によるＣＭＯＳＦＥＴの製造方法を示す。まずフォトリソグラフィ技術を用いて、半導体基板１０上に所望のパターンを有するレジストマスクを形成し、これをマスクとしてボロン（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）などをイオン注入する。
同様にして、半導体基板１０上に所望のパターンを有するレジストマスクを形成し、これをマスクとしてリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などをイオン注入する。そして、熱処理を行うことにより、図１に示すように、Ｐ型半導体領域２０とＮ型半導体領域３０を形成する。続いて、図２に示すように、半導体基板１０上の所望の領域に素子分離絶縁膜４０を形成する。
その後、半導体基板１０の基板表面上に、例えば窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜からなる絶縁膜を形成する。なお、この絶縁膜としては、例えばハフニウム酸化（ＨｆＯｘ）膜やジルコニウム酸化（ＺｒＯｘ）膜、又はこれらのシリケート膜やアルミネート膜、又はこれらの窒化シリケート膜や窒化アルミネート膜など、シリコン酸化（ＳｉＯ２）膜より比誘電率が高い種々の高誘電率膜を適用することができる。
ＣＶＤ法などによって、この絶縁膜上にポリシリコンを堆積することにより、ポリシリコン膜を形成する。なお、この場合、絶縁膜上にポリシリコンゲルマニウムを堆積することにより、ポリシリコンゲルマニウム膜を形成しても良い。
図３に示すように、リソグラフィ及びＲＩＥによって、ポリシリコン膜及び窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜に順次パターニングを行うことにより、Ｐ型半導体領域２０上にゲート電極７０及びゲート絶縁膜５０を形成し、Ｎ型半導体領域３０上にゲート電極８０及びゲート絶縁膜６０を形成する。
図４に示すように、シリコン窒化（ＳｉＮ）膜９０を２ｎｍ程度全面に形成する。図５に示すように、ＲＩＥによって、ゲート電極７０及びゲート絶縁膜５０と、ゲート電極８０及びゲート絶縁膜６０との側面に形成されたシリコン窒化（ＳｉＮ）膜９０のみを残置し、他のシリコン窒化（ＳｉＮ）膜９０を除去する。これにより、ゲート電極７０及びゲート絶縁膜５０の側面にオフセットスペーサ１００Ａ及び１００Ｂを形成し、ゲート電極８０及びゲート絶縁膜６０の側面にオフセットスペーサ１１０Ａ及び１１０Ｂを形成する。
図６に示すように、Ｐ型半導体領域２０上に、例えばリン（Ｐ）などのＮ型ドーパントをイオン注入した後、リン（Ｐ）を拡散させるような熱処理を行うことにより、接合深さが浅く、低濃度のソースエクステンション領域１２０Ａ及びドレインエクステンション領域１２０Ｂを形成する。
また、Ｎ型半導体領域３０上に、例えばボロン（Ｂ）などのＰ型ドーパントをイオン注入した後、ボロン（Ｂ）を拡散させるような熱処理を行うことにより、接合深さが浅く、低濃度のソースエクステンション領域１３０Ａ及びドレインエクステンション領域１３０Ｂを形成する。
図７に示すように、半導体基板１０、ゲート電極７０及び８０並びにオフセットスペーサ１００及び１１０上に、フォトレジストを塗布し、露光及び現像を行うことにより、半導体基板１０のうち、Ｎ型半導体領域３０が開口するパターンを有するレジストマスク１４０を形成し、Ｐ型半導体領域２０をレジストマスク１４０で覆う。
レジストマスク１４０をマスクとして、ＲＩＥによって、Ｎ型半導体領域３０に形成されたオフセットスペーサ１１０Ａ及び１１０Ｂにエッチングを行うことにより、当該オフセットスペーサ１１０Ａ及び１１０Ｂを除去する。
なお、ＲＩＥではなく、フッ酸（ＨＦ）を用いたウエットエッチングを行っても良い。また、この場合、ラジカル酸化処理又は熱酸化処理によって、オフセットスペーサ１１０Ａ及び１１０Ｂを酸窒化膜又は酸化膜に改質した後に除去しても良い。また、このオフセットスペーサ１１０Ａ及び１１０Ｂを除去した後に、ソースエクステンション領域１３０Ａ及びドレインエクステンション領域１３０Ｂを形成しても良い。
図８に示すように、レジストマスク９０を除去した後、例えばＴＥＯＳ（Tetraethoxysilane）膜を原料としたシリコン酸化（ＳｉＯ２）膜を半導体基板１０の全面に成膜する。図９に示すように、ＲＩＥによって、このシリコン酸化（ＳｉＯ２）膜にエッチングを行うことにより、オフセットスペーサ１００Ａ及び１００Ｂの側面にゲート電極側壁１５０Ａ及び１５０Ｂを形成し、ゲート電極８０及びゲート絶縁膜６０の側面にゲート電極側壁１６０Ａ及び１６０Ｂを形成する。
その際、Ｎ型半導体領域３０上に形成されたゲート電極８０とゲート絶縁膜６０との界面に、ゲート電極側壁１６０Ａ及び１６０Ｂが作用することにより、これらゲート電極８０とゲート絶縁膜６０との界面には、膜厚が２〜３ｎｍ程度のシリコン酸化（ＳｉＯ２）膜からなる低誘電率の界面絶縁膜（界面層）１７０が形成される。
一方、Ｐ型半導体領域２０上に形成されたゲート電極７０及びゲート絶縁膜５０の側面には、オフセットスペーサ１００Ａ及び１００Ｂが形成されていることから、ゲート電極側壁１５０Ａ及び１５０Ｂを形成しても、ゲート電極７０とゲート絶縁膜５０との界面に、ゲート電極側壁１５０Ａ及び１５０Ｂが作用することはなく、これにより界面絶縁膜はほとんど形成されない。
なお、この場合、ゲート電極側壁１５０及び１６０として、ＴＥＯＳ膜を原料としたシリコン酸化膜を使用したが、例えばＨＴＯ（High Temperature Oxide）、ＢＰＳＧ（Borophosphosilicate Glass）、ＰＳＧ（Phosphosilicate Glass）、ＢＳＧ（Boron-Silicate Glass）など、他の種々のシリコン酸化膜を使用しても良い。
図１０に示すように、Ｐ型半導体領域２０上に、例えばリン（Ｐ）などのＮ型ドーパントをイオン注入した後、リン（Ｐ）を拡散させるような熱処理を行うことにより、ソース領域１８０Ａ及びドレイン領域１８０Ｂを形成する。
また、Ｎ型半導体領域３０上に、例えばボロン（Ｂ）などのＰ型ドーパントをイオン注入した後、ボロン（Ｂ）を拡散させるような熱処理を行うことにより、ソース領域１９０Ａ及びドレイン領域１９０Ｂを形成する。
コバルト（Ｃｏ）、ニッケル（Ni）、白金（Ｐｔ）などの金属膜をスパッタ法によって形成した後、熱処理を行うことにより、ゲート電極７０の表面並びにソース領域１８０Ａ及びドレイン領域１８０Ｂの表面部分に、寄生抵抗を低減するためのシリサイド２００Ａ〜２００Ｃを形成すると共に、ゲート電極８０の表面並びにソース領域１９０Ａ及びドレイン領域１９０Ｂの表面部分に、シリサイド２１０Ａ〜２１０Ｃを形成する。
続いて、層間絶縁膜（図示せず）を形成した後、当顔層間絶縁膜に、コンタクトプラグ（図示せず）を形成して配線工程を行うことにより、ＮＭＯＳＦＥＴ２２０とＰＭＯＳＦＥＴ２３０とからなるＣＭＯＳＦＥＴ２４０を形成する。
以上の方法により製造されたＣＭＯＳＦＥＴ２４０は、図１０に示すように、半導体基板１０の表面部分に素子分離絶縁膜４０が形成され、当該素子分離絶縁膜４０によって分離されたＰ型半導体領域２０の中央部付近には、半導体基板１０表面上に形成されたゲート絶縁膜５０を介して、ゲート電極７０が形成されている。
このゲート電極７０及びゲート絶縁膜５０の側面には、膜厚が２ｎｍ程度のオフセットスペーサ１００Ａ及び１００Ｂを介して、ゲート電極側壁１５０Ａ及び１５０Ｂが形成され、またゲート電極７０の下方に位置し、かつ半導体基板１０の表面付近には、チャネル領域２５０が形成されている。
このチャネル領域２５０の両端には、ソースエクステンション領域１２０Ａ及びドレインエクステンション領域１２０Ｂが形成されている。
ソースエクステンション領域１２０Ａと図示しない素子分離絶縁膜の間には、ソース領域１８０Ａが形成されると共に、ドレインエクステンション領域１２０Ｂと素子分離絶縁膜４０の間には、ドレイン領域１８０Ｂが形成されている。
さらにゲート電極７０の表面とソース領域１８０Ａ及びドレイン領域１８０Ｂの表面には、寄生抵抗を低減するためのシリサイド２００Ａ〜２００Ｃが形成されている。
一方、Ｎ型半導体領域３０の中央部付近には、半導体基板１０表面上に形成されたゲート絶縁膜６０と、膜厚が２〜３ｎｍ程度のシリコン酸化（ＳｉＯ２）膜からなる界面絶縁膜１７０とを順次介して、ゲート電極８０が形成されている。
このゲート電極８０、界面絶縁膜１７０及びゲート絶縁膜６０の側面には、ゲート電極側壁１６０Ａ及び１６０Ｂが形成され、またゲート電極８０の下方に位置し、かつ半導体基板１０の表面付近には、チャネル領域２６０が形成されている。
このチャネル領域２６０の両端には、ソースエクステンション領域１３０Ａ及びドレインエクステンション領域１３０Ｂが形成されている。
ソースエクステンション領域１３０Ａと素子分離絶縁膜４０の間には、ソース領域１９０Ａが形成されると共に、ドレインエクステンション領域１３０Ｂと図示しない素子分離絶縁膜の間には、ドレイン領域１９０Ｂが形成されている。
さらにゲート電極８０の表面とソース領域１９０Ａ及びドレイン領域１９０Ｂの表面には、寄生抵抗を低減するためのシリサイド２１０Ａ〜２１０Ｃが形成されている。
ここで、図１１及び図１２に、ＣＭＯＳＦＥＴを形成するＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴの電流電圧特性を示す。なお、この場合、横軸は、ゲート電極に印加されるゲート電圧を示し、縦軸は、ドレイン電流（チャネル領域を流れる駆動電流）を示す。
図１１に示すように、ゲート絶縁膜として窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜を使用した場合には、ゲート絶縁膜としてシリコン酸化（ＳｉＯ２）膜を使用した場合と比較して、ＰＭＯＳＦＥＴのゲート閾値電圧は、負の方向に約０.６Ｖ変化する一方、ＮＭＯＳＦＥＴのゲート閾値電圧は、正の方向に約０.２Ｖ変化するだけにとどまる。
このように、ＰＭＯＳＦＥＴでは、ＮＭＯＳＦＥＴと比較して、チャネル領域を流れる駆動電流がより大きく減少することにより、その駆動能力が低下し、その結果、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとの間で駆動能力に大きな差が生じる。
そこで、本実施の形態の場合には、ＮＭＯＳＦＥＴ２２０にのみ、ゲート電極７０及びゲート絶縁膜５０の側面にオフセットスペーサ１００Ａ及び１００Ｂを形成し、ＰＭＯＳＦＥＴ２３０にはオフセットスペーサを形成しないことにより、ＰＭＯＳＦＥＴ２３０におけるゲート電極８０とゲート絶縁膜６０との界面に界面絶縁膜１７０を形成する。
この界面絶縁膜１７０中には、負の固定電荷が発生するため、界面絶縁膜１７０を形成した場合には、界面絶縁膜を形成しない場合と比較して、ＰＭＯＳＦＥＴ２３０のゲート閾値電圧は、正の方向に約０.１６Ｖ変化する（図１２）。
このように、界面絶縁膜１７０を形成した場合には、界面絶縁膜を形成しない場合と比較して、駆動電流が大幅に増加することにより、ＰＭＯＳＦＥＴ２３０の駆動能力が向上する。その結果、ＮＭＯＳＦＥＴ２２０とＰＭＯＳＦＥＴ２３０との間における駆動能力の差を低減することができる。
なお、上述の実施の形態は一例であって、本発明を限定するものではない。例えば、半導体基板１０の表面部分に、Ｐ型半導体領域２０及びＮ型半導体領域３０を形成するのではなく、Ｐ型半導体基板の表面部分にＮ型半導体領域を形成しても良く、またＮ型半導体基板の表面部分にＰ型半導体領域を形成しても良い。
本発明の実施の形態によるＣＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。 同ＣＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。 同ＣＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。 同ＣＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。 同ＣＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。 同ＣＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。 同ＣＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。 同ＣＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。 同ＣＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。 同ＣＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。 ＣＭＯＳＦＥＴを形成するＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴの電流電圧特性を示す説明図である。 ＣＭＯＳＦＥＴを形成するＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴの電流電圧特性を示す説明図である。
符号の説明
１０ 半導体基板
２０ Ｐ型半導体領域
３０ Ｎ型半導体領域
４０ 素子分離絶縁膜
５０、６０ ゲート絶縁膜
７０、８０ ゲート電極
１００ オフセットスペーサ
１５０、１６０ ゲート電極側壁
１７０ 界面絶縁膜
１８０Ａ、１９０Ａ ソース領域
１８０Ｂ、１９０Ｂ ドレイン領域
２２０ ＮＭＯＳＦＥＴ
２３０ ＰＭＯＳＦＥＴ
２４０ ＣＭＯＳＦＥＴ

Claims (4)

  1. 半導体基板の表面部分に形成されたＰ型半導体領域上に、第１のゲート絶縁膜を介して第１のゲート電極を形成すると共に、前記半導体基板の表面部分に形成されたＮ型半導体領域上に、第２のゲート絶縁膜を介して第２のゲート電極を形成するステップと、
    前記第１のゲート電極及び前記第１のゲート絶縁膜の側面に、第１の絶縁膜を形成すると共に、前記第２のゲート電極及び前記第２のゲート絶縁膜の側面に、第２の絶縁膜を形成するステップと、
    前記Ｐ型半導体領域に対応するパターンを有するマスクを形成するステップと、
    前記マスクを用いて、前記第２の絶縁膜にエッチングを行うことにより、これを除去するステップと、
    前記マスクを除去するステップと、
    前記第１の絶縁膜の側面に、第１のゲート電極側壁絶縁膜を形成すると共に、前記第２のゲート電極及び前記第２のゲート絶縁膜の側面に、第２のゲート電極側壁絶縁膜を形成することにより、前記第２のゲート電極と前記第２のゲート絶縁膜との界面に、界面絶縁膜を形成するステップと
    を備え、
    前記第１及び第２のゲート絶縁膜は、ハフニウム酸化膜又はジルコニウム酸化膜、若しくは前記ハフニウム酸化膜又は前記ジルコニウム酸化膜のシリケート膜又はアルミネート膜、若しくは前記ハフニウム酸化膜又は前記ジルコニウム酸化膜の窒化シリケート膜又は窒化アルミネート膜からなり、
    前記界面絶縁膜は、シリコン酸化膜からなることを特徴とする半導体装置の製造方法。
  2. 半導体基板の表面部分におけるＰ型半導体領域上に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
    前記第１のゲート電極及び前記第１のゲート絶縁膜の側面に、絶縁膜を介して形成された第１のゲート電極側壁絶縁膜と、
    前記Ｐ型半導体領域の表面部分において、前記第１のゲート電極の下方に位置する第１のチャネル領域の両側にそれぞれ形成された第１のソース領域及び第１のドレイン領域とを有するＮチャネル型トランジスタと、
    前記半導体基板の表面部分におけるＮ型半導体領域上に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に、界面絶縁膜を介して形成された第２のゲート電極と、
    前記第２のゲート電極、前記界面絶縁膜及び前記第２のゲート絶縁膜の側面に形成された第２のゲート電極側壁絶縁膜と、
    前記Ｎ型半導体領域の表面部分において、前記第２のゲート電極の下方に位置する第２のチャネル領域の両側にそれぞれ形成された第２のソース領域及び第２のドレイン領域とを有するＰチャネル型トランジスタと
    を備え、
    前記第１及び第２のゲート絶縁膜は、ハフニウム酸化膜又はジルコニウム酸化膜、若しくは前記ハフニウム酸化膜又は前記ジルコニウム酸化膜のシリケート膜又はアルミネート膜、若しくは前記ハフニウム酸化膜又は前記ジルコニウム酸化膜の窒化シリケート膜又は窒化アルミネート膜からなり、
    前記界面絶縁膜は、シリコン酸化膜からなることを特徴とする半導体装置。
  3. 前記界面絶縁膜は、膜厚が２〜３ｎｍになるように形成されていることを特徴とする請求項２記載の半導体装置。
  4. 前記絶縁膜は、シリコン窒化膜からなり、膜厚は２ｎｍ程度になるように形成されていることを特徴とする請求項２記載の半導体装置。
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