JPH05109766A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05109766A JPH05109766A JP3272759A JP27275991A JPH05109766A JP H05109766 A JPH05109766 A JP H05109766A JP 3272759 A JP3272759 A JP 3272759A JP 27275991 A JP27275991 A JP 27275991A JP H05109766 A JPH05109766 A JP H05109766A
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- Japan
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- gate insulating
- insulating film
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】ゲート酸化膜の熱酸化を複数回に分けて行い、
その中間にＭＯＳトランジスタのしきい値電圧調整用の
イオン注入と不活性ガス中で熱処理を行った後再度、熱
酸化を行い、前記半導体基板の素子形成領域上に所望の
膜厚のゲ−ト絶縁膜を設ける。 【効果】不活性ガス中で熱処理によりシリコン基板とゲ
ート絶縁膜の界面の凹凸を緩和し、また、ＭＯＳトラン
ジスタのしきい値電圧調整用のイオン注入時の損傷を快
ふくさせることにより、ゲート絶縁膜中の欠陥によって
起るゲート絶縁膜の電流リークおよび絶縁破壊の発生は
低減され、デバイスの故障が起き難くなり信頼性の向上
が期待できる。
その中間にＭＯＳトランジスタのしきい値電圧調整用の
イオン注入と不活性ガス中で熱処理を行った後再度、熱
酸化を行い、前記半導体基板の素子形成領域上に所望の
膜厚のゲ−ト絶縁膜を設ける。 【効果】不活性ガス中で熱処理によりシリコン基板とゲ
ート絶縁膜の界面の凹凸を緩和し、また、ＭＯＳトラン
ジスタのしきい値電圧調整用のイオン注入時の損傷を快
ふくさせることにより、ゲート絶縁膜中の欠陥によって
起るゲート絶縁膜の電流リークおよび絶縁破壊の発生は
低減され、デバイスの故障が起き難くなり信頼性の向上
が期待できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、ＭＯＳ型半導体装置のゲート絶縁膜の製造方法
に関する。
に関し、ＭＯＳ型半導体装置のゲート絶縁膜の製造方法
に関する。
【０００２】
【従来の技術】従来のＭＯＳ型半導体装置においては、
半導体基板の素子形成領域上に一回の熱酸化により所望
の膜厚のゲート絶縁膜を形成した後、写真食刻法により
Ｐチャネル、Ｎチャネル型トランジスタの各々の形成領
域上にしきい値電圧調整用のイオン注入を行なってい
た。
半導体基板の素子形成領域上に一回の熱酸化により所望
の膜厚のゲート絶縁膜を形成した後、写真食刻法により
Ｐチャネル、Ｎチャネル型トランジスタの各々の形成領
域上にしきい値電圧調整用のイオン注入を行なってい
た。
【０００３】
【発明が解決しようとする課題】しかし、従来の製造方
法では、半導体基板の素子形成領域上に一回の熱酸化に
より所望の膜厚のゲート絶縁膜を形成した後、しきい値
電圧調整用のイオン注入を行なっていたため、ゲート絶
縁膜中に欠陥が、生じ易いという課題がある。
法では、半導体基板の素子形成領域上に一回の熱酸化に
より所望の膜厚のゲート絶縁膜を形成した後、しきい値
電圧調整用のイオン注入を行なっていたため、ゲート絶
縁膜中に欠陥が、生じ易いという課題がある。
【０００４】そこで、本発明の目的は、このような課題
を解決するもので、半導体基板の素子形成領域上に熱酸
化によりゲート絶縁膜を形成することによって起る半導
体シリコン基板とゲート絶縁膜の界面の凹凸と、ＭＯＳ
トランジスタのしきい値電圧調整用のイオン注入時の損
傷などに起因するゲート絶縁膜中の欠陥を防ぐことによ
ってゲート絶縁膜の不良を低減し信頼性の高い半導体装
置の製造方法を提供することにある。
を解決するもので、半導体基板の素子形成領域上に熱酸
化によりゲート絶縁膜を形成することによって起る半導
体シリコン基板とゲート絶縁膜の界面の凹凸と、ＭＯＳ
トランジスタのしきい値電圧調整用のイオン注入時の損
傷などに起因するゲート絶縁膜中の欠陥を防ぐことによ
ってゲート絶縁膜の不良を低減し信頼性の高い半導体装
置の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の素子形成領域上に熱酸化により
ゲ−ト絶縁膜を形成する工程と、前記ゲート絶縁膜をと
うしてＭＯＳトランジスタのしきい値電圧調整するため
のイオン注入を行う工程と、その後、不活性ガス中で熱
処理を行う工程と、再度、熱酸化を行い、前記半導体基
板の素子形成領域上に所望の膜厚のゲ−ト絶縁膜を設け
る工程を含むことを特徴とする。
造方法は、半導体基板の素子形成領域上に熱酸化により
ゲ−ト絶縁膜を形成する工程と、前記ゲート絶縁膜をと
うしてＭＯＳトランジスタのしきい値電圧調整するため
のイオン注入を行う工程と、その後、不活性ガス中で熱
処理を行う工程と、再度、熱酸化を行い、前記半導体基
板の素子形成領域上に所望の膜厚のゲ−ト絶縁膜を設け
る工程を含むことを特徴とする。
【０００６】
【作用】本発明によれば、半導体基板の素子形成領域上
に複数回の熱酸化によりゲ−ト絶縁膜を形成し、その中
間に不活性ガス中で熱処理を行い、再度、熱酸化を行う
ことによりシリコン基板とゲート絶縁膜の界面の凹凸を
緩和する。
に複数回の熱酸化によりゲ−ト絶縁膜を形成し、その中
間に不活性ガス中で熱処理を行い、再度、熱酸化を行う
ことによりシリコン基板とゲート絶縁膜の界面の凹凸を
緩和する。
【０００７】また、不活性ガス中で熱処理によりＭＯＳ
トランジスタのしきい値電圧調整用のイオン注入時の損
傷を快ふくさせる。
トランジスタのしきい値電圧調整用のイオン注入時の損
傷を快ふくさせる。
【０００８】
【実施例】図１は、本発明の実施例を工程順に沿ってみ
たＭＯＳトランジスタ領域のウェハーの断面図であり、
以下に詳細に説明する。
たＭＯＳトランジスタ領域のウェハーの断面図であり、
以下に詳細に説明する。
【０００９】まず、写真食刻法によりＮ型シリコン基板
１０１中にボロンのイオン注入を行ない、Ｎチャンネル
素子形成領域にＰウェルを形成し、同様にリンのイオン
注入を行ない、Ｐチャンネル素子形成領域にＮウェルを
形成する。（図は示さず）その後、窒素と酸素の混合ガ
スの雰囲気中で１２００℃の熱処理を行う。（図は示さ
ず）次に、前記Ｎ型シリコン基板１０１上に９５０℃の
条件下で水蒸気酸化を行い１００ｎｍの膜厚の二酸化シ
リコン膜１０２を形成し、さらに前記二酸化シリコン１
０２膜上にＣＶＤ法によりシリコン窒化膜１０３を１６
０ｎｍ程度堆積した後、写真食刻法により素子形成領域
にのみ前記シリコン窒化膜を残す。
１０１中にボロンのイオン注入を行ない、Ｎチャンネル
素子形成領域にＰウェルを形成し、同様にリンのイオン
注入を行ない、Ｐチャンネル素子形成領域にＮウェルを
形成する。（図は示さず）その後、窒素と酸素の混合ガ
スの雰囲気中で１２００℃の熱処理を行う。（図は示さ
ず）次に、前記Ｎ型シリコン基板１０１上に９５０℃の
条件下で水蒸気酸化を行い１００ｎｍの膜厚の二酸化シ
リコン膜１０２を形成し、さらに前記二酸化シリコン１
０２膜上にＣＶＤ法によりシリコン窒化膜１０３を１６
０ｎｍ程度堆積した後、写真食刻法により素子形成領域
にのみ前記シリコン窒化膜を残す。
【００１０】そして、レジストを塗布し、写真食刻法に
よりＰ型ストッパ形成部分のレジストの開孔を行なった
後、エネルギー４０ｋｅＶ、ドーズ量１×１０14ｃｍー2
の条件でボロンのイオン注入を行い、ついでレジストを
除去してから熱処理をしてＮチャネルストッパ領域１０
５を形成する。（図１（ａ）参照）それから、前記シリ
コン窒化膜１０３をマスクとして、９５０℃の水蒸気酸
化により選択的にフィールド酸化膜として厚さ７００ｎ
ｍの二酸化シリコン膜１０６（以降、ＬＯＣＯＳ酸化膜
と称する）を形成した後、前記シリコン窒化膜１０３を
除去する。（図１（ｂ）参照）次に、犠牲酸化として８
５０℃の水蒸気酸化を１８分間行い、素子形成領域に膜
厚約２５ｎｍの二酸化シリコン膜１０７を形成する。
（図１（ｃ）参照）そして、弗酸を含む溶液中で前記二
酸化シリコン膜１０７をエッチング下後、８５０℃の水
蒸気酸化を４分間おこない、素子形成領域上にＭＯＳト
ランジスタのゲート絶縁膜として膜厚約７０ｎｍの二酸
化シリコン膜１０８を形成する。
よりＰ型ストッパ形成部分のレジストの開孔を行なった
後、エネルギー４０ｋｅＶ、ドーズ量１×１０14ｃｍー2
の条件でボロンのイオン注入を行い、ついでレジストを
除去してから熱処理をしてＮチャネルストッパ領域１０
５を形成する。（図１（ａ）参照）それから、前記シリ
コン窒化膜１０３をマスクとして、９５０℃の水蒸気酸
化により選択的にフィールド酸化膜として厚さ７００ｎ
ｍの二酸化シリコン膜１０６（以降、ＬＯＣＯＳ酸化膜
と称する）を形成した後、前記シリコン窒化膜１０３を
除去する。（図１（ｂ）参照）次に、犠牲酸化として８
５０℃の水蒸気酸化を１８分間行い、素子形成領域に膜
厚約２５ｎｍの二酸化シリコン膜１０７を形成する。
（図１（ｃ）参照）そして、弗酸を含む溶液中で前記二
酸化シリコン膜１０７をエッチング下後、８５０℃の水
蒸気酸化を４分間おこない、素子形成領域上にＭＯＳト
ランジスタのゲート絶縁膜として膜厚約７０ｎｍの二酸
化シリコン膜１０８を形成する。
【００１１】その後、写真食刻法により、ＭＯＳトラン
ジスタのしきい値電圧を調整するために、Ｂ（ボロ
ン）、およびＢＦ2１０９のイオン注入を行なう。（図
１（ｄ）参照）次に、レジストを除去したのち、Ａｒ
（アルゴン）ガス雰囲気中で１０５０℃の熱処理を３０
分間行った後、８５０℃の水蒸気酸化を７分間おこな
い、素子形成領域上にＭＯＳトランジスタのゲート絶縁
膜として膜厚１８ｎｍの二酸化シリコン膜１０９ａを形
成する。（図１（ｅ）参照）ここで、従来技術では、半
導体基板の素子形成領域上に一回の熱酸化により所望の
膜厚のゲート絶縁膜を形成した後、写真食刻法によりＰ
チャネル、Ｎチャネル型トランジスタの各々の形成領域
上にしきい値電圧調整用のイオン注入を行なっていた
が、本発明の実施例では、半導体基板の素子形成領域上
に２回の熱酸化によりゲ−ト絶縁膜を形成し、その２回
の熱酸化の中間に不活性ガス中で熱処理を行い、再度、
熱酸化を行うことによりシリコン基板とゲート絶縁膜の
界面の凹凸を緩和する。
ジスタのしきい値電圧を調整するために、Ｂ（ボロ
ン）、およびＢＦ2１０９のイオン注入を行なう。（図
１（ｄ）参照）次に、レジストを除去したのち、Ａｒ
（アルゴン）ガス雰囲気中で１０５０℃の熱処理を３０
分間行った後、８５０℃の水蒸気酸化を７分間おこな
い、素子形成領域上にＭＯＳトランジスタのゲート絶縁
膜として膜厚１８ｎｍの二酸化シリコン膜１０９ａを形
成する。（図１（ｅ）参照）ここで、従来技術では、半
導体基板の素子形成領域上に一回の熱酸化により所望の
膜厚のゲート絶縁膜を形成した後、写真食刻法によりＰ
チャネル、Ｎチャネル型トランジスタの各々の形成領域
上にしきい値電圧調整用のイオン注入を行なっていた
が、本発明の実施例では、半導体基板の素子形成領域上
に２回の熱酸化によりゲ−ト絶縁膜を形成し、その２回
の熱酸化の中間に不活性ガス中で熱処理を行い、再度、
熱酸化を行うことによりシリコン基板とゲート絶縁膜の
界面の凹凸を緩和する。
【００１２】また、不活性ガス中で熱処理によりＭＯＳ
トランジスタのしきい値電圧調整用のイオン注入時の損
傷を快ふくさせる。
トランジスタのしきい値電圧調整用のイオン注入時の損
傷を快ふくさせる。
【００１３】ついで、多結晶シリコン膜１１０をＣＶＤ
法によりウェハー全面に約４５０ｎｍ堆積させた後、エ
ネルギー８０ｋｅＶ、ドーズ量４×１０15ｃｍー2の条件
下でリン１１９のイオン注入を行い、前記多結晶シリコ
ン膜１１８をＮ型の高濃度不純物拡散層にする。（図１
（ｆ）参照）次に、写真食刻法により、トランジスタの
ゲ−ト電極１１０ａとなる部分を残して、多結晶シリコ
ン膜１１０をエッチングする。
法によりウェハー全面に約４５０ｎｍ堆積させた後、エ
ネルギー８０ｋｅＶ、ドーズ量４×１０15ｃｍー2の条件
下でリン１１９のイオン注入を行い、前記多結晶シリコ
ン膜１１８をＮ型の高濃度不純物拡散層にする。（図１
（ｆ）参照）次に、写真食刻法により、トランジスタの
ゲ−ト電極１１０ａとなる部分を残して、多結晶シリコ
ン膜１１０をエッチングする。
【００１４】その後、Ｎチャネルトランジスタ形成領域
では、写真食刻法により、素子形成領域の開孔を行い、
リンのイオン注入により、高耐圧トランジスタのオフセ
ット領域に低濃度拡散層１１１を形成する。
では、写真食刻法により、素子形成領域の開孔を行い、
リンのイオン注入により、高耐圧トランジスタのオフセ
ット領域に低濃度拡散層１１１を形成する。
【００１５】次にウェハー全面にＣＶＤ法により、二酸
化シリコン膜を１μｍ程度堆積したのち、異方性エッチ
ングによりゲ−ト電極に側壁１１２を設ける。再度、ウ
ェハー全面にＣＶＤ法により、二酸化シリコン膜を２０
ｎｍ程度堆積したのち、Ｎチャネルトランジスタ形成領
域では、写真食刻法により、素子形成領域の開孔を行
い、リンのイオン注入により、トランジスタのソース領
域とドレイン領域に高濃度不純物拡散層領域１１３を形
成する。
化シリコン膜を１μｍ程度堆積したのち、異方性エッチ
ングによりゲ−ト電極に側壁１１２を設ける。再度、ウ
ェハー全面にＣＶＤ法により、二酸化シリコン膜を２０
ｎｍ程度堆積したのち、Ｎチャネルトランジスタ形成領
域では、写真食刻法により、素子形成領域の開孔を行
い、リンのイオン注入により、トランジスタのソース領
域とドレイン領域に高濃度不純物拡散層領域１１３を形
成する。
【００１６】以後の工程は、通常の方法に従って、ウェ
ハー全面に層間絶縁膜としてＮＳＧ膜１２８を約１００
ｎｍ程度堆積し、写真食刻法によりソースおよびドレイ
ンの引出し用のコンタクト・ホールを形成したのち、電
極配線用のアルミニウムをスパッタして、写真食刻法に
よりアルミニウム配線のパターニングを行い、アルミニ
ウム配線１２９を形成する。
ハー全面に層間絶縁膜としてＮＳＧ膜１２８を約１００
ｎｍ程度堆積し、写真食刻法によりソースおよびドレイ
ンの引出し用のコンタクト・ホールを形成したのち、電
極配線用のアルミニウムをスパッタして、写真食刻法に
よりアルミニウム配線のパターニングを行い、アルミニ
ウム配線１２９を形成する。
【００１７】そして、パッシベーション膜として二酸化
シリコン膜１３０をＣＶＤ法を用いて堆積し、写真食刻
法により、パッドを開孔した後、弗酸を含む溶液によ
り、パッシベーション膜を除去し、電極引出し口を形成
する。（図１（ｇ）参照）このように形成された半導体
装置では、半導体基板の素子形成領域上に２回の熱酸化
によりゲ−ト絶縁膜を形成し、その２回の熱酸化の中間
に不活性ガス中で熱処理を行い、再度、熱酸化を行うこ
とによりシリコン基板とゲート絶縁膜の界面の凹凸を緩
和することができ、また、不活性ガス中で熱処理により
ＭＯＳトランジスタのしきい値電圧調整用のイオン注入
時の損傷を快ふくさせることができる。
シリコン膜１３０をＣＶＤ法を用いて堆積し、写真食刻
法により、パッドを開孔した後、弗酸を含む溶液によ
り、パッシベーション膜を除去し、電極引出し口を形成
する。（図１（ｇ）参照）このように形成された半導体
装置では、半導体基板の素子形成領域上に２回の熱酸化
によりゲ−ト絶縁膜を形成し、その２回の熱酸化の中間
に不活性ガス中で熱処理を行い、再度、熱酸化を行うこ
とによりシリコン基板とゲート絶縁膜の界面の凹凸を緩
和することができ、また、不活性ガス中で熱処理により
ＭＯＳトランジスタのしきい値電圧調整用のイオン注入
時の損傷を快ふくさせることができる。
【００１８】
【発明の効果】以上、述べたように本発明の半導体装置
では、半導体基板の素子形成領域上に２回の熱酸化によ
りゲ−ト絶縁膜を形成し、その２回の熱酸化の中間に不
活性ガス中で熱処理を行い、再度、熱酸化を行うことに
よりシリコン基板とゲート絶縁膜の界面の凹凸を緩和す
ることができ、また、不活性ガス中で熱処理によりＭＯ
Ｓトランジスタのしきい値電圧調整用のイオン注入時の
損傷を快ふくさせることができる。
では、半導体基板の素子形成領域上に２回の熱酸化によ
りゲ−ト絶縁膜を形成し、その２回の熱酸化の中間に不
活性ガス中で熱処理を行い、再度、熱酸化を行うことに
よりシリコン基板とゲート絶縁膜の界面の凹凸を緩和す
ることができ、また、不活性ガス中で熱処理によりＭＯ
Ｓトランジスタのしきい値電圧調整用のイオン注入時の
損傷を快ふくさせることができる。
【００１９】よって、ゲート絶縁膜中の欠陥によって起
るゲート絶縁膜の電流リークおよび絶縁破壊の発生は低
減され、デバイスの故障が起き難くなり信頼性の向上が
期待できる。
るゲート絶縁膜の電流リークおよび絶縁破壊の発生は低
減され、デバイスの故障が起き難くなり信頼性の向上が
期待できる。
【図１】本発明の実施例を工程順に沿ってみた半導体装
置の断面図である。
置の断面図である。
１０１ 半導体基板 １０２ 二酸化シリコン膜 １０３ 窒化シリコン膜 １０４ ボロン・イオン １０５ ストッパ １０６ ＬＯＣＯＳ １０７ 二酸化シリコン膜 １０８ 二酸化シリコン膜 １０８ａ 二酸化シリコン膜 １０９ Ｂ（ボロン）またはＢＦ2イオン １１０ 多結晶シリコン膜 １１０ａ ＭＯＳトランジスタのゲ−ト １１１ 低濃度不純物拡散層オフセット領域 １１２ 側壁 １１３ ソース、ドレイン高濃度不純物拡散層 １１４ 層間絶縁膜 １１５ アルミニウム １１６ パッシベーション膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 // Ｈ０１Ｌ 21/318 Ｂ 8518−4Ｍ 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｈ 7342−4Ｍ 27/08 １０２ Ｃ 8225−4Ｍ 29/78 ３０１ Ｇ
Claims (1)
- 【請求項１】半導体基板の素子形成領域上に熱酸化によ
りゲ−ト絶縁膜を形成する工程と、前記ゲート絶縁膜を
とうしてＭＯＳトランジスタのしきい値電圧調整するた
めのイオン注入を行う工程と、その後、不活性ガス中で
熱処理を行う工程と、再度、熱酸化を行い、前記半導体
基板の素子形成領域上に所望の膜厚のゲ−ト絶縁膜を設
ける工程を含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3272759A JPH05109766A (ja) | 1991-10-21 | 1991-10-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3272759A JPH05109766A (ja) | 1991-10-21 | 1991-10-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05109766A true JPH05109766A (ja) | 1993-04-30 |
Family
ID=17518355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3272759A Pending JPH05109766A (ja) | 1991-10-21 | 1991-10-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05109766A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0745603A (ja) * | 1993-07-27 | 1995-02-14 | Shin Etsu Handotai Co Ltd | 半導体装置の製造方法及びその製造工程の管理方法 |
-
1991
- 1991-10-21 JP JP3272759A patent/JPH05109766A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0745603A (ja) * | 1993-07-27 | 1995-02-14 | Shin Etsu Handotai Co Ltd | 半導体装置の製造方法及びその製造工程の管理方法 |
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