KR850004177A - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

Info

Publication number
KR850004177A
KR850004177A KR1019840007463A KR840007463A KR850004177A KR 850004177 A KR850004177 A KR 850004177A KR 1019840007463 A KR1019840007463 A KR 1019840007463A KR 840007463 A KR840007463 A KR 840007463A KR 850004177 A KR850004177 A KR 850004177A
Authority
KR
South Korea
Prior art keywords
dopant
region
semiconductor bulk
semiconductor
bulk
Prior art date
Application number
KR1019840007463A
Other languages
English (en)
Other versions
KR910002294B1 (ko
Inventor
쓰네노리 야마우찌
Original Assignee
야마모도 다꾸마
후지쓰가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 야마모도 다꾸마, 후지쓰가부시끼가이샤 filed Critical 야마모도 다꾸마
Publication of KR850004177A publication Critical patent/KR850004177A/ko
Application granted granted Critical
Publication of KR910002294B1 publication Critical patent/KR910002294B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/914—Doping
    • Y10S438/919—Compensation doping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Bipolar Transistors (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)

Abstract

내용 없음

Description

반도체장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 제3도는 본 발명에 따라 깊은 에미터쌍극 트랜지스터와 JFET로 구성되는 반도체 장치의 제조방법에 대한 예시도.
제9도 제11도는 본 발명에 따라 에미터쌍극 트랜지스터와 얕은 에미터쌍극 트랜지스터로 구성되는 반도체장치의 제조방법에 대한 예시도.

Claims (66)

  1. 깊은 에미터영역으로 구성되는 쌍극트랜지스터 및 동일한 반도체기판에서 상기 에미터영역보다 실제로 더얕은 또다른 도우프영역으로 구성되는 또 다른 소자를 포함하는 반도체 장치의 제조방법에 있어서, 상기 또 다른 도우프영역이 형성되는 영역으로 제1도우펀트를 도입하는 단계, 상기 도입단계후에 반도체 벌크에서 상기 에미터영역을 형성하기 위해 상기 제1 도우펀트보다 더 큰 확산계수를 갖는 제2 도우펀트를 위한 열처리를 실시하는 단계로 구성되는 것을 특징으로 하는 제조방법.
  2. 동일한 반도체벌크에서 에미터영역으로 구성되는 쌍극트랜지스터 및 채널영역과 상기 채널영역에서 상기 채널영역보다 더 얕고 상기 에미터여역보다 실재로 더 얕은 게이트형 영역으로 구성되는 접합형 전계효과 트랜지스터를 포함하는 반도체장치의 제조방법에 있어서, 상기 게이트영역이 상기 반도체 벌크에 형성되는 영역으로 제1 도우펀트를 도입하는 단계, 상기 채널영역이 상기 반도체기판에 형성되는 영역으로 제도우펀트를 도입시키는 단계, 상기 두 도입단계후에 상기 에미터영역을 형성하기 위해 열확산방법에 의해 반도체 기판으로 상기 제1 도우펀트보다 더 큰 확산계수를 가지는 제3도우펀트를 확산시키는 단계로 구성되는 것을 특징으로 하는 제조방법.
  3. 제2항에 있어서, 상기 반도체벌크가 실리콘인 것을 특징으로 하는 제조방법.
  4. 제3항에 있어서, 상기 제1 도우펀트가 비소 또는 안티몬인 것을 특징으로 하는 제조방법.
  5. 제3항에 있어서, 상기 제2 도우펀트가 브론인 것을 특징으로 하는 제조방법.
  6. 제3항에 있어서, 상기 제3 도우펀트가 인 인것을 특징으로 하는 제조방법.
  7. 제2항에 있어서 상기 제3 도우펀트의 상기 열확산 방법이 800℃ 이상의 온도로 실시되는 것을 특징으로 하는 제조방법.
  8. 제7항에 있어서, 상기 제3 도우펀트의 상기 열확산방법이 900℃ 내지 1000℃의 온도에서 10분 내지 1시간 기간동안 실시 되는 것을 특징으로 하는 제조방법.
  9. 제2항에 있어서, 상기 제1 및 제2 도우펀트가 이온주입에 의해 상기 반도체 벌크에서 상기 영역으로 도입되고 상기 제3 도우펀트의 상기 열확산방법의 열에 의해 어닐링 되는 것을 특징으로 하는 제조방법.
  10. 제2항에 있어서, 상기 제1 도우펀트가 열확산방법에 의해 상기 반도체벌크로 도입되는 것을 특징으로 하는 제조방법.
  11. 제2항에 있어서, 상기 제2 도우펀트가 열확산방법에 의해 상기 반도체벌크로 도입되는 것을 특징으로 하는 제조방법.
  12. 제2항에 있어서, 상기 에미터영역이 0.5㎛ 내지 1㎛의 범위내의 깊이를 가지는 것을 특징으로 하는 제조방법.
  13. 제2항에 있어서, 상기 에미터영역이 0.1㎛ 내지 0.2㎛의 범위내의 깊이를 가지는 것을 특징으로 하는 제조방법.
  14. 제2항에 있어서, 상기 채널영역이 상기 반도체벌크의 상부면으로부터 0.3㎛ 내지 0.5㎛의 범위내의 깊이를 가지는 것을 특징으로 하는 제조방법.
  15. 제2항에 있어서, 상기 채널영역이 상기 게이트영역하에 약 0.3㎛의 깊이를 가지는 것을 특징으로 하는 제조방법.
  16. 제2항에 있어서, 상기 쌍극트랜지스터가 상기 반도체벌크의 상부면으로 부터 1㎛ 내지 2㎛의 깊이에 베이스영역을 구성하고 있는 것을 특징으로 하는 제조방법.
  17. 제16항에 있어서, 상기 베이스영역이 상기 에미터영역하에 0.5㎛ 내지 1.0㎛의 길치를 가지는 것을 특징으로 하는 제조방법.
  18. 동일한 반도체 벌크에서 깊은 에미터영역으로 구성되는 쌍극트랜지스터 및 채널영역과 상기 채널보다 더 얕고 상기 에미터영역보다 실제로 더 얕은 게이트영역으로 구성되는 접합형 전계효과 트랜지스터를 포함하는 반도체장치의 제조방법에 있어서, 상기 게이트영역이 상기 반도체 벌크에 형성되는 영역으로 제1 도우펀트를 도입하는 단계, 상기 채널영역이 상기 반도체벌크에 형성되는 영역으로 제2 도우펀트를 도입하는 단계, 상기 에미터영역이 상기 반도체벌크에 형성되는 영역으로 상기 제1 도우펀트보다 더큰 확산계수를 가지는 제3 도우펀트를 주입시키는 단계, 상기 3단계후에 상기 반도체벌크에서 상기 에미터영역을 형성하기 위해 상기 제3 도우펀트에 대해 열처리를 실시하는 단계로 구성되는 것을 특징으로 하는 제조방법.
  19. 제18항에 있어서, 상기 반도체벌크가 실리콘인것을 특징으로 하는 제조방법.
  20. 제19항에 있어서, 상기 제1도우펀트가 비소 또는 안티몬인 것을 특징으로 하는 제조방법.
  21. 제19항에 있어서, 상기 제2도우펀트가 브론인 것을 특징으로 하는 제조방법.
  22. 제19항에 있어서, 상기 제3도우펀트가 인 인것을 특징으로 하는 제조방법.
  23. 제18항에 있어서, 상기 제3도우펀트를 위한 상기 열처리가 800℃ 이상의 온도로 실시되는 것을 특징으로 하는 제조방법.
  24. 제23항에 있어서, 상기 제3도우펀트를 위한 상기 열처리가 1000℃ 내지 1050℃의 온도로 10분내지 1시간동안 실시 되는 것을 특징으로 하는 제조방법.
  25. 제18항에 있어서, 상기 제1 및 제2 도우펀트가 이온주입에 의해 상기 반도체벌크내의 상기 영역으로 도입되고 상기 제3도우펀트에 대한 열처리로 동시에 어닐링되는 것을 특징으로 하는 제조방법.
  26. 제18항에 있어서, 상기 제1 도우펀트가 열확산 방법에 의해 상기 반도체벌크로 도입되는 것을 특징으로 하는 제조방법.
  27. 제18항에 있어서, 상기 제2 도우펀트가 열확산 방법에 의해 상기 반도체 벌크로 도입되는 것을 특징으로 하는 제조방법.
  28. 동일한 반도체 벌크에서 에미터영역으로 구성되는 쌍극트랜지스터 및 채널영역과 상기 채널영역에서 상기 채널영역보다 더 얕고 상기 에미터영역보다 실제로 더 얕은 게이트영역으로 구성되는 접합형 전계효과 트랜지스터를 포함하는 반도체 장치의 제조방법에 있어서, 상기 게이트영역이 상기 반도체벌크에 형성되는 영역으로 제1 도우펀트를 도입하는 단계, 상기 채널영역이 상기 반도체벌크에 형성되는 영역으로 제2 도우펀트를 도입시키는 단계, 상기 두 도입단계후에 상기 반도체벌크에 상기 에미터영역을 형성하기 위해 상기 제1 도우펀트보다 더큰 확산계수를 가지는 제3 도우펀트에 대해 열처리를 실시하는 단계로 구성되는 것을 특징으로 하는 제조방법.
  29. 깊은 에미터영역으로 구성되는 제1 쌍극트랜지스터 및 동일한 반도체벌크에서 얕은 에미터영역으로 구성되는 제2 쌍극트랜지스터를 포함하는 반도체장치의 제조방법에 있어서, 상기 얕은 에미터영역이 상기 반도체벌크에서 형성되는 영역으로 제1 도우펀트를 도입하는 단계, 상기 도입단계후에 상기 깊은 에미터영역을 형성하기 위해 열확산 방법에 의해 상기 반도체벌크로 상기 제1 도우펀트보다 더큰 확산계수를 가지는 제2 도우펀트를 확산시키는 단계로 구성되는 것을 특징으로 하는 제조방법.
  30. 제29항에 있어서, 상기 반도체벌크가 실리콘인 것을 특징으로 하는 제조방법.
  31. 제30항에 있어서, 상기 제1도우펀트가 비소 또는 안티몬인 것을 특징으로 하는 제조방법.
  32. 제30항에 있어서, 상기 제2도우펀트가 인 인것을 특징으로 하는 제조방법.
  33. 제30항에 있어서, 상기 제2도우펀트가 상기 열확산 방법이 800℃ 이상의 온도로 실시되는 것을 특징으로 하는 방법.
  34. 제33항에 있어서, 상기 제2도우펀트의 상기 열확산방법이 900℃ 내지 1000℃의 온도에서 10분 내지 1시간의 기간동안 실시 되는 것을 특징으로 하는 제조방법.
  35. 제29항에 있어서, 상기 제1 도우펀트가 이온주입에 의해 상기 반도체벌크내의 상기 영역으로 도입되고 상기 제2도우펀트의 상기 열확산방법의 열에 의해 어닐링되는 것을 특징으로 하는 제조방법.
  36. 제29항에 있어서, 상기 제1 도우펀트가 열확산 방법에 의해 상기 반도체 벌크로 도입되는 것을 특징으로 하는 제조방법.
  37. 깊은 에미터영역으로 구성되는 제1 쌍극트랜지스터 및 동일한 반도체벌크에서 얕은 에미터영역으로 구성되는 제2 쌍극트랜지스터를 포함하는 반도체장치의 제조방법에 있어서, 상기 얕은 에미터영역이 상기 반도체벌크에서 형성되는 영역으로 제1 도우펀트를 도입하는 단계, 상기 깊은 에미터가 상기 반도체 벌크에서 형성되는 영역으로 상기 제1 도우펀트보다 더큰 확산계수를 가지는 제2도우펀트를 주입시키는 단계, 상기 도입 및 주입 단계후에 상기 반도체벌크에서 상기 깊은 에미터영역을 형성하기 상기 제2 도우펀트에 대해 열처리를 실시하는 단계로 구성되는 것을 특징으로 하는 제조방법.
  38. 제37항에 있어서, 상기 반도체벌크가 실리콘인 것을 특징으로 하는 제조방법.
  39. 제38항에 있어서, 상기 제1도우펀트가 비소 또는 안티몬인 것을 특징으로 하는 제조방법.
  40. 제38항에 있어서, 상기 제2도우펀트가 인 인것을 특징으로 하는 제조방법.
  41. 제37항에 있어서, 상기 제3도우펀트를 위한 상기 열처리가 800℃ 이상의 온도로 실시되는 것을 특징으로 하는 방법.
  42. 제41항에 있어서, 상기 제3도우펀트의 상기 열확산방법이 1000℃ 내지 1050℃의 온도에서 10분 내지 1시간동안 실시 되는 것을 특징으로 하는 제조방법.
  43. 제37항에 있어서, 상기 제1도우펀트가 이온주입에 의해 상기 반도체벌크내의 상기 영역으로 도입되는 것을 특징으로 하는 제조방법.
  44. 제37항에 있어서, 상기 제1 도우펀트가 열확산 방법에 의해 상기 반도체 벌크로 도입되는 것을 특징으로 하는 제조방법.
  45. 깊은 에미터영역으로 구성되는 제1 쌍극트랜지스터 및 동일한 반도체벌크에서 얕은 에미터영역으로 구성되는 제2 쌍극트랜지스터를 포함하는 반도체장치의 제조방법에 있어서, 상기 얕은 에미터영역이 상기 반도체벌크에서 형성되는 영역으로 제1 도우펀트를 도입하는 단계, 상기 도입단계후에 상기 반도체 벌크에서 상기 깊은 에미터영역을 형성하기 위해 상기 제1 도우펀트보다 더큰 확산계수를 가지는 제2 도우펀트에 대해 열처리를 실시하는 단계로 구성되는 것을 특징으로 하는 제조방법.
  46. 동일한 반도체 벌크에서, 에미터영역으로 구성되는 상극트랜지스터 및 상기 에미터영역보다 실제로 더얕은 소오스영역과 상기 소오스영역에 둘러싸여 있는 게이트영역으로 구성되는 스태틱 유도 트랜지스터를 포함하는 반도체장치의 제조방법에 있어서, 상기 소오스영역이 상기 반도체벌크에 형성되는 영역으로 제1도우펀트를 도입시키는 단계, 상기 게이트영역이 상기 반도체 벌크에 형성되는 영역으로 제2 도우펀트를 도입시키는 단계, 상기 두 도입단계후에 상기 에미터영역을 형성하기 위한 열확산방법에 의해 반도체 벌크를 상기 제1 도우펀트보다 더 큰 확산계수를 갖는 제3도우펀트를 확산시키는 단계로 구성되는 것을 특징으로 하는 제조방법.
  47. 제46항에 있어서, 상기 반도체벌크가 실리콘인 것을 특징으로 하는 제조방법.
  48. 제47항에 있어서, 상기 제1도우펀트가 비소 또는 안티몬인 것을 특징으로 하는 제조방법.
  49. 제47항에 있어서, 상기 제2도우펀트가 보론인 것을 특징으로 하는 제조방법.
  50. 제47항에 있어서, 상기 제3도우펀트가 인 인것을 특징으로 하는 제조방법.
  51. 제46항에 있어서, 상기 제3도우펀트가 상기 열확산 방법이 800℃ 이상의 온도로 실시되는 것을 특징으로 하는 제조방법.
  52. 제51항에 있어서, 상기 제3도우펀트의 상기 열확산방법이 900℃ 내지 100℃의 온도에서 10분 내지 1시간의 기간동안 실시 되는 것을 특징으로 하는 제조방법.
  53. 제46항에 있어서, 상기 제1 및 제2도우펀트가 이온주입에 의해 상기 반도체벌크에서 상기영역으로 도입되고 제3도우펀트의 상기 열확산방법의 열에 의해 어닐링되는 것을 특징으로 하는 제조방법.
  54. 제46항에 있어서, 상기 제1도우펀트가 열확산 방법에 의해 상기 반도체 벌크로 도입되는 것을 특징으로 하는 제조방법.
  55. 제46항에 있어서, 상기 제2도우펀트가 열확산 방법에 의해 상기 반도체 벌크로 도입되는 것을 특징으로 하는 제조방법.
  56. 동일한 반도체 벌크에서, 에미터영역으로 구성되는 쌍극트랜지스터 및 상기 에미터영역보다 실제로 더얕은 소오스영역과 상기 소오스영역에 둘러싸여 있는 게이트영역으로 구성되는 스태틱 유도 트랜지스터를 포함하는 반도체장치의 제조방법에 있어서, 상기 소오스영역이 상기 반도체벌크에 형성되는 영역으로 제1도우펀트를 도입시키는 단계, 상기 게이트영역이 상기 반도체 벌크에 형성되는 영역으로 제2 도우펀트를 도입시키는 단계, 상기 에미터영역이 상기 반도체 벌크에 형성되는 영역으로 상기 제1 도우펀트보다 더큰 확산계수를 가지는 제3도우펀트를 주입시키는 단계, 상기 세 단계후에 상기 반도체 벌크에 상기 에미터영역을 형성하기 위해 상기 제3 도우펀트에 대해 열처리를 실시하는 단계로 구성되는 것을 특징으로 하는 제조방법.
  57. 제56항에 있어서, 상기 반도체벌크가 실리콘인 것을 특징으로 하는 제조방법.
  58. 제57항에 있어서, 상기 제1도우펀트가 비소 또는 안티몬인 것을 특징으로 하는 제조방법.
  59. 제57항에 있어서, 상기 제2도우펀트가 보론인 것을 특징으로 하는 제조방법.
  60. 제57항에 있어서, 상기 제3도우펀트가 인 인것을 특징으로 하는 제조방법.
  61. 제56항에 있어서, 상기 제3도우펀트를 위한 상기 열처리가 800℃ 이상의 온도로 실시되는 것을 특징으로 하는 방법.
  62. 제61항에 있어서, 상기 제3도우펀트를 위한 상기 열처리가 1000℃ 내지 1050℃의 온도에서 10분 내지 1시간의 기간동안 실시 되는 것을 특징으로 하는 제조방법.
  63. 제56항에 있어서, 상기 제1 및 제2도우펀트가 이온주입에 의해 상기 반도체벌크에서 상기영역으로 도입되고 제3도우펀트에 대한 상기 열처리로 동시에 어닐링되는 것을 특징으로 하는 제조방법.
  64. 제56항에 있어서, 상기 제1도우펀트가 열확산 방법에 의해 상기 반도체 벌크로 도입되는 것을 특징으로 하는 제조방법.
  65. 제56항에 있어서, 상기 제2도우펀트가 열확산 방법에 의해 상기 반도체 벌크로 도입되는 것을 특징으로 하는 제조방법.
  66. 동일한 반도체벌크에서, 에미터영역으로 구성되는 쌍극트랜지스터 및 상기 에미터영역보다 실제로 더 얕은 소오스영역과 상기 소오스영역에 둘러싸여 있는 게이트영역으로 구성되는 스태틱 유도 트랜지스터를 포함하는 반도체장치의 제조방법에 있어서, 상기 소오스영역이 상기 반도체벌크에 형성되는 영역으로 제1도우펀트를 도입시키는 단계, 상기 게이트영역이 상기 반도체벌크에 형성되는 영역으로 제2도우펀트를 도입시키는 단계, 상기 두 도입단계후에 상기 반도체벌크에서 상기 에미터영역을 형성하기 위해 상기 제1도우펀트보다 더큰 확산계수를 갖는 제3도우펀트에 대해 열처리를 실시하는 단계로 구성되는 것을 특징으로 하는 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019840007463A 1983-11-30 1984-11-28 반도체장치의 제조방법 KR910002294B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP58227261A JPS60117765A (ja) 1983-11-30 1983-11-30 半導体装置の製造方法
JP???58-227261 1983-11-30
JP58-227261 1983-11-30

Publications (2)

Publication Number Publication Date
KR850004177A true KR850004177A (ko) 1985-07-01
KR910002294B1 KR910002294B1 (ko) 1991-04-11

Family

ID=16858045

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019840007463A KR910002294B1 (ko) 1983-11-30 1984-11-28 반도체장치의 제조방법

Country Status (5)

Country Link
US (1) US4783423A (ko)
EP (1) EP0143670B1 (ko)
JP (1) JPS60117765A (ko)
KR (1) KR910002294B1 (ko)
DE (1) DE3482526D1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6393153A (ja) * 1986-10-07 1988-04-23 Toshiba Corp 半導体装置の製造方法
EP0627767B1 (en) * 1988-06-27 2002-11-06 Texas Instruments Incorporated Process for fabricating JFET transistors and capacitors
JP2549726B2 (ja) * 1989-01-30 1996-10-30 株式会社東芝 半導体集積回路とその製造方法
IT1234252B (it) * 1989-06-16 1992-05-14 Sgs Thomson Microelectronics Dispositivo a semiconduttore comprendente un circuito di comando e uno stadio di potenza a flusso di corrente verticale integrati in modo monolitico nella stessa piastrina e relativo processo di fabbricazione
US5005061A (en) * 1990-02-05 1991-04-02 Motorola, Inc. Avalanche stress protected semiconductor device having variable input impedance
US6566217B1 (en) 1996-01-16 2003-05-20 Mitsubishi Denki Kabushiki Kaisha Manufacturing process for semiconductor device
KR100256169B1 (ko) * 1996-01-16 2000-05-15 다니구찌 이찌로오, 기타오카 다카시 반도체 장치 및 그 제조방법
SE514707C2 (sv) * 1998-11-04 2001-04-02 Ericsson Telefon Ab L M Metod för halvledartillverkning
US7067383B2 (en) * 2004-03-08 2006-06-27 Intersil Americas, Inc. Method of making bipolar transistors and resulting product

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3594241A (en) * 1968-01-11 1971-07-20 Tektronix Inc Monolithic integrated circuit including field effect transistors and bipolar transistors,and method of making
NL162511C (nl) * 1969-01-11 1980-05-16 Philips Nv Geintegreerde halfgeleiderschakeling met een laterale transistor en werkwijze voor het vervaardigen van de geintegreerde halfgeleiderschakeling.
US3758831A (en) * 1971-06-07 1973-09-11 Motorola Inc Transistor with improved breakdown mode
US3953255A (en) * 1971-12-06 1976-04-27 Harris Corporation Fabrication of matched complementary transistors in integrated circuits
JPS49114882A (ko) * 1973-02-28 1974-11-01
JPS5180786A (ko) * 1975-01-10 1976-07-14 Nippon Electric Co
JPS5269587A (en) * 1975-12-08 1977-06-09 Hitachi Ltd Device and manufacture for high voltage resisting semiconductor
US4120707A (en) * 1977-03-30 1978-10-17 Harris Corporation Process of fabricating junction isolated IGFET and bipolar transistor integrated circuit by diffusion
DE2715158A1 (de) * 1977-04-05 1978-10-19 Licentia Gmbh Verfahren zur herstellung mindestens einer mit mindestens einer i hoch 2 l-schaltung integrierten analogschaltung
JPS53143184A (en) * 1977-05-20 1978-12-13 Matsushita Electric Ind Co Ltd Production of semiconductor integrated circuit
US4133701A (en) * 1977-06-29 1979-01-09 General Motors Corporation Selective enhancement of phosphorus diffusion by implanting halogen ions
JPS5555559A (en) * 1978-10-19 1980-04-23 Toshiba Corp Method of fabricating semiconductor device
JPS55153365A (en) * 1979-05-17 1980-11-29 Toshiba Corp Manufacturing method of semiconductor device
JPS56115525A (en) * 1980-02-18 1981-09-10 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device
JPS5858763A (ja) * 1981-10-05 1983-04-07 Toshiba Corp 半導体装置の製造方法
JPS5933860A (ja) * 1982-08-19 1984-02-23 Toshiba Corp 半導体装置およびその製造方法
US4553318A (en) * 1983-05-02 1985-11-19 Rca Corporation Method of making integrated PNP and NPN bipolar transistors and junction field effect transistor

Also Published As

Publication number Publication date
EP0143670B1 (en) 1990-06-13
JPS60117765A (ja) 1985-06-25
US4783423A (en) 1988-11-08
DE3482526D1 (de) 1990-07-19
EP0143670A3 (en) 1987-03-11
JPH0481866B2 (ko) 1992-12-25
KR910002294B1 (ko) 1991-04-11
EP0143670A2 (en) 1985-06-05

Similar Documents

Publication Publication Date Title
KR910007081A (ko) 반도체 장치 제조 공정
KR930011273A (ko) 반도체 셸로우 접합 형성방법과 셸로우 소스 및 드레인 영역을 갖는 전계 효과 트랜지스터 제조방법
SE9601174D0 (sv) A method for producing a semiconductor device having a semiconductor layer of SiC and such a device
KR950034842A (ko) 저 접합 누설 금속산화물 반도체 전계효과 트랜지스터
KR850002177A (ko) 얕은 n형 영역을 형성하는 방법
JPS6362227A (ja) Ｐ型ド−パントの特性のその他のｐ型ド−パントでの修正
KR970054321A (ko) 반도체 장치 및 집적회로 제조방법
KR850004177A (ko) 반도체장치의 제조방법
US4851360A (en) NMOS source/drain doping with both P and As
CA1222835A (en) Shallow-junction semiconductor devices
KR930020664A (ko) 반도체 웰의 구조 제조 방법
US5933740A (en) RTP booster to semiconductor device anneal
JPH0366165A (ja) 半導体基板への不純物拡散方法
KR920017242A (ko) 바이씨모스장치의 제조방법
KR970072066A (ko) 보다 얕은 접합을 이루기 위하여 도펀트 주입에 앞서 사용되는 서브-비정질화 드레시홀드량 주입 에너지를 최적화하는 방법
KR950026029A (ko) Mos트랜지스터 반도체 장치 및 그의 제조방법
KR970052167A (ko) 반도체소자제조에 있어서 양호한 기판표면을 갖는 확산영역형성방법
JPH0368134A (ja) 半導体装置の製造方法
KR960043050A (ko) 반도체 소자의 트랜지스터 제조방법
KR100477940B1 (ko) 반도체 소자의 얇은 접합 형성 방법
KR960026141A (ko) 실리콘 기판에 의한 얕은 접합층 저온 형성방법
KR910013579A (ko) npn바이폴라 트랜지스터를 가진 반도체 디바이스의 제조방법
KR980005445A (ko) 누설전류가 저감되는 실리콘기판에의 얕은 접합층 형성방법
KR910010736A (ko) 반도체 장치의 제조방법
JPS633448A (ja) 相補型ｍｏｓデバイスとその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee