KR940006256A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법

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Abstract

아날로그 회로에 적합한, 비정도가 높은 캐패시터와 저저항인 폴리실리콘 게이트 전극 및 저항체를 가지고, 양산성이 높은 반도체 장치 및 그 제조 방법이 제공된다.
본 발명에 따르면, 다결정 실리콘층과 실리사이드층과의 적층 구조의 게이트를 가진 트랜지스터와 다결정 실리콘의 열산화막을 층간 절연막으로 하고, 다결정 실리콘을 양 전극으로 한 캐패시터를 형성하고, 전압 계수가 우수한 캐패시터와 고저항율이 필요한 저항 소자, 고속성이 요구되는 게이트부 및 배선부를 동일 기판상에 형성하여 신뢰성 높은 반도체 장치를 제공한다. 제1마스크체는 상부 전극의 상면 및 측면을 덮고 있어서 상부 전극의 필요없는 에칭을 방지할 수 있으며, 제2다결정 실리콘층을 도핑할 때 제1다결정 실리콘으로 형성되는 게이트 전극 및 저항체도 저저항화되어 유니트 캐패시터의 하부 전극의 시트 저항을 30 내지 1000

Description

반도체 장치 및 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 반도체 장치 제조 방법의 제1실시예를 설명하기 위한 공정도로 (A) 내지 (F)는 각 공정후의 반도체 장치의 구성을 도시하는 개략 단면도.

Claims (21)

  1. 반도체 기판상에 설치되어 다결정 실리콘층과 금속 실리사이드층으로 이루어지는 게이트 전극을 갖는 MOS트랜지스터 및 하부 전극층을 형성하고 있는 제 1다결정 실리콘층과 층간 절연층 및 상부 전극층을 형성하고 있는 제2다결정 실리콘층으로 이루어지는 캐패시터를 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 캐패시터는 절연층에 의해 상기 상부 전극층 및 그 측면이 덮혀 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 금속 실리사이드는 WSi, MoSi2, TiSi2, TaSi2, CoSi2에서 선택된 하나 이상의 층으로 이루어지는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 층간 절연층이 SiO2인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 제2다결정 실리콘층을 덮는 절연층이 Si02인 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 제2다결정 실리콘층을 덮는 절연층이 SiN인 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 제1다결정 실리콘층의 시트 저항값이 30 내지 1000인 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 상기 캐패시터는 유니트 캐패시터인 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 하부 전극층 부분의 저항이 다른 다결정 실리콘층의 저항보다 큰 것을 특징으로하는 반도체 장치.
  10. 반도체 기판상에 설치되어 다결정 실리콘층과 금속 실리사이드층으로 이루어지는 게이트 전극을 갖는 MOS트랜지스터, 하부 전극층을 형성하고 있는 제1다결정 실리콘층과 층간 절연막 및 상부 전극층을 형성하는 제2다결정 실리콘층으로 이루어지는 캐패시터 및 다결정 실리콘층 단층으로 이루어지는 저항체를 갖는 것을 특징으로 하는 반도체 장치.
  11. 다결정 실리콘으로 구성되는 캐패시터 하부 전극의 불순물 농도가 그 주변부의 불순물 농도보다 상대적으로 낮고, 시트 저항값이 30 내지 1000범위인 것을 특징으로 하는 반도체 장치.
  12. 반도체 기판상에 필드 산화막 및 게이트 산화막을 형성하고, 제1다결정 실리콘층을 퇴적해서 상기 제1다결정 실기콘층상에 절연층을 형성하고 상기 절연층상에 제2다결정 실리콘층을 형성하고, 캐패시터의 상부 전극층으로 되는 부분을 남겨서 상기 제2다결정 실리콘층을 에칭하며 상기 상부 전극층 및 그 측면을 덮는 제1마스크체를 선택적으로 피착하고, 이어서 금속 실리사이드층을 형성한 후 MOS 트랜지스터의 게이트 전극으로 되는 부분에 제2마스크체를 형성해서 상기 제1다결정 실리콘층과 상기 금속 실리사이드층을 에칭하고, 다결정 실리콘층과 금속 실리사이드층과의 적층 구조로 이루어지는 게이트 전극과 다결정 실리콘층의 전극 및 실리콘 산화막의 층간 절연막으로 이루어지는 캐패시터를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서, 상기 제1마스크체는 절연층인 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서, 상기 제1마스크체는 CVD에 의해 형성되는 SiO2인 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제13항에 있어서, 상기 제1마스크체는 CVD에 의해 형성되는 SiN인 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제12항에 있어서, 상기 금속 실리사이드는 WSi, MoSi2, TiSi2, TaSi2, CoSi2에서 선택된 하나 이상의 층으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제12항에 있어서, 상기 제1다결정 실리콘층에 시트 저항이 30 내지 1000이 되도록 불순물을 확산하는 것을 특징으로 하는 반도체의 장치의 제조 방법.
  18. 반도체 기판상에 필드 산화막 및 게이트 산화막을 형성하고, 제1다결정 실리콘층을 퇴적하여 상기 제1다결정 실리콘층상에 절연층을 형성하고, 상기 절연층상에 제2다결정 실리콘층을 형성해서 캐패시터의 상부 전극층으로 되는 부분을 남기고, 상기 제2다결정 실리콘층을 에칭하고, 상기 상부 전극층 및 그 측면과 다결정 실리콘층 단층의 저항체로 되는 부분을 덮는 제 1마스크체를 선택적으로 피착하고, 이어서 금속 실리사이드층을 형성한 후 MOS 트랜지스터의 게이트 전극으로 되는 부분에 제2마스크체를 형성해서 상기 제1다결정 실리콘층과 상기 금속 실리사이드층을 에칭하고, 다결정 실리콘층과 금속 실리사이드층과의 적층 구조로 이루어지는 게이트 전극과 다결정 실리콘층의 전극 및 실리콘 산화막의 층간 절연막으로 이루어지는 캐패시터와 다결정 실리콘층 단층으로 이루어지는 저항체를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서, 상기 제2다결정 실리콘층을 에칭함과 동시에 상기 제1다결정 실리콘층상의 절연층을 에칭하고, 이어서 불순물을 확산해서 상기 제2다결정 실리콘층과 상기 제2다결정 실리콘층으로 덮혀 있지 않은 상기 제1다결정 실리콘층과의 저항을 낮추는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 반도체 기판상에 형성된 산화막상에 제1폴리실리콘막을 형성하는 공정, 상기 제1폴리실리콘막에 대해 불순물을 확산해서 제1폴리실리론막의 시트 저항값을 30 내지 1000범위 내로 제어하는 공정, 시트 저항 제어 공정 후의 제1폴리실리콘막상에 절연막을 개재하여 캐패시터의 상부 전극으로 되는 제2폴리실리콘막을 형성하는 공정, 상기 제2폴리실리콘막을 패터닝해서 유니트 캐패시터의 상부 전극을 형성하는 공정, 패터닝에 의해 남겨진 상기 제2폴리실리콘막을 마스크로 해서 상기 제1폴리실리콘막에 대해 다시 불순물을 확산함으로써 상기 제2폴리실리콘막의 하측의 제1폴리실리콘막인, 시트 저항값이 제어된 제1폴리실리콘막을 제외한 다른 부분의 불순물 농도를 높이는 공정 및 상기 제1폴리실리콘막을 패터닝해서 게이트 및 유니트 캐패시터의 하부 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 반도체 기판상에 형성된 산화막상에 제1폴리실리콘막을 형성하는 공정, 상기 제1폴리실리콘막에 대해 불순물을 확산해서 제1폴리실리콘막의 시트 저항값을 30내지 1000범위 내로 제어하는 공정, 상기 제1폴리실리콘막에 대해 패터닝해서 게이트 및 캐패시터의 하부 전극을 형성하는 공정, 패터닝 공정에 의해 패터닝된 상기 제1폴리실리콘막상에 층간 절연막을 형성한 후에 그 층간 절연막상에 캐패시터의 상부 전극으로 되는 제2폴리실리콘막을 형성하는 공정, 상기 제2폴리실리콘막을 패터닝하는 공정 및 제2폴리실리콘막에 대해 불순물을 확산해서 상기 제2폴리실리콘막의 하측의 제1폴리실리콘막인 시트 저항값이 제어된 제1폴리실리콘막을 제외한 다른 부분의 불순물 농도를 높이는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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