KR20000027912A - 강유전체 메모리 장치 - Google Patents

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KR20000027912A
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전병길
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윤종용
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Abstract

본 발명의 강유전체 메모리 장치에서는 기준 셀 블럭들이 코어의 주변 영역에 배치되지 않고 각 메모리 셀 블럭들과 함께 코어 영역에 배치된다. 또한, 각 기준 셀이 각 메모리 셀과 동일한 사이즈 및 구조를 갖도록 형성된다. 이로써, 각 감지 증폭기에 의한 메모리 셀과 기준 셀간의 비교 동작이 동일한 감지 조건하에서 수행될 있기 때문에 데이터 감지 동작의 신뢰도가 종래에 비해 더욱 개선된다. 또한, 기준 셀이 메모리 셀과 함께 코어 영역에 형성되기 때문에 그 영역들 사이의 단차를 줄이기 위한 더미 셀들을 용이하게 형성할 수 있다. 이는 큰 단차에 기인한 공정 결함의 감소 및 제품의 수율의 증대를 가져온다.

Description

강유전체 메모리 장치(Ferroelectric Memory Device)
본 발명은 불휘발성 반도체 메모리 장치(non-volatile semiconductor memory device)에 관한 것으로, 더 구체적으로는 강유전체 메모리 장치(ferroelectric memory device)에 관한 것이다.
도 1은 전형적인 강유전체 메모리 장치의 코어 회로의 단위 구성을 보여주고 있다. 상기 강유전체 메모리 장치는 상부 워드 라인들(WL_0T 내지 WL_mT), 상부 플레이트 라인(PL_0T 내지 PL_mT), 상부 비트 라인들(BL_0T, BL_1T, ...), 상부 메모리 셀 블럭(top memory cell block)(100)과, 상부 기준 셀 블럭(top reference cell block)(102), 하부 워드 라인들(WL_0B 내지 WL_mB), 하부 플레이트 라인(PL_0B 내지 PL_mB), 하부 비트 라인들(BL_0B, BL_1B, ...), 하부 메모리 셀 블럭(bottom memory cell block)(100'), 하부 기준 셀 블럭(bottom reference cell block)(102'), 그리고 센스 앰프 및 이퀄라이징 블럭(sense amp & equalizing block)(104)을 구비하고 있다. 상부 및 하부 메모리 셀 블럭들(100 및 100') 그리고 상부 및 하부 기준 셀 블럭들(102 및 102')의 각 셀은 하나의 전달 트랜지스터(또는 선택 트랜지스터)(예를 들면, 12) 및 하나의 강유전체 커패시터(예를 들면, 16)로 구성된다.
도 1에 도시된 바와 같이, 상기 메모리 장치는 센스 앰프 및 이퀄라이징 블럭(104)을 중심으로 상부 블럭들(100, 102)과 하부 블럭들(100', 102')이 대칭적으로 배치되어 있는 코어 구조를 갖고 있다. 또, 각 센스 앰플리파이어(sense amplifier)(40 또는 50)는 대응하는 비트 라인 쌍(BL_0T 및 BL_0B; 또는 BL_1T 및 BL_1B)에 의해 공유된다.
또한, 상기 강유전체 메모리 장치는 상부 및 하부 비트 라인 프리챠지 블럭들(106 및 106'), 상부 및 하부 열 선택 블럭들(108 및 108'), 그리고 동작에 필요한 각종 제어 신호들 및 데이터 신호들을 제공하기 위한 컨트롤 및 데이터 라인들을 구비하고 있다.
도 2는 위와 같은 구성을 갖는 강유전체 메모리 장치의 기입(wirte) 및 독출(read) 동작을 예시하는 타이밍도이다. 다음에는 도 1 및 2를 참조하여 상기 메모리 장치의 기입 및 독출 동작에 대해 상세히 설명한다.
먼저, 상기 강유전체 메모리 장치의 기입 동작을 설명한다.
상부 및 하부 비트 라인 프리챠지 제어 라인들(BLPR_T 및 BLPR_B)이 하이 레벨(high level)로 활성화되어 있는 상태, 바꾸어 말해, 상부 및 하부 비트 라인 프리챠지 블럭들(106 및 106')에 의해 상부 및 하부 비트 라인들(BL_0T, BL_1T,BL_0B 및 BL_1B)이 로우 레벨(즉, 접지 레벨)로 프리챠지 되어 있는 상태에서 기입 동작이 시작되면, 상기 제어 라인들(BLPR_T 및 BLPR_B)이 비활성화되어서 로우 레벨로 떨어진다. 이어, 어드레스(address)에 의해, 상부 워드 라인들(WL_0T 내지 WL_mT) 또는 하부 워드 라인들(WL_0B 내지 WL_mB) 중 하나와 하부 기준 워드 라인(WL_RB) 또는 상부 기준 워드 라인(WL_RT)이 선택된다. 여기서는 설명의 편의상, 상부 워드 라인 WL_0T 및 하부 기준 워드 라인 WL_RB가 선택된 경우를 예로 들어 상기 강유전체 메모리 장치의 기입 및 독출 동작들에 대해서 기술한다. 물론, 이 경우에는 대응하는 전달 트랜지스터들(12, 14, 32' 및 34')이 열려진 상태로 되어서 각 비트 라인들(BL_0T, BL_1T, BL_0B 및 BL_1B)과 이들에 대응하는 셀 커패시터들(16, 18, 36' 및 38')이 상호 전기적으로 연결된다. 이 분야의 통상적이 지식을 가진 자라면, 바로 이전의 기입 또는 독출 동작에 의해, 하부 기준 셀 블럭(102')의 한 쌍의 셀 커패시터들 중 하나, 예컨대, 36'(또는 38')에 데이터 "1"이 저장되어 있으면 다른 하나, 예컨대, 38'(또는 36')에는 데이터 "0"이 미리 저장되어 있다는 것을 잘 이해할 수 있을 것이다.
다음, 하부 등화 제어 라인(BLEQ_B)이 활성화되어서 하이 레벨로 상승한다. 이로써, 등화 트랜지스터(equalizing transistor 13)에 의해 하부 비트 라인 쌍(BL_0B 및 BL_1B)의 전위들이 상호 동등해 진다. 이때, 상부 및 하부 플레이트 라인들(PL_0T 및 PL_RB)을 통해 해당 강유전체 커패시터들(16, 18, 36' 및 38')로 펄스가 인가되면, 상기 커패시터들(16, 18, 36' 및 38')에 저장된 데이터가 대응하는 비트 라인들(BL_0T, BL_1T, BL_0B 및 BL_1B)로 각각 전달된다. 이어서, 상기 하부 등화 제어 라인(BLEQ_B) 및 하부 기준 워드 라인(WL_RB)은 비활성화된다.
이후, P-센스 앰프 구동 라인(SAP)이 로우에서 하이 레벨로 그리고 N-센스 앰프 구동 라인(SAN)이 하이에서 로우 레벨로 천이하면, 센스 앰플리파이어들(40 및 50)이 데이터의 감지 및 증폭 동작을 수행한다. 이때, 각 센스 앰플리파이어는 각 쌍의 대응하는 상부 및 하부 비트 라인들(BL_0T 및 BL_0B; 또는 BL_1T 및 BL_1B) 상의 전위들을 상호 비교해서, 해당 상부 비트 라인 상의 전위가 대응하는 하부 비트 라인 상의 그것보다 낮으면(즉, 해당 메모리 셀의 데이터가 "0"이면) 해당 상부 비트 라인을 로우 레벨로 떨어뜨리고, 그 반대이면(즉, 해당 메모리 셀의 데이터가 "1"이면), 해당 상부 비트 라인을 하이 레벨로 끌어올린다.
다음, 하부 기준 열 선택 라인(RPS_B)이 하이 레벨로 활성화되면, 하부 기준 데이터 라인 쌍(RFDIN_B 및 RFDINB_B) 상의 상보적인 데이터(즉, RFDIN_B 상의 데이터가 "1" 이면 RFDINB_B 상의 데이터는 "0", 또는 이와 반대임)가 게이트 트랜지스터들(9' 및 11')을 통해 기준 셀 커패시터들(32' 및 34')에 각각 기입된다.
또한, 이때, 상부 메인 열 선택 라인(Y_T)이 하이 레벨로 활성화되어서 상부 열 선택 블럭(108) 내의 게이트 트랜지스터들(1 및 3)이 열리게 된다. 이로써, 상부 데이터 라인들(SDL_0T 및 SD_1T)로부터의 기입 데이터가 상기 게이트 및 전달 트랜지스터들(1, 3, 12 및 14)을 통해 메모리 셀 커패시터들(16 및 18)로 기입된다. 이후, 다음의 기입 또는 독출 동작을 대비하기 위해, 상부 및 하부 비트 라인 프리챠지 제어 라인들(BLPR_T 및 BLPR_B)이 활성화되는 것에 의해 상부 및 하부 비트 라인들(BL_0T, BL_1T,BL_0B 및 BL_1B)은 다시 프리챠지 된다.
다음에는 상기 강유전체 메모리 장치의 독출 동작에 대해 설명한다. 이 독출 동작 역시 위에서 기술한 기입 동작과 거의 유사하게 다음과 같이 수행된다.
상부 및 하부 비트 라인들(BL_0T, BL_1T,BL_0B 및 BL_1B)이 프리챠지 되어 있는 상태에서 독출 동작이 시작되어서 상부 워드 라인 WL_0T 및 하부 기준 워드 라인 WL_RB가 선택되면, 대응하는 전달 트랜지스터들(12, 14, 32' 및 34')이 열려진 상태로 되어서 각 비트 라인들(BL_0T, BL_1T, BL_0B 및 BL_1B)과 이들에 대응하는 셀 커패시터들(16, 18, 36' 및 38')이 상호 전기적으로 연결된다.
다음, 하부 등화 제어 라인(BLEQ_B)이 활성화됨으로써, 하부 비트 라인 쌍(BL_0B 및 BL_1B)의 전위들이 상호 동등해 진다. 바로 이때, 상부 및 하부 플레이트 라인들(PL_0T 및 PL_RB)을 통해 해당 강유전체 커패시터들(16, 18, 36' 및 38')로 펄스가 인가되면, 상기 커패시터들(16, 18, 36' 및 38')에 저장된 데이터가 대응하는 비트 라인들(BL_0T, BL_1T, BL_0B 및 BL_1B)로 각각 전달된다.
이어서, 상기 하부 등화 제어 라인(BLEQ_B) 및 하부 기준 워드 라인(WL_RB)이 비활성화된다. 이후, P-센스 앰프 구동 라인(SAP)이 로우에서 하이 레벨로 그리고 N-센스 앰프 구동 라인(SAN)이 하이에서 로우 레벨로 천이하면, 센스 앰플리파이어들(40 및 50)에 의해 대응하는 쌍의 비트 라인들(BL_0T 및 BL_0B; 또는 BL_1T 및 BL_1B)에 대한 감지 증폭 동작이 수행된다.
다음, 하부 기준 열 선택 라인(RPS_B)이 활성화되면, 먼저 하부 기준 데이터 라인 쌍(RFDIN_B 및 RFDINB_B) 상의 상보적인 데이터(즉, RFDIN_B 상의 데이터가 "1" 이면 RFDINB_B 상의 데이터는 "0", 또는 이와 반대임)가 게이트 트랜지스터들(9' 및 11')을 통해 기준 셀 커패시터들(32' 및 34')에 각각 기입된다. 또한, 이때, 상부 메인 열 선택 라인(Y_T)이 활성화되어서 상부 열 선택 블럭(108) 내의 게이트 트랜지스터들(1 및 3)이 열리게 된다. 이로써, 상부 비트 라인들(BL_0T 및 BL_1T) 상의 독출 데이터가 상기 게이트 및 전달 트랜지스터들(1, 3, 12 및 14)을 통해 상부 데이터 라인들(SDL_0T 및 SD_1T)로 각각 전달된다.
이후, 다음 동작을 위해서, 상부 및 하부 비트 라인 프리챠지 제어 라인들(BLPR_T 및 PLPR_B)이 활성화됨으로써 상부 및 하부 비트 라인들(BL_0T, BL_1T,BL_0B 및 BL_1B)은 다시 프리챠지 된다.
이상과 같은 종래의 강유전체 메모리 장치에서, 각 기준 셀은 각 메모리 셀보다 커야하는데, 그 이유로는 상기 메모리 장치는 외부로부터의 데이터가 비트 라인들이 아니라 별도의 데이터 라인들(RFDIN_T, RFDINB_T, RFDIN_B 및 RFDINB_B)을 통해 기준 셀들로 기입되는 구조를 갖고 있기 때문이다. 다시 말해, 데이터 라인들(RFDIN_T, RFDINB_T, RFDIN_B 및 RFDINB_B)이 큰 로딩(loading)을 갖기 때문에 그것을 고려해서 각 기준 셀은 메모리 셀에 비해 크게 형성된다. 이로 인해, 큰 셀 사이즈의 기준 셀은 작은 셀 사이즈의 메모리 셀과 함께 코어 영역 내에 형성되지 못하고(왜냐하면, 기준 셀들과 메모리 셀들이 동일 영역에 형성되는 경우에는 불규칙한 패턴 및 셀 피치의 불균일로 인해 공정 결함 발생율이 높아지기 때문임) 주변 영역에 형성된다. 이는 감지 증폭기가 동일한 감지 조건하에서 메모리 셀과 기준 셀의 데이터를 상호 비교할 수 없도록 하여 데이터 감지의 오류가 발생될 확률이 높다.
또한, 코어 영역과 주변 영역간의 급격한 단차(큰 단차는 각종 배선층 등의 형성을 곤란하게 함)를 줄이기 위해서는 그들의 중간 영역에 더미 셀들(dummy cells)을 형성하는 것이 필요한데, 기준 셀들의 구조의 상이함으로 인해 더미 셀들을 형성하는 것이 곤란해진다.
따라서, 본 발명의 주된 목적은 코어 영역과 주변 영역의 단차가 작은 강유전체 메모리 장치를 제공하는 것이다.
발명의 또 다른 목적은 감지 증폭기가 메모리 셀의 데이터와 기준 셀의 데이터를 동일한 조건하에서 감지 증폭할 수 있는 코어 구조를 가지는 강유전체 메모리 장치를 제공하는 것이다.
도 1은 종래의 강유전체 메모리 장치의 코어 및 그 주변회로의 구성을 보여주는 도면;
도 2는 도 1의 메모리 장치의 기입 및 독출 동작들을 예시하는 타이밍도;
도 3은 본 발명에 따른 강유전체 메모리 장치의 바람직한 실시예의 코어 및 그 주변회로의 구성을 보여주는 도면; 그리고
도 4는 도 3의 메모리 장치의 기입 및 독출 동작들을 예시하는 타이밍도이다.
*도면의 주요 부분에 대한 부호의 설명*
WL_0T~WL_mT, WL_0B~WL_mB : 워드 라인들
PL_0T~PL_mT, PL_0B~PL_mB : 플레이트 라인들
BL_0T, BL_1T, BL_0B, BL_1B : 비트 라인들
302, 302' : 비트 라인 프리챠지 블럭들
304, 304' : 기준 데이터 패스 블럭들
306, 306' : 기준 셀 블럭들
308a, 308b, 308a', 308b' : 메모리 셀 블럭들
310, 310' : 비트 라인 이퀄라이징 블럭들
312, 312' : 열 선택 블럭들
314 : 센스 앰프 블럭
상기 목적들을 달성하기 위한 본 발명의 특징에 따르면, 강유전체 메모리 장치는 워드 라인들과; 비트 라인들과; 상기 비트 라인들에 연결되는 센스 앰플리파어들과; 복수 개의 메모리 셀들의 어레이 및; 복수 개의 기준 셀들의 어레이를 포함하되; 상기 각 기준 셀들은 상기 각 메모리 셀들과 동일한 크기를 갖도록 형성된다. 상기 각 기준 셀들은 상기 각 메모리 셀들과 함께 코어 영역에 배치된다. 이는 상기 각 기준 셀들로 기입되는 데이터가 상기 비트 라인들을 통해 상기 각 기준 셀들로 전달되도록 하는 구조에 의해 달성된다. 또한, 기준 셀 어레이는 메모리 셀 어레이의 중간에 배치되는 것이 바람직하다. 이와 같이 기준 셀 블럭이 메모리 셀 블럭의 중간에 삽입되면, 로딩(loading)이 가장 큰 워드 라인과 관련된 메모리 셀과 기준 셀이 서로 비교되는 최악의 경우를 피할 수 있어 감지 증폭 동작이 안정될 수 있다.
이상과 같이, 본 발명에 따르면, 각 감지 증폭기에 의한 메모리 셀과 기준 셀 간의 비교 동작이 동일한 감지 조건하에서 수행될 있어서 데이터 감지 동작의 신뢰도가 종래에 비해 더욱 개선된다. 또한, 기준 셀이 메모리 셀과 함께 코어 영역에 형성되기 때문에 그 영역들 사이의 단차를 줄이기 위한 더미 셀들을 용이하게 형성할 수 있다. 이로써, 큰 단차로 인한 공정 결함을 줄이 수 있어서 제품의 수율을 증대시킬 수 있다.
다음에는 첨부된 도면들을 참조하여 본 발명에 대해 상세히 설명한다.
도 3은 본 발명에 따른 강유전체 메모리 장치의 바람직한 실시예의 코어 및 그 주변회로의 구성을 보여주고 있고, 도 4는 도 3의 메모리 장치의 기입 및 독출 동작들을 보여주는 타이밍도이다.
먼저 도 3을 참조해서, 본 발명에 따른 강유전체 메모리 장치는 상부 워드 라인들(WL_0T 내지 WL_mT), 상부 플레이트 라인들(PL_0T 내지 PL_mT), 상부 비트 라인들(BL_0T, BL_1T, ...), 상부 비트 라인 프리챠지 블럭(302), 상부 기준 데이터 패스 블럭(top reference data path block)(304), 상부 기준 셀 블럭(306), 이 블럭(306) 양측에 배치되는 상부 메모리 셀 블럭들(308a 및 308b), 상부 비트 라인 이퀄라이징 블럭(310), 상부 열 선택 블럭(312), 센스 앰프 블럭(314), 하부 워드 라인들(WL_0B 내지 WL_mB), 하부 플레이트 라인들(PL_0B 내지 PL_mB), 하부 비트 라인들(BL_0B, BL_1B, ...), 하부 비트 라인 프리챠지 블럭(302'), 하부 기준 데이터 패스 블럭(bottom reference data path block)(304'), 하부 기준 셀 블럭(306'), 역시 이 블럭(306') 양측에 배치되는 하부 메모리 셀 블럭들(308a' 및 308b'), 하부 비트 라인 이퀄라이징 블럭(310') 및, 하부 열 선택 블럭(312')으로 구성된다.
비트 라인 프리챠지 블럭들(302 및 302') 내의 각 트랜지스터(60, 61, 60' 또는 61')의 전류 통로는 대응하는 비트 라인(BL_0T, BL_1T, BL_0B 또는 BL_1B)과 접지 전압 사이에 접속된다. 이들 트랜지스터들 중의 상측의 트랜지스터들(60, 61)의 게이트들은 상부 비트 라인 프리챠지 제어 라인(BLPR_T)에 공통적으로 그리고 하측의 트랜지스터들(60' 및 61')의 게이트들은 하부 비트 라인 프리챠지 제어 라인(BLPR_B)에 공통적으로 접속된다. 기준 데이터 패스 블럭(304 및 304') 내의 각 트랜지스터(62, 63, 62' 또는 63')의 전류 통로는 대응하는 비트 라인(BL_0T, BL_1T, BL_0B 또는 BL_1B)과 대응하는 데이터 라인(RFDIN_T 또는 RFDIN_B) 사이에 접속된다. 이들 트랜지스터들 중의 상측의 트랜지스터들(62, 63)의 게이트들은 제어 라인(RPS_T)에 공통적으로 그리고 하측의 트랜지스터들(62' 및 63')의 게이트들은 제어 라인(RPS_B)에 공통적으로 접속된다.
상부 및 하부 메모리 셀 블럭들(308a, 308b, 308a' 및 308b') 그리고 상부 및 하부 기준 셀 블럭들(306 및 306')의 각 셀은 대응하는 비트 라인(BL_0T, BL_1T, BL_0B 또는 BL_1B)과 대응하는 워드 라인(WL_0T, ..., WL_mT, WL_RT, WL_0B, ..., WL_mB, 또는 WL_RB)에 접속되는 하나의 전달 트랜지스터(예를 들면, 64), 그리고 상기 대응하는 전달 트랜지스터와 대응하는 플레이트 라인(PL_0T, ..., PL_mT, PL_RT, PL_0B, ..., PL_mB, 또는 PL_RB) 사이에 접속되는 하나의 강유전체 커패시터(예를 들면, 66)로 구성된다. 각 행(row) 상의 워드 라인(WL_0T, ..., WL_mT, WL_RT, WL_0B, ..., WL_mB, 또는 WL_RB)에는 복수 개의 대응하는 전달 트랜지스터들의 게이트들이 접속된다.
각 비트 라인 프리챠지 블럭(310) 또는 (310')은 대응하는 한 쌍의 비트 라인들(BL_0T 및 BL_1T) 또는 (BL_0B 및 BL_1B)간의 전위를 등화 하기 위한 하나의 이퀄라이징 트랜지스터(76) 또는 (76')와, 상기 센스 앰프 블럭(314)과 대응하는 비트 라인들(BL_0T 및 BL_1T) 또는 (BL_0B 및 BL_1B)을 상호 전기적으로 분리하기 위한 두 개의 아이솔레이션 트랜지스터들(isolation transistors)(79 및 80) 또는 (79' 및 80')로 구성된다. 상기 이퀄라이징 트랜지스터들(76 및 76')의 게이트들은 제어 라인들(BLEQ_T 및 BLEQ_B)에 각각 접속된다. 상기 상부 아이솔레이션 트랜지스터들(79 및 80)의 게이트들은 제어 라인(REF_UP)에 공통적으로 그리고 상기 하부 아이솔레이션 트랜지스터들(79' 및 80')의 게이트들은 제어 라인(REF_DN)에 공통적으로 접속된다.
센스 앰프 블럭(314) 내의 각 센스 앰플리파이어(89) 또는 (90)은 두 개의 N-채널 MOS 트랜지스터들(81 및 82) 또는 (85 및 86)과 두 개의 P-채널 MOS 트랜지스터들(83 및 84) 또는 (87 및 88)로 구성되며, 상기 트랜지스터들(81 내지 84) 또는 (85 내지 88)은 래치 구조를 이루고 있다.
도 3에 도시된 바와 같이, 상기 강유전체 메모리 장치는 센스 앰프 블럭(314)을 중심으로 상부 회로들과 하부 회로들이 대칭적으로 배치되어 있는 코어 구조를 갖고 있다. 또, 각 센스 앰플리파이어(89 또는 90)는 대응하는 비트 라인 쌍(BL_0T 및 BL_0B; 또는 BL_1T 및 BL_1B)에 의해 공유된다. 또한, 상기 메모리 장치는 기입 및 독출 동작에 필요한 각종 제어 신호들 및 데이터 신호들을 제공하기 위한 컨트롤 및 데이터 라인들을 구비하고 있다.
여기서 주시할 점은 기준 셀 블럭들(306 및 306')이 각 메모리 셀 블럭들(308a, 308b, 308a' 및 308b')과 함께 코어 영역에 배치되어 있다는 것과 각 기준 셀이 각 메모리 셀과 동일한 사이즈 및 구조를 갖도록 형성된다는 것이다. 이로써, 각 감지 증폭기가 동일한 감지 조건하에서 메모리 셀과 기준 셀의 데이터를 상호 비교할 수 있어서 종래 기술에 비해 데이터 감지 동작의 신뢰도가 더욱 개선된다. 이렇게 기준 셀이 메모리 셀과 함께 코어 영역에 형성되기 때문에 그 영역들 사이의 단차를 줄이기 위한 더미 셀들을 용이하게 형성할 수 있다. 이로써, 큰 단차로 인한 공정 결함을 줄이 수 있어서 제품의 수율을 증대시킬 수 있다.
한편, 이상에서는 기준 셀 블럭들(306 및 306')이 각 메모리 셀 블럭들(308a, 308b, 308a' 및 308b')의 중간에 배치된 경우를 설명하였지만, 이와는 달리, 기준 셀 블럭들(306 및 306')이 코어 영역 내의 각 메모리 셀 블럭들(308a, 308b, 308a' 및 308b')의 가장 자리에도 배치될 수 있다는 것이 잘 이해될 것이다.
다음에는 도 3 및 4를 참조해서 본 발명의 강유전체 메모리 장치의 기입 및 독출 동작에 대해 상세히 설명한다.
먼저, 상기 강유전체 메모리 장치의 기입 동작을 설명한다.
상부 및 하부 비트 라인 프리챠지 제어 라인들(BLPR_T 및 BLPR_B)이 하이 레벨로 활성화되어 있는 상태에서, 즉, 상부 및 하부 비트 라인 프리챠지 블럭들(302 및 302')에 의해 상부 및 하부 비트 라인들(BL_0T, BL_1T,BL_0B 및 BL_1B)이 로우 레벨(즉, 접지 레벨)로 프리챠지 되어 있는 상태에서 기입 동작이 시작되면, 상기 제어 라인들(BLPR_T 및 BLPR_B)이 비활성화되어서 로우 레벨로 떨어진다. 이때, 제어 라인들(REF_UP 및 REF_DN)은 하이 레벨로 유지된다.
이어, 어드레스에 의해, 상부 워드 라인들(WL_0T 내지 WL_mT) 또는 하부 워드 라인들(WL_0B 내지 WL_mB) 중 하나와 하부 기준 워드 라인(WL_RB) 또는 상부 기준 워드 라인(WL_RT)이 선택된다. 설명의 편의상, 여기에서도 앞의 종래 기술의 설명에서와 마찬가지로, 상부 워드 라인 WL_0T 및 하부 기준 워드 라인 WL_RB가 선택된 경우를 예로 들어 본 발명의 강유전체 메모리 장치의 기입 및 독출 동작들에 대해서 기술한다. 역시, 이 경우, 대응하는 전달 트랜지스터들(64, 65, 68' 및 69')이 열려진 상태로 되어서 각 비트 라인들(BL_0T, BL_1T, BL_0B 및 BL_1B)과 이들에 대응하는 셀 커패시터들(66, 67, 70' 및 71')이 상호 전기적으로 연결된다. 앞에서 이미 설명한 바와 같이, 바로 이전의 기입 또는 독출 동작에 의해, 하부 기준 셀 블럭(306')의 한 쌍의 셀 커패시터들 중 하나, 예컨대, 70'(또는 71')에 데이터 "1"이 저장되어 있으면 다른 하나, 예컨대, 71'(또는 70')에는 데이터 "0"이 미리 저장되어 있다는 것이 잘 이해될 것이다.
다음, 하부 등화 제어 라인(BLEQ_B)이 활성화되어서 하이 레벨로 상승한다. 이로써, 등화 트랜지스터(76')에 의해 하부 비트 라인 쌍(BL_0B 및 BL_1B)의 전위들이 상호 동등해 진다. 이때, 상부 및 하부 플레이트 라인들(PL_0T 및 PL_RB)을 통해 해당 강유전체 커패시터들(66, 67, 70' 및 71')로 펄스가 인가되면, 상기 커패시터들(66, 67, 70' 및 71')에 저장된 데이터가 대응하는 비트 라인들(BL_0T, BL_1T, BL_0B 및 BL_1B)로 각각 전달된다. 이어서, 상기 하부 등화 제어 라인(BLEQ_B)은 비활성화된다.
이후, P-센스 앰프 구동 라인(SAP)이 로우에서 하이 레벨로 그리고 N-센스 앰프 구동 라인(SAN)이 하이에서 로우 레벨로 천이하면, 센스 앰플리파이어들(89 및 90)이 데이터의 감지 및 증폭 동작을 수행한다. 이때, 각 센스 앰플리파이어는 각 쌍의 대응하는 상부 및 하부 비트 라인들(BL_0T 및 BL_0B; 또는 BL_1T 및 BL_1B) 상의 전위들을 상호 비교해서, 해당 상부 비트 라인 상의 전위가 대응하는 하부 비트 라인 상의 그것보다 낮으면(즉, 해당 메모리 셀의 데이터가 "0"이면) 해당 상부 비트 라인을 로우 레벨로 떨어뜨리고, 그 반대이면(즉, 해당 메모리 셀의 데이터가 "1"이면), 해당 상부 비트 라인을 하이 레벨로 끌어올린다.
다음, 제어 라인(REF_DN)이 로우 레벨로 떨어짐으로써 하부 비트 라인들(BL_0B 및 BL_1B)은 센스 앰프 블럭(314)와 전기적으로 분리된다. 또한, 이때, 제어 라인(RPS_B)가 하이 레벨로 활성화된다. 따라서, 하부 기준 데이터 라인 쌍(RFDIN_B 및 RFDINB_B) 상의 상보적인 데이터(즉, RFDIN_B 상의 데이터가 "1" 이면 RFDINB_B 상의 데이터는 "0", 또는 이와 반대임)가 상기 하부 비트 라인들(BL_0B 및 BL_1B) 및 전달 트랜지스터들(68' 및 69')을 통해 기준 셀 커패시터들(70' 및 71')에 각각 기입된다. 또한, 이때, 상부 메인 열 선택 라인(Y_T)이 하이 레벨로 활성화되어서 상부 열 선택 블럭(312) 내의 게이트 트랜지스터들(79 및 80)이 열리게 된다. 이로써, 상부 데이터 라인들(SDL_0T 및 SD_1T)로부터의 기입 데이터가 상기 게이트 트랜지스터들(79 및 80), 상부 비트 라인들(BL_0T 및 BL_1T), 그리고 전달 트랜지스터들(64 및 65)을 통해 메모리 셀 커패시터들(66 및 67)로 기입된다.
이후, 다음의 기입 또는 독출 동작을 대비하기 위해, 상부 및 하부 비트 라인 프리챠지 제어 라인들(BLPR_T 및 BLPR_B)이 활성화되는 것에 의해 상부 및 하부 비트 라인들(BL_0T, BL_1T,BL_0B 및 BL_1B)은 다시 프리챠지 된다. 이 프리챠지 동작 후에 선택된 워드 라인들(WL_0T 및 WL_RB)는 비활성화된다.
이상에서 설명된 바와 같이, 기준 셀 블럭들(306 및 306')이 각 메모리 셀 블럭들(308a, 308b, 308a' 및 308b')와 함께 코어 영역에 배치되어 있고 각 기준 셀이 각 메모리 셀과 동일한 사이즈 및 구조를 갖도록 형성되어 있기 때문에 각 감지 증폭기는 동일한 감지 조건하에서 메모리 셀과 기준 셀의 데이터를 상호 비교할 수 있다.
다음에는 본 발명의 강유전체 메모리 장치의 독출 동작에 대해 설명한다. 이 독출 동작 역시 위에서 기술한 기입 동작과 거의 유사하게 다음과 같이 수행된다.
상부 및 하부 비트 라인들(BL_0T, BL_1T,BL_0B 및 BL_1B)이 프리챠지 되어 있는 상태에서 독출 동작이 시작되면, 상기 제어 라인들(BLPR_T 및 BLPR_B)이 비활성화되어서 로우 레벨로 떨어진다. 이때, 제어 라인들(REF_UP 및 REF_DN)은 하이 레벨로 유지된다.
이어, 어드레스에 의해, 상부 워드 라인 WL_0T 및 하부 기준 워드 라인 WL_RB가 선택되면, 대응하는 전달 트랜지스터들(64, 65, 68' 및 69')이 열려진 상태로 되어서 각 비트 라인들(BL_0T, BL_1T, BL_0B 및 BL_1B)과 이들에 대응하는 셀 커패시터들(66, 67, 70' 및 71')이 상호 전기적으로 연결된다.
다음, 하부 등화 제어 라인(BLEQ_B)이 활성화되어서 하이 레벨로 상승한다. 이로써, 등화 트랜지스터(76')에 의해 하부 비트 라인 쌍(BL_0B 및 BL_1B)의 전위들이 상호 동등해 진다. 이때, 상부 및 하부 플레이트 라인들(PL_0T 및 PL_RB)을 통해 해당 강유전체 커패시터들(66, 67, 70' 및 71')로 펄스가 인가되면, 상기 커패시터들(66, 67, 70' 및 71')에 저장된 데이터가 대응하는 비트 라인들(BL_0T, BL_1T, BL_0B 및 BL_1B)로 각각 전달된다. 이어서, 상기 하부 등화 제어 라인(BLEQ_B)은 비활성화된다.
이후, P-센스 앰프 구동 라인(SAP)이 로우에서 하이 레벨로 그리고 N-센스 앰프 구동 라인(SAN)이 하이에서 로우 레벨로 천이하면, 센스 앰플리파이어들(89 및 90)이 데이터의 감지 및 증폭 동작을 수행한다.
다음, 제어 라인(REF_DN)이 로우 레벨로 떨어짐으로써 하부 비트 라인들(BL_0B 및 BL_1B)은 센스 앰프 블럭(314)와 전기적으로 분리된다. 또한, 이때, 제어 라인(RPS_B)가 하이 레벨로 활성화된다. 따라서, 하부 기준 데이터 라인 쌍(RFDIN_B 및 RFDINB_B) 상의 상보적인 데이터(즉, RFDIN_B 상의 데이터가 "1" 이면 RFDINB_B 상의 데이터는 "0", 또는 이와 반대임)가 상기 하부 비트 라인들(BL_0B 및 BL_1B) 및 전달 트랜지스터들(68' 및 69')을 통해 기준 셀 커패시터들(70' 및 71')에 각각 기입된다. 또한, 이때, 상부 메인 열 선택 라인(Y_T)이 하이 레벨로 활성화되어서 상부 열 선택 블럭(312) 내의 게이트 트랜지스터들(79 및 80)이 열리게 된다. 이로써, 메모리 셀 커패시터들(66 및 67)로부터의 독출 데이터가 전달 트랜지스터들(64 및 65) 및 상부 비트 라인들(BL_0T 및 BL_1T)을 통해 상부 데이터 라인들(SDL_0T 및 SD_iT)로 독출된다. 이후, 다음 동작을 대비하기 위해, 상부 및 하부 비트 라인 프리챠지 제어 라인들(BLPR_T 및 BLPR_B)이 활성화되는 것에 의해 상부 및 하부 비트 라인들(BL_0T, BL_1T,BL_0B 및 BL_1B)은 다시 프리챠지 된다. 이 프리챠지 동작 후에 선택된 워드 라인들(WL_0T 및 WL_RB)는 비활성화된다.
본 발명에 따른 강유전체 메모리 장치는 기준 셀 블럭이 메모리 셀 블럭의 중간에 삽입된 구조를 갖기 때문에 종래의 구조(도 1)와는 달리 로딩이 가장 큰 워드 라인(예컨대, WL_0T 또는 WL_0B)과 관련된 메모리 셀과 하부 기준 셀이 서로 비교되는 최악의 경우를 피할 수 있어 감지 증폭 동작이 안정될 수 있다.
이상에서 기술한 바와 같이, 본 발명에 따르면, 기준 셀 블럭들이 각 메모리 셀 블럭들과 함께 코어 영역에 배치되고, 각 기준 셀이 각 메모리 셀과 동일한 사이즈 및 구조를 갖도록 형성된다. 이로써, 각 감지 증폭기에 의한 메모리 셀과 기준 셀 간의 비교 동작이 동일한 감지 조건하에서 수행될 있어서 데이터 감지 동작의 신뢰도가 종래에 비해 더욱 개선된다. 또한, 기준 셀이 메모리 셀과 함께 코어 영역에 형성되기 때문에 그 영역들 사이의 단차를 줄이기 위한 더미 셀들을 용이하게 형성할 수 있다. 이로써, 큰 단차로 인한 공정 결함을 줄이 수 있어서 제품의 수율을 증대시킬 수 있다.

Claims (4)

  1. 강유전체 메모리 장치에 있어서:
    워드 라인들과;
    비트 라인들과;
    상기 비트 라인들에 연결되는 센스 앰플리파어들과;
    복수 개의 메모리 셀들의 어레이 및;
    복수 개의 기준 셀들의 어레이를 포함하되;
    상기 각 기준 셀들은 상기 각 메모리 셀들과 동일한 크기를 갖는 것을 특징으로 하는 강유전체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 각 기준 셀들은 상기 각 메모리 셀들과 함께 코어 영역에 배치되는 것을 특징으로 하는 강유전체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 각 기준 셀들로 기입되는 데이터는 상기 비트 라인들을 통해 상기 각 기준 셀들로 전달되는 것을 특징으로 하는 강유전체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 기준 셀 어레이는 상기 메모리 셀 어레이의 중간에 배치되는 것을 특징으로 하는 강유전체 메모리 장치.
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