TWI269297B - Low voltage semiconductor memory device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 81
- 239000003990 capacitor Substances 0.000 claims abstract description 88
- 238000010586 diagram Methods 0.000 claims description 24
- 230000004044 response Effects 0.000 claims description 11
- 238000012360 testing method Methods 0.000 claims description 11
- 230000003321 amplification Effects 0.000 claims description 10
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 10
- 239000013078 crystal Substances 0.000 claims description 9
- 239000000428 dust Substances 0.000 claims description 4
- 241001122767 Theaceae Species 0.000 claims description 2
- 229910044991 metal oxide Inorganic materials 0.000 claims 3
- 150000004706 metal oxides Chemical class 0.000 claims 3
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 238000003491 array Methods 0.000 description 12
- 238000011084 recovery Methods 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 241000237502 Ostreidae Species 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 235000020636 oyster Nutrition 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 101100347605 Arabidopsis thaliana VIII-A gene Proteins 0.000 description 1
- 206010011469 Crying Diseases 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003204 osmotic effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G11—INFORMATION STORAGE
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- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2227—Standby or low power modes
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1269297 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體記憶體裝置；且更特定言之， 本發明係關於一種能夠於低電壓下有效操作之半導體記憶 體裝置。 【先前技術】 圖1係一習知半導體記憶體裝置之方塊圖。 參看圖1，該習知半導體記憶體包括：一用於解碼列位 址之列位址輸入單位20; —用於解碼行位址之行位址輸入 單位30 ; —具備複數個單元陣列11〇、12〇、13〇及14〇之單 π區域100，每一單元陣列具有複數個單位單元，該單元 區域用於輸出對應於列位址輸入單位2〇及行位址輸入單位 30之輸出訊號之資料；及一用於將單元區域1〇〇之輸出資 料輸出至外部或將外部資料傳送至該單元區域之資料輸入 /輸出單位40。 單元區域100包括感測放大器15〇及16〇，其用於放大來 自單兀陣列110、120、130及140之資料訊號並將經放大之 資料訊號輸出至資料輸入/輸出單位4〇。 且每一單元陣列110、120、130及140包括複數個單位單 元。 在讀取操作期間，感測放大器150及160感測並放大來自 單元陣列110、120、130及140之資料訊號且將經放大之資 料訊號輸出至資料輸入/輸出單位40。在寫入操作期間， 感測放大裔150及160鎖存來自資料輸入/輸出單位4〇之資 101547.doc 1269297 料且將所鎖存之資料傳送至單元陣列11 〇、120、130及 140。 圖2係展示一習知半導體記憶體裝置之單元陣列之電路 圖。 參看圖2，該半導體記憶體裝置之單元陣列包括設置於 字線WLO、WL1，…，WL4及WL5與位元線BL及/BL之交 叉處之複數個單位單元。 一個單位單元CELL1由一開關MOS電晶體（例如，Μ0)及 一用於儲存資料之電容器（例如，C0)組成。MOS電晶體Μ0 具有一連接至字線WL0之閘極、連接至位元線BL之一個端 子及連接至電容器C0之另一端子。電容器C0具有連接至 MOS電晶體Μ0之該另一端子之一個端子及接收板極電壓 PL之另一端子。 連接至相鄰字線WL0及WL1之兩單位單元CELL1及 CELL2共同連接至一個位元線BL。位元線BL及位元線棒 /BL連接至設置於單元陣列一側處之感測放大器部分1 50之 感測放大器152a。 當讀取單位單元CELL1之資料時，啟動字線WL0且因此 接通單位單元CELL 1之MOS電晶體M0，以將儲存於電容器 C0之資料施加至位元線BL上。 位元線感測放大器152a感測且放大位元線BL與位元線棒 /BL間之電壓差。 隨後，鎖存於兩位元線對BL與/BL上之經感測及放大之 資料輸出至外部資料線LDB及LDBB。 101547.doc 1269297 此時，將資料訊號施加於位元線BL上且亦將互補資料施 力於位元線棒/BL上。感測並放大該互補資料且將其傳送 至外部。同樣地，將資料對傳送至該單元陣列外部。 ” 若資料”1”儲存於單位單元CELL1之電容器c〇中，意 / 即，若將電容器C0充電，則將線位元線3乙之位準放大至 電源電壓且將位元線棒/BL之位準放大至接地電壓。且若 資料”〇”儲存於電容器C0中，意即，若將電容器c〇放電， 則將位兀線BL之位準放大至接地電壓且將位元線棒/bl之 位準放大至電源電壓。 因為儲存用於代表單位單元之資料的電荷非常少，所以 在使用該等電荷放大位元線電壓後，單位單元之電容器變 成放电狀恶。因此，需要一恢復操作來保持電容器中之資 料。该恢復操作係利用鎖存於感測放大器中之資料訊號來 、1電荷傳送至單位單元之電容器的操作。當恢復操作完成 時’撤銷啟動（deavtivate)該字線。 φ 田σ貝取單位單元CELL3之資料時，啟動字線WL2且因此 接通MOS電晶體M2，以將儲存於電容器C2之資料施加至 位元線棒/BL上。感測放大器152a感測且放大位元線61^與 位元線棒/BL間之電壓差。隨後，資料經由外部資料線 LDB及LDBB輸出至外部。此時，f料訊號施加於位元線 棒/BL上且互補資料訊號施加於位元線bl上。 類似於資料讀取操作，在資料寫入操作中，啟動對應於 所遠擇單位單元之字線且將資料儲存於該單位單元中。隨 後，位元線感測放大器1523感測並放大資料，且用經感測 101547.doc 1269297 及放大之資料來替換先前鎖存之資料。 位元線感測放大器l52a鎖存資料且經鎖存之資料儲存於 單位單元之電容器中。隨後撤銷啟動字線。 圖3係根據先前技術之感測放大器與單元陣列間之連接 關係的方塊圖。在圖3中，展示了一共用位元線感測放大 器結構。 參看圖3，感測放大器部分150及ι7〇提供於單元陣列 Π0、130及180當中。感測放大器部分15〇及17〇之每一者 包括用於感測並放大包含於單元陣列11()、13〇及18〇中之 單位單元之資料的複數個感測放大器。 5亥共用位元線感測放大器結構每兩個單元陣列共用一個 感測放大器部分，以減小電路面積。因此，每一位元線對 需要一個感測放大器。 該共用位元線感測放大器結構為每兩個單元陣列1丨〇與 130配備一個感測放大器150，且回應於連接訊號BISH& BISL而選擇性地連接感測放大器部分與單元陣列1丨〇及 130 〇 舉例而言，若啟動第一連接訊號BISH，則啟用第一連接 單位151來連接感測放大器部分150與單元陣列〇 110。同 時，若啟動第二連接訊號BISL，則啟用第二連接單位153 來連接感測放大器部分150與1 130。 感測放大器部分150除了包括連接單位及感測放大器之 外，進一步包括一預充電單位及一資料輸出單位。稍後將 詳細描述該預充電單位及該資料輸出單位。 101547.doc 1269297 圖4係展示圖2所示之感測放大器部分之一實例的電路 圖0 參看圖4 ’感測放大器部分150依據感測放大器電源訊號 二 SAP及SAN而操作。感測放大器部分150包括一感測放大器 ； 152a、一預充電單位155a、一第一均衡單位154a、一第二 均衡單位157a及一資料輸出單位156a。 感測放大器152a感測且放大位元線對bl與/BL間之訊號 I 差。回應於當感測放大器丨52a未操作時輸出之預充電訊號 BLEQ而啟用預充電單位155a，且將位元線對BL及/BL·預充 電至位元線預充電電壓VBLP。回應於預充電訊號BLEQ， 第一均衡器154a均衡連接於單元陣列0 110間之位元線對 BL與/BL之電壓位準。回應於位元線預充電訊號BLEQ，第 _ 二均衡器157a均衡連接至單元陣列1 130之位元線對 - /BL之電壓位準。 回應於由行位址產生之行控制訊號γι，資料輸出單位 φ 156a經由資料線LDB及LDBB將由感測放大器152a放大之 資料訊號輸出至外部。 如上所述，感測放大器部分150包括用於選擇性地將感 測放大器152a連接至單元陣列〇或單元陣列}之第一及第二 連接單位151a及153a。 圖5係展示該習知半導體記憶體裝置之操作之波形。 將參考圖1至圖4詳細描述該習知半導體記憶體之操作。 在該半導體記憶ϋ裝置中，f料讀取操作分《予員充電週 期、項取指令週期、感測週期及恢復週期。 101547.doc 1269297 且資料寫人操作與資料讀取操作完全相同。其包括寫入 指令週期而不是讀取指令週期。感測放大器鎖存自外部輸 入之資料而不是將資料輪出至外部。下文將描述資: 操作。 假疋電容器已充電以儲存資料，，Γ，。且假定在資料讀取 操作期間啟用第一連接單位l51a且禁用第二連接單位 153a，以將感測放大器部分15〇連接至單元陣列〇 “ο。 在預充電週期，將預充電電壓施加於位元線對 上且撤銷啟動所有字線。通常將1/2核心電壓 (Vcore/2=VBLP)用作預充電電壓。 在此週期期間，啟動預充電訊號BLEQ來啟用第一及第 =均衡單位154a及157a以及預充電單位155a，以將位元線 對維持在1/2核心電壓Ve⑽。此時，第—及第：連接單位 151a及153a處於啟用狀態。 在圖5中，波形SNr表施加於單位單元之電容器上之電 I位準。因為波形SN展示儲存資料，，丨，，之狀況，所以電壓 位準代表核心電壓Vcore。 在巧取指令於其中輸入及執行的讀取指令週期期間，第 、連接單位15 1 a維持啟用狀態且將第二連接單位1 5 3 &設定 為不用狀態。因此，位元線感測放大器部分15〇連接至提 ί、於一側處之單元陣列〇丨1〇，且與提供於另一侧處之單 元陣列1 130斷開。 南電壓Vpp啟動字線WL，且其維持直到恢復週期為止。 將回於電源電壓之高電壓Vpp施加至字線以減少將儲存於 101547.doc -10- 1269297 旦：时中之貪料”1 ’’傳送至位元線時發生之消耗，高出的 里與組態該單位單元之NMOS電晶體之臨限電麼一樣多。 ， 而 種具有較高操作速度同時降低了電源電壓之半導 ，' 體記情辦駐罢 ^. / 之印_二:。可猎由使用高於施加至半導體記憶體裝置 …區或之核心電塵VeGreW高電壓Vpp來以高速度啟動 予線WL。 當字線WL啟動時，接通相應單位單元之MOS電晶體以 _ 冑儲存於電容器巾之諸施加至位元線BL。 …地預充電至1 /2核心電壓之位元線之電壓增 ' 此日守，即使電容器充電至核心電壓位準，單位單元之 '、σ之电各Cc與位元線BL·之寄生電容cb相比仍然非常 小。因此，位元線之電壓不會增加到高達核心電壓 Vc〇re，而是自1/2核心電壓增加了一預定電壓。 自圖5中可看出，施加至單位單元之電容器之電壓位準 及施加至位元線BL之電壓位準在讀取指令週期期間自1/2 _ 核心電壓增加了一預定電壓AV。 同日寸，因為未將任何額外電荷施加至位元線，所以位元 線維持1/2核心電壓。 在感測週期期間，在預充電週期期間維持在1/2核心電 壓之第一及第二驅動電壓SAP及SAN被分別供應至核心電 _ 壓及接地電壓。因此，位元線感測放大器152a感測並放大 • 兩位元線BL及/BL間之電壓差。此時，位元線感測放大器 _ 152a將相對較高之電壓位準放大至核心電壓Vcore且將相 對較低之電壓位準放大至接地電壓。 101547.doc 1269297 位元線BL維持比位元線棒/BL高之電壓位準。因此，完 成感測及放大操作之後，位元線BL之電壓位準變為核心電 壓Vcore，且位元線棒/BL之電壓位準變為接地電壓。 隨後’在恢復週期期間，恢復儲存於單位單元之電容哭 " 中且被放電以將位元線之電壓位準自1/2核心電壓增加之 電荷。完成恢復操作之後，再次撤銷啟動字線。 隨後，再次開始預充電週期。供應至感測放大器之第一 及第二驅動電壓SAP及SAN維持於1/2核心電壓。啟動預充 ® 電訊號BLEQ來啟用第一及第二均衡單位15乜及157a以及 預充電單位155a ’以將預充電電壓vbLP供應至位元線對 BL及/BL。由於啟動了第一及第二連接單位151&及153&， 可將感測放大部分150連接至提供於其一側及另一測處 ' 之單元陣列110及130。 ' 隨著技術的發展，用以驅動半導體記憶體裝置之電源電 壓位準得以降低。然而，即使降低了電源電壓之位準，仍 φ 然要求半導體記憶體裝置維持或增加操作速度。 4知半導體圯憶體裝置適當地使用低於電源電壓之核心 電壓及高於核心電壓之高電壓。 迄今為止，可僅利用半導體記憶體裝置之製造技術 (manufactuHng technol〇gy)來獲得所需操作速度，同時適 當地降低電源電壓。 • 舉例而吕，即使電源電壓自3·3 v降低至2·5 V或更小， 仍然可藉由於製造技術中自5〇〇 nm逐漸減小至1〇〇 之製 私來滿足所需麵作速度。意即，若減小製造技術，則可降 101547.doc -12-
1269297 低電晶體之功率消耗；且若供應相同電壓，則半導體記憔 體裝置可以較高速度操作。 然而，難以將製造技術減小至1〇〇llm或更小。 且所需電源電壓被降低至2·〇 ¥或15 V，且甚至降低為 1.0 V。在此種情況下，僅藉由減小製造技術難以維持所需 操作速度。 而 此外，右將供應至半導體記憶體裝置之電源電壓降低小 於預疋位準，則組態該半導體記憶體裝置之電晶體之 操作範圍（operating margin)變得很小。因此，半導體記憶 體裝置不能根據所需操作速度操作且不能依靠穩定操作。 在，中]ViOS電晶體之接通電屬維持在預定位準之情況 I ’若輸人至半導體記憶體裝置之驅動電壓位準降低至預 疋位準以了，則感測放大器將耗費長時間來感測及放大兩 位元線間之電壓差。 此時，即使稍微發生雜訊（意即，由於在1/2核心電壓下 =小雜訊而導致位元_位準上升或下降)，感測放 大為仍然不可正確操作。 相應地， 定位準以下 難以將半導體記憶體裝 置之驅動電源降低至預 且若將製造技術減小很多， 抑a如-+ 夕貝彳母一早位单το中之M0S 1 曰曰體之閘電極與配置成盥 u 直取一 a閘電極相鄰之位元線間之間η 2料窄，使得在閘電極與位元線之間流過漏電流。说 漏電流被稱作滲移電流。 問題的剖視圖 之 圖6係解釋習知半導體記憶體裝置 101547.doc 1269297 詳言之，該問題係低電壓之高度整合半導體記憶體袈置中 之漏電流之問題。 圖6係展示半導體記憶體裝置之一單位單元之剖視圖。 參看圖6，該單位單元包括一裝置隔離層U、源極/汲極接 合區域12a及12b、一閘電極13、一位元線π、電容器14及 16，以及絕緣層1 8及19。 由於半導體記憶體裝置之製造技術的減小，閘電極1 3與 位元線17間之間隙逐漸變窄。因此，難以實現足夠之隔 離0 在此情況下，在預充電週期期間將1/2核心電壓施加至 位元線且將接地電壓施加至充當字線之閘電極。 【發明内容】 〜，、·，、 ，在π f瓶杷m饌袈置 其即使在低電屡下仍然能夠以高速度操 渗移電流，藉此減少浪費之功率消耗。詳言之，提供:; 導體記憶體裝置之一布局圖（layout)。 料之^本t月t悲、樣’提供—種具有用於讀取或儲存 Ί早讀列區域的半導體記憶體裝置，其包括·一㈣ 稷數個標準單元之標準單元塊， 儲存資料之位元線及位⑽ 41早以接至用力 參考單元單位之參考單元塊—一一者，及-包括編 考電容器、一用於將該參考電：:參：單元單位包括-参 線之第-參考電晶體、一：：,弟-知子連接至位凡 子連接至該位元線棒 失考；茶考電容器之該第-端 翏考電晶體及一連接至一參考 J01547.doc -14- 1269297 電壓以將該參考電壓供應至該參考電容器之該第一端子之 第三電晶體。 【實施方式】 下文將參考附圖詳細描述根據本發明之於其中具有行位 址路徑之半導體記憶體裝置。 圖7係根據本發明之一實施例之半導體記憶體裝置之方 塊圖。 參看圖7，根據本發明之一實施例之半導體記憶體裝置 包括一折豐位元線架構。單元陣列3〇〇c& 3〇〇d包括交替配 置之位元線BL及位元線棒/BL。一般將板極電壓施加至 組成兩單位單元之電容器。 圖8係根據本發明之一實施例之半導體記憶體裝置之詳 細電路圖，尤其是一感測放大器部分之詳細電路圖。 參看圖8，半導體記憶體裝置包括一第一單元陣列 3 00c、一位元線感測放大器21〇、一預充電單位22〇、一第 一參考單元塊400c及一第二參考單元塊4〇〇d。第一單元陣 列3 00c將資料訊號施加於位元線bl 1或位元線棒/bl 1上。 當將資料訊號施加於位元線BL 1或位元線棒/BL 1上時，位 元線感測放大器210感測且放大位元線bl 1與位元線棒 /BL1間之電壓差。預充電單位220將接地電壓GND作為預 充電電壓BLEQ供應至位元線BL1及位元線棒/BL1。當將資 料訊號施加於位元線BL1上時，第一參考單元塊4〇〇c將來 考訊號施加至位元線棒/BL 1。當將資料訊號施加於位元線 棒/BL1上時，第二參考單元塊4〇〇d將參考訊號施加至位元 101547.doc -15- 1269297 線 BLl 〇 且位元線感測放大器21 〇係用一比在一預定初始週期期 間作為驅動電壓輸入之核心電壓Vcore高之高電壓vpp來驅 動’在該預定初始週期中感測且放大位元線與位元線棒間 之電壓差。 此外，根據本發明之半導體記憶體裝置包括：一第一連 接單位250a，其用於將感測放大器2 10連接至耗接至單元 陣列300c之位元線及位元線棒或自其斷開；一第二單元陣 列3 0 0 d ’其用於將資料訊號施加至位元線及位元線棒；及 一弟一連接單位25 Ob，其用於將感測放大器21 〇連接至位 元線及位元線棒或自其斷開。連接位元線感測放大器21〇 至連接至第一單元陣列300c之位元線及位元線棒或連接至 第二單元陣列300d之位元線或位元線棒。感測放大器21〇 感測且放大施加於連接至其的位元線及位元線棒上之訊 且預充電單位220包括一第一預充電M0S電晶體TP1及一 弟一^預充電MOS電晶體TP2。第一預充電M0S電晶體τρ 1 經由一閘極接收預充電訊號BLEQ，且將自一個端子輸入 之接地電壓GND經由另一端子供應至位元線bl 1作為預充 電電壓。第二預充電M0S電晶體TP2經由一閘極接收預充 電電壓，且將自一個端子輸入之接地電壓GND經由另一端 子供應至位元線棒/BL1作為預充電電壓。 位元線感測放大器210包括一第一 PM0S電晶體TS1、一 第二PM0S電晶體TS2、一第一 NM0S電晶體TS3及一第二 101547.doc -16- 1269297 NMOS電晶體TS4。第一 PMOS電晶體TS1具有一共同連接 至位元線及位元線棒之閘極、接收作為驅動電壓的高電壓 Vpp或核心電壓Vcore之一個端子及連接至位元線BL1及位 元線棒/BL1之另一個端子。第二PMOS電晶體TS2具有一共 同連接至位元線BL1及位元線棒/BL1之閘極、接收作為驅 動電壓的高電壓Vpp或核心電壓Vcore之一個端子及連接至 位元線BL1及位元線棒/BL1之另一個端子。第一NMOS電 晶體TS3具有一共同連接至位元線BL1及位元線棒/BL1之 閘極、接收接地電壓GND之一個端子及連接至位元線BL1 及位元線棒/BL1之另一個端子。第二NMOS電晶體TS4具 有一共同連接至位元線BL1及位元線棒/BL1之閘極、接收 接地電壓GND之一個端子及連接至位元線BL1及位元線棒 /BL1之另一個端子。 且該半導體記憶體裝置進一步包括一資料輸入/輸出單 位240，其用於將由位元線感測放大器210感測並放大之資 料傳送至外部’或將經由資料線LDB及LDBB自外部輸入 之資料傳送至感測放大器210。 資料輸入/輸出單位240包括一第一 I/O M0S電晶體T01 及一第二I/O M0S電晶體T02。第一 I/O M0S電晶體T01具 有一接收I/O控制訊號Y1之閘極、連接至位元線BL1之一 個端子及連接至第一資料線LDB之另一個端子。第二I/O M0S電晶體T02具有接收I/O控制訊號Y1之閘極、連接至 位元線棒/BL1之一個端子及連接至第二資料線LDBB之另 一個端子。 101547.doc -17-
1269297 圖9係根據本發明之一實施例之圖8所示之第一參考單元 塊的電路圖。 參看圖9，第一參考單元塊400c包括參考電容器RC1及 RC2、一第一開關MOS電晶體RT1、一第二開關MOS電晶 體RT2及一第三開關MOS電晶體REFT。 參考電容器RC1及RC2中之每一者均具有連接至參考電 壓端子VCP之一個端子。當將資料訊號施加於位元線棒 /BL1上時，第一開關MOS電晶體RT1將參考電容器RC1之 另一端子連接至位元線BL1。當將資料訊號施加於位元線 BL1上時，第二開關MOS電晶體RT2將參考電容器RC1之另 一端子連接至位元線棒/BL1。在預充電週期期間，第三開 關MOS電晶體REFT將參考電壓端子VCP連接至參考電容器 RC1及RC2之另一端子。 此處，回應於控制訊號REF— SEL1及/REF_SEL1而接通 MOS電晶體RT1至RT4中之每一者，且回應於控制訊號 REF_PCG接通MOS電晶體REFT。 第一參考單元塊400c包括對應於在第一單元陣列300c處 提供之N個位元線對（例如BL1及/BL1)的N個參考電容器（例 如，RC1)。相應地，若於單元陣列處提供總共256個位元 線對，則在第一參考單元塊400c處提供256個參考電容器 RC1、RC2，…。 參考電容器RC1、RC2，…之數量與對應於單元陣列中 一個字線之電容器相同。僅使用兩個相鄰電容器之一。 若對應於單元陣列中之一個字線的標準電容器之數量為 101547.doc -18- 1269297 抑W為芩考電容器額外提供5 12個電容器。兩相鄰電容 器中之僅一者連接至M〇s電晶體rti及，且其用作參
考電容器RC1、Rr2， 。甘a A C2…其它電容器用作虛設電容器。 其原因是參考電容器與標準電容器一起製造。 參考電容器RC1ARC2之電容大體上等於提供於單元陣 列3〇〇C處之單位單元電容器（例如，Capl)之電容。 、自參考電壓端子VCP供應之電壓位準為用以驅動位元線 感測放大器之驅動電壓的一半。 下文將參考圖_述根據本發明之—實施狀半導體記 憶體裝置的操作。 圖1〇係說明圖8所示之半導體記憶體裝置之操作的波 形。 - 根據本發明之半導體記憶體裝置之特徵在於：將接地電 - 壓用作預充電電壓。 該半導體記憶體裝置具有折疊位元線架構。在預充電週 •期（t〇)期間，啟用預充電訊號BLEQ至一高位準，以將位元 線BL及位元線棒/bl預充電至接地電遷。 隨後，在讀取指令週期（tl)期間，輸入讀取指令以啟動 字線WL。因此，將儲存於單位單元之電容器中的電荷（假 定資料’，Γ’料於電容器中以使電容器充電）施加至位元線 BL，以使位元線BL之電屋部分地增加。此時，撤銷啟動 預充電電壓BLEQ至一低位準。 -同時，在連接至位元線棒/BL之參考單位塊中，回應於 參考訊號/REF_SELler將儲存於單位單元之電容器中的電 101547.doc 1269297 荷之1 /2供應至位元線棒/BL，藉此增加位元線棒/BL之電 壓。相應地，位元線棒/BL中上升之電壓位準變成約為位 元線棒/BL中上升之電壓位準的一半。 隨後，在預定週期（t2)期間，與接地電壓GND —起施加 高於核心電壓Vcore之高電壓Vpp作為驅動電壓SAP，且位 元線感測放大器感測且放大位元線與位元線棒間之訊號 差。因為位元線BL之電壓位準高於位元線棒/BL之電壓位 準，所以將位元線BL之位準放大至作為驅動電壓之核心電 壓Vcore，將且位元線棒/BL之位準放大至接地電壓。 此時，位元線BL之位準由於高電壓而暫時增加到高達高 電壓位準且隨後穩定至核心電壓位準。 隨後，在預定週期（t3)期間將I/O控制訊號Y1啟動至高位 準，且回應於I/O控制訊號Y1將鎖存於感測放大器中之資 料輸出至資料線LDB及LDBB。所輸出之資料係對應於讀 取指令而輸出之資料。 此時，因為在未傳送資料的同時資料線LDB及LDBB被 預充電至核心電壓或1/2核心電壓，所以位元線棒/BL之電 壓位準維持一自接地電壓之暫時增加。 在恢復週期（t4)期間，在其中已儲存有資料訊號之單位 單元中恢復鎖存於位元線感測放大器中之資料。 完成恢復操作之後（t5)，撤銷啟動字線WL至低位準，不 將驅動電壓SAP施加至感測放大器，且將預充電訊號BLEQ 啟動至高位準。當將預充電訊號BLEQ啟動至高位準時， 位元線對BL及/BL預充電至接地電壓。 101547.doc -20- 1269297 今為止，p 4++、j_、 。 匕彳田述了在半導體記憶體中讀取資料，，1 ”之 知作。下文將描述讀取資料”0”之操作。 版個彳木作與上述操作相似。若讀取資料’，0，，，則不對丟 所選單 <立+ + + 平7^之％谷器充電。相應地，在讀取指令週期 ()』間將資料矾號施加至其的位元線BL·之位準維持原 狀。 ’、 同時，將儲存於參考電容器RC1中之參考訊號γι施加至 ^凡線棒/BL，且其因此增加一預定電壓位準。所施加之 考汛號藉由積累於儲存如上所述之資料的電容器中之電 荷的1/2將來自*考單元塊彻认4嶋之電荷供應至位元 線棒/BL。將對應於參考訊號之電荷設定為資料訊號之 1/2，以決定資料”丨”。 位兀線感測放大器21〇感測且放大維持於接地電壓之位 元線扯與接收參考訊號且增加到高達預定電壓位準之位元 線棒/BL間之電壓差。 下文將描述根據本發明之一實施例之半導體記憶體裝置 之寫入操作。如圖10所示那樣執行寫入操作。在將資料輸 出至外部資料線㈣及乙刪之週期⑼期間，將回應於電 流窝入指令而輸入之資料經由資料線LDB及LDBB傳送至 位元線感測放大器2 1 0。 位凡線感測放大器210鎖存所傳送之資料來替換先前鎖 存之資料，且在恢復週期（t4)期間將經鎖存之資料儲存於 相應單位單元中。當執行寫入指令時，位元線感測放大器 210在初始感測及放大操作中接收高於核心電壓之高 101547.doc 1269297 電壓作為驅動電壓，且以高速度執行放大操作。 如上所述，半導體記憶體裝置在預充電週期期間將位元 一 '線預充電’且位元線感測放大器210在初始週期期間接收 ..冑電壓Μ作為感測及放大兩位元線BL與/BL間之電壓差 :· 的驅動電壓，且隨後接收核心電壓vcore。 若位元線感測放大器210在初始操作中以高電壓Vpp操 作’則不能執行高速度之感測及放大操作。 • 若將預充電至接地電壓之位元線之電壓放大至核心電犀 vc〇re，則電壓位準增加的量必須比將位元線預充電至^ 核心電壓的情況下多得多。可藉由使用高電壓Vpp來有效 增加位元線之電壓。 將接地電壓用作預充電電壓具有如下效果。 _ 首先，感測放大器之操作範圍與先前技術之操作範圍相 • 比可大大增加。若將預充電電壓設定為1/2核心電壓，則 感測放大器將電壓自1/2核心電壓放大至接地電壓或電源 • 電塵。舉例而言’當驅動電壓為15V時，感測放大器將電 壓自0·75 V放大至ι·〇 v或1.5 V。 當驅動電壓為高電壓（例如，約5 ν)時，即使將1/2核心 電壓用作預充電電壓，將電壓自2·5 V放大至5 ¥或1〇 V時 仍然沒有問題。然而，當驅動電壓較低（例如，約i .5 ν) • 時，待放大之電壓低至約V。因此，當產生雜訊時可 , 發生誤差。意即，由於在〇·75 V自發產生之雜訊，感測放 _ 大器可將位元線之電壓位準放大至核心電壓或接地電壓。 此時，可將位元線之電壓位準反向放大至待放大之電壓位 】〇】547.d( -22- 1269297 準° 然而，因為本發明將接地電壓用作預充電電壓，所以當 驅動電壓為1 ·5 V時必須被放大之電壓為1 ·5 V(在資料，，1，，的 情況下）。相應地，即使當驅動電壓位準較低時，穩定之 放大操作仍然可能。在資料”〇”的情況下，將與施加了參 考電之位元線相反之位元線的電壓位準放大至高達1.5 ν 之核心電壓。 相應地，即使當驅動電壓較低時，半導體記憶體裝置仍 然可對抗雜訊而穩定操作。 第二，當單位單元中之字線與位元線間電短路時，可防 止滲移電流發生。如上所述，即使用虛設字線來替換缺陷 字線，滲移電流仍然持續流動，從而導致不必要之功率消 耗。 然而，因為本發明將接地電壓用作字線之預充電電壓， 所以字線與位元線間不會發生電壓差，且因此無滲移電流 流動。 第三，減測放大器之初始操#中，將高於驅動電壓之 高電壓用於感測操作。因此’即使當駆動電塵較低時，感 測放大器仍然可以高速度感測且放大施加至位元線之資料 訊號。 、 明之半導體記憶體 列及參考單元塊。 、12Α，…，及 18Α 圖11Α、12Α，···，及ι8Α係根據本發 裝置之布局圖。詳言之，其說明單元陣 圖11Β、12Β，…，及18Β分別為圖ua 所示之半導體記憶體裝置之剖視圖。 I01547.doc -23- 1269297 意即，可直接展示上述半導體記憶體裝置。 藉由在單元陣列之一侧為參考單元建構MOS電晶體RT1 及RT2以及電容器RC1及RC2，使用與用以製造單位單元之 MOS電晶體相同之層。因為相等地使用應用於單位單元之 MOS電晶體的設計規則，所以不需要額外成本且不需要開 發產品所需之額外時間。 此處，主單元區域代表單元陣列之單位單元於該處形成 之區域，且參考單元區域代表參考電容器RC1及RC2以及 參考MOS電晶體RT1、RT2及REFT於該處形成之區域。 如圖11A所示，作用區域（N+)形成於基板上。圖11B係作 用區域（N+)之剖視圖。在圖11B中，展示了沿圖11A之線八-A’、B-B’、C-C’、D-D’及 E-E’取得的截面。 如圖12A及12B所示，形成字線。
在圖12A中，將兩個上方字線WL提供給標準MOS電晶 體，而下兩個字線REF—SEL及/REF—SEL提供給參考MOS 電晶體。 且將字線REF—PCG提供給參考MOS電晶體REFT。 如圖13A及13B所示，形成縱向插塞（landing plug)LP。 縱向插塞LP係與單元陣列區域中每一 MOS電晶體之源極 及汲極相接觸之接觸插塞。與MOS電晶體之源極接觸之縱 向插塞LP與其上部分處之儲存節點接觸插塞相接觸，且與 MOS電晶體之汲極接觸之縱向插塞LP與其上部分處之位元 線接觸插塞相接觸。 如圖14A及14B所示，縱向插塞LP形成於標準單元區域 101547.doc -24- 1269297 中之相鄰作顏域處。在參考單元區域中，形成於將與位 元線接觸插塞相接觸之部分處的縱向插塞Lp係與主單元區 域-起形成。然而，形成於將與儲存節點接觸插塞相接； 之部分處的縱向插塞LP係藉由將其與—個圖案連接而形 此處’所連接之圖案變成圖9所示之電路之節點纽。 如圖14A及圖14B所*，在標準單元區域及參考單元區 域之位元線制插塞詩該處形叙縱向插塞上形成位元 線接觸插塞（BLC)。 -且在贿電晶體REFT於該處形成之作用區域上形成位 元線接觸插塞BLC。亦在連接於參考單元區域之—個節點 處之縱向插塞的一端形成位元線接觸插塞。 如圖BA及圖15B所示，形成位元線虹以與位元線接觸 插塞BLC接觸。此時，與字線交叉之位元線交替形成位元 線及位元線棒。 在MOS電晶體REFT於該處形成之作用區域處形成位元 、、、妾觸插I i連接至與*考單元區域連接之縱向插塞的 位元線接觸插塞未連接至形成於標準單元區 (指RN連接）。 線 ，種做法是為了經由M〇s電晶體咖了將參考電壓供應 至節點RN之目的。 〜 :圖16A及圖16B所示，在將與儲存節點接觸插塞接觸 之縱向插基上形成儲存節點接觸插塞SNc。 才私準單元區域以規則間隔形成複數個儲存節點接 10l547.d〇c -25 - 1269297 觸插塞獄。因為僅將形成於參考單元區域處之四個電容 益之一用作翏考電容器，所以 SNC „ 存即點接觸插塞 相應地，每四個位元線佈置提供於參考單元區 個刪電晶體及-個參考電容器。若將參考單元配置^ :位：線之兩端’則將配置於一側處之參考單元提供給兩 凡、”’且將用於剩餘兩位元線之參考單元提 側。 ’…力 如圖17Α及圖17Β所示，電宏之搜六产々 电谷裔之儲存郎點（下方電極）係 以矩陣形式以規則間隔形成。 係 節 因為儲存節點接觸插塞 域處，所以電容器之儲存 塞上。 以規則間隔形成於標準單元區 點連接於所有冑存節點接觸插 且因為在參考單元區域處形成每四個區域_個館存節點 接觸插塞，所以即使所有電容器均以規則間隔形成，仍： 僅將四個相鄰電容器之儲存節點之一連接至形成於下部： 處之儲存節點接觸插塞。 如圖18Α及圖18Β所示，形成電容器之介電層及板形電 才亟° 如上所述，藉由形成具有與標準單元相同之圖案的參考 單元塊之電容器及MOS電容器，可將參考單元塊電路整合 於具有與先前技術相同之電路區域之單元陣列區域中。 且因為用於參考之電容器&M0S電晶體係在與標準單元 區域之製程幾乎相同的製程中形成，所以無需額外成本^ I0l547.doc -26- 1269297 :、、： 為參考MOS電晶體獨立形成縱向插塞及儲存節點。 根據本發明，可能容易地建構於低電壓（例如，1·5 V)下 #作之半導體記憶體裝置。 > -， 且位兀線感測放大器不會將資料自1/2核心電壓感測且 • 放大至接地電壓或核心電壓。實情為，位元線感測放大器 將資料自接地電壓感測且放大至核心電壓或維持預充電之 接地電壓。因此，與使用1/2核心電壓之半導體記憶體裝 I 置相比’操作範圍大大增加。 此外，半導體記憶體裝置使用接地電壓，而不是使用 1 /2核〜電壓，作為用於對位元線預充電之預充電電壓。 相應地，即使當字線及位元線電短路時，所有施加至字線 及位元線之電壓仍然變成接地電壓，以使滲移電流不會發 生。因此，不存在由於滲移電流而浪費的功率消耗。 、 此外，因為在感測放大器之初始操作期間用高於驅動電 壓之電壓來驅動半導體記憶體裝置，所以即使在低電壓下 鲁 仍然可能以咼速度感測且放大位元線之資料訊發。 此外，參考單元塊使用施加至標準單元陣列之層，且係 由用於標準單元之布局圖中之設計規則來建構。:此，在 製造製程中無需額外成本。 本申請案包含2004年12月22日向韓國專利局（Korean * Patent 〇ffiCe)申請之韓國專利申請案第2004_110403號之標 : 的物，該中請案之全部内容以引用方式倂人本文中^
- 雖然已參考特定實施例描述了本夢明 .H 不^明，但是熟習此項技 #者將瞭解在不脫離由如下申請專利範圍所界定之本發明 101547.doc -27- 1269297 之精神及範疇的情況下，可進行各種改變及修正。 【圖式簡單說明】 圖1係一習知半導體記憶體裝置之方塊圖； 圖2係展示習知半導體記憶體裝置之單元陣列之電路 圖； 圖3係根據先前技術之感測放大器與單元陣列間之連接 關係之方塊圖詳言之為一共用位元線感測放大器結構之方 塊圖； 圖4係展示圖2所示之感測放大器部分之一實例的電路 圖； 圖5係展示習知半導體記憶體裝置之操作之波形； 圖6係解釋習知半導體記憶體裝置之一問題的剖視圖； 圖7係根據本發明之一實施例之半導體記憶體裝置之方 塊圖； 圖8係根據本發明之一實施例之半導體記憶體裝置之詳 細電路圖，詳言之為圖7所示之感測放大器部分的詳細電 路圖； 圖9係根據本發明之一實施例之圖8所示之第一參考單元 塊的電路圖； 圖10係說明圖8所示之半導體記憶體裝置之操作的波 形； ’ 圖11 A至18A係根據本發明之半導體記憶體裝置之布 圖； 圖11B至圖i8B係圖12A至圖18A所示之半導體記憶體裝 101547.doc -28· 1269297 置之剖視圖。
【主要元件符號說明】 11 12a 12b 13 14、16 17 18、19 20 30 40 100 110 120 130 140 150 、 170 151 、 151a 152a 153 、 153a 154a 155a 156a 隔離層 源極接合區域 汲極接合區域 閘電極 電容器 位元線 絕緣層 列位址輸入單位 行位址輸入單位 資料輸入/輸出單位 單元區域 單元陣列0 單元陣列2 單元陣列1 單元陣列3 感測放大器部分 第一連接單位 位元線感測放大器 第二連接單位 第一均衡單位 預充電單位 資料輸出單位 101547.doc -29-
1269297 157a 第二均衡單位 160 感測放大器 180 單元陣列4 210 位元線感測放大器 220 預充電單位 240 資料輸入/輸出單位 250a 第一連接單位 250b 第二連接單位 300c 第一單元陣列 300d 第二單元陣列 400c 第一參考單元塊 400d 第二參考單元塊 A-Af、B-B，、C-C，、 D-Df、E-E， •剖面線 BL、BL1 位元線 /BL、/BL1 位元線棒 CO、Cl、C2 電容器 CELL1、CELL2、 CELL3 單位單元 BISH 第一連接訊號 BISL 第二連接訊號 BLC 位元線接觸插塞 BLEQ 預充電訊號 GND 地電壓 101547.doc -30- 1269297
LDB、LDBB 外部資料線 LP 縱向插塞 MO、Ml、M2 開關MOS電晶體 N+ 作用區域 PL 板極電壓 RC1、RC2 參考電容器 REFT MOS 電晶體 REF_PCG 控製訊號 REF_SEL1 、 控製訊號 REF_SEL2、 /REF_SEL1 、 /REF_SEL2 RT1 開關MOS電晶體 RT2 開關MOS電晶體 RT4 MOS電晶體 SAP、SAN 感測放大器電源訊號 SN 波形 SNC 儲存節點接觸插塞 TP1 第一預充電MOS電晶體 TP2 第二預充電MOS電晶體 TS1 第一 PMOS電晶體 TS2 第二PMOS電晶體 TS3 第一 NMOS電晶體 TS4 第二NMOS電晶體 101547.doc -31 - 1269297
TOl T02
Vcore
VBLP
Vcore/2(VBLP) 1/2
VCP
Vpp WL、WL1、WL2 Y1 第一 I/O MOS電晶體 第二I/O MOS電晶體 核心電壓 位元線預充電電壓 核心電壓 參考電壓端子 高電壓 字線 行控制訊號
101547.doc -32-
Claims (1)
1269297 、申請專利範圍： -種具有-用於讀取或儲存資料之單元陣列區域之 體記憶體裝置，其包含·· 一 +導 一包括複數個標準單元之標準單元塊，每一標準單元 耦接至用於儲存一資料之一彳 T 兀 貝 位70線及一位元線棒中之一 者；及 -包括複數個參考單元單位之參考單元塊，每一袁考 單元單位包括—參考電容器、-詩將該參考電容哭之 一第一端子連接至該位元線之第一參考電晶體、一二 將該參考電容器之該第一端子連接至該位元線棒之第二 參考電晶體及一連接至一參考電壓以將該參考電壓供應 至s亥麥考電容器之該第一端子的第三參考電晶體。 2.如請求項1之半導體記憶體裝置，其進一步包含： 一預充電塊，其用於將該位元線及該位元線棒預充電 為一接地電壓；及 感測放大塊，其用於藉由利用一用於操作該半導體 記憶體裝置之核心電壓及一具有一高於該核心電壓之電 壓位準的高電壓來感測且放大該資料。 3·如請求項2之半導體記憶體裝置，其中該高電壓係在一 預定週期期間自一開始時序輸入至該感測放大塊以感測 且放大該資料。 4·如請求項3之半導體記憶體裝置，其中該核心電壓係在 该預定週期之後輸入至該感測放大塊。 5·如睛求項2之半導體記憶體裝置，其中該預充電塊包 101547.doc 1269297 括： 一第一金屬氧化物半導體（MOS)電晶體，其用於接收 一預充電訊號，且回應於該預充電訊號而將該接地電壓 作為預充電電壓供應至該位元線；及 一第二MOS電晶體，其用於接收該預充電訊號，且回 應於該預充電訊號而將該接地電壓作為該預充電電壓供 應至該位元線棒。 6·如請求項2之半導體記憶體裝置，其中該感測放大塊包 括： 一具有一閘極、一汲極及一源極之第一 P型金屬氧化 物半導體（PMOS)電晶體，該閘極耦接至該位元線棒，該 源極用於接收該核心電壓及該高電壓中之一者，且該沒 極叙接至該位元線； 一具有一閘極、一；:及極及一源極之第二PM〇s電晶 體，该閘極|馬接至該位元線，該源極用於接收該核心電 壓及該高電壓中之一者，且該汲極耦接至該位元線棒； 一具有一閘極、一汲極及一源極之第一 n型金屬氧化 物半導體（NMOS)電晶體，該閘極耦接至該位元線棒， 該源極用於接收該接地電壓，且該汲極耦接至該位元 線；及 一具有一閘極、一汲極及一源極之第二NM〇s電晶 體，該閘極耦接至該位元線，該源極用於接收該接地電 壓，且該汲極耦接至該位元線棒。 如請求項2之半導體記憶體裝置，其進一步包含一資料 101547.doc 1269297 輸出塊，該資料輸出塊用於將由該感測放大塊放大之資 料傳送至一資料線及一資料線棒中或經由該資料線及該 資料線棒將一輸入資料傳送至該感測放大塊中。 8·如請求項7之半導體記憶體裝置，其中該資料輸出塊包 括： 一第一 MOS電晶體，其耦接於該位元線與該資料線 間，以將該位元線中所負載之一資料傳送至該資料線 中；及 一第二MOS電晶體，其耦接於該位元線棒與該資料線 棒間以將該位元線棒中所負載之一資料傳送至該資料線 棒中〇 9.如請求項2之半導體記憶體裝置，其進一步包含一初始 電塵產生器，該初始電壓產生器用於接收一輸入至該半 導體記憶體裝置之電源電壓，以藉此產生該核心電壓及 該高電壓。
10. 如請求項2之半導體記憶體裝置， 一連接塊’其用於回應一連接 其進一步包含： 訊號而將該標準單元塊 11. 12. 連接至該感測放大器或與其斷開。 如請求項10之半導體記憶體裝置， 及指令的該連接訊號係在一預充電 如請求項1之半導體記憶體裝置， 括： 其中基於所輸入位址 操作期間予以啟動。 其中該標準單元塊包 一標準電容器及一用於 之第一標準電晶體；及 一第一標準單元，其包括一第 將該標準電容器連接至該位元線 101547.doc 1269297 一第二標準單元，其包括一以與該第一標準電容器相 同之圖案來佈置的第二標準電容器，及一以與該第一標 準電晶體相同之圖案來佈置以將該第二標準電容器連接 至該位元線棒之第二標準電晶體。 1 3·如請求項12之半導體記憶體裝置，其中該第一參考電晶 體至該第三參考電晶體係以與該第二標準電晶體相同之 圖案來佈置，且該參考電容器係以與該第二標準電容器 相同之圖案來佈置。
如請求項13之半導體記憶體裝置，其中每四個位元線兩 個茶考單元佈置於每一位元線之兩端部分處。 如4求項14之半導體記憶體裝置，其進一步包含一將與 對應於該第一標準電晶體及該第二標準電晶體之每一源 極之一標準儲存節點接觸之接觸插塞，其中該第一參考 電晶體及該第二參考t晶體之每一源極及該第三參考電 曰曰體之一汲極係佈置成連接至每一接觸插塞以便與一共 同參考儲存節點連接。 16.如請求項13之半導體記憶體裝置，其中該單元陣列區域 包括： 晶體之第一作用區域； 晶體及該第一參考電晶體之第 一用於該第二標準電 一用於該第一標準電 作用區域； 一用於該第二參考電晶體之第 二作用區域； 一用於該第二茶考電 一配置於該第一作用 晶體之第四作用區域； 區域上用於該第二標準電晶體之 101547.doc -4- 1269297 第一字線； 一配置於該箓一 一作用區域上用於該第一標準電晶體之 第二字線； —作用區域上用於該第一參考電晶體之 二字線自該第二字線間開一預定距離； 二作用區域上用於該第二參考電晶體之 一配置於該第 第二字線，該第 一配置於該第 第四字線； 一酉己置於
四作用區域上用於該第三參考電晶體之 第五字線； 用於该第二、、隹^ 々： 一铩準電晶體之一第/位元線接觸插塞及一 :存節點接觸插塞，該第一位元線接觸插塞及該第 ❻存即點接觸插塞係佈置成分別連接至該第一作用區 域之一上部分及—下部分； …一標準電晶體之第二儲存節點接觸插塞， 名弟一儲存節點接觸插塞係佈置成連接至該第二作用區 域之一上部分； 用於忒第_標準t 位元線接觸插塞，，第1 一“ 曰曰骽之弟一 U 立兀線接觸插塞係佈置成連接 μ弟一作用區域之一中央區域； 一用於該第一參考電晶體 _ . 承一荟考電晶體之篦二 储存卽轉㈣塞n 弟― 共同連接至^ + ρ點接觸插塞係佈置成 帛至作心域之_下部分 域之一上部分； ^步一忭用區 一用於該第二參考電晶體之第三 位凡線接觸插塞，談 101547.doc 1269297 弟二位元線接觸插塞係佈置成連接至該第三作用區域之 —下部分； ^用於σ亥第二苓考電晶體之第四位元線接觸插塞，該 弟四位元線接觸插塞係佈置成連接至該第四作用區域之 —上部分； 第彳不準電谷裔，其配置於該第一作用區域處且連 接至該第一儲存節點接觸插塞，·
立H準電容器’其配置於該第二作用區域之該上 刀處且連接至该第二儲存節點接觸插塞； 配置於該第二作㈣域之該下部分且連接至該第三儲 存節點接觸插塞之該參考電容器； 與該第-字線至該第四字線交又且連接至該第二位元 線接觸插塞之該位元線； 與該第-字線至該第四字線交叉且連接至該第一位元 線接觸插塞及該第三位元線接觸插塞之該位元線棒；及 一輔助連接圖幸，1 ^ ^ ^ 、 乂、 " 乂人该子線相同之導電層來佈置且 連接至該第四位元線接觸插塞及該第三位元線接觸插塞。 17.t睛未項16之半導體記憶體裝置，#中該第—字線及該 罘五字線係以相同間隔來佈置。 18·如請求項17之半導體記憶體裝置，其進-步包含： 弟一虛6又電容器’其配置於與該參考電容器相同之 層上且佈置於該第三作用區域上·，及 -第二虛設電容器，其配置於與該參考電容器相同之 層上且佈置於該第四作用區域。 101547.doc
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040110403A KR100562646B1 (ko) | 2004-12-22 | 2004-12-22 | 저전압용 반도체 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200623120A TW200623120A (en) | 2006-07-01 |
| TWI269297B true TWI269297B (en) | 2006-12-21 |
Family
ID=36595515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW094115637A TWI269297B (en) | 2004-12-22 | 2005-05-13 | Low voltage semiconductor memory device |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7573768B2 (zh) |
| JP (1) | JP4873891B2 (zh) |
| KR (1) | KR100562646B1 (zh) |
| CN (1) | CN100423268C (zh) |
| TW (1) | TWI269297B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100562647B1 (ko) * | 2004-12-22 | 2006-03-20 | 주식회사 하이닉스반도체 | 저전압용 반도체 메모리 장치 |
| US7961052B2 (en) * | 2009-10-28 | 2011-06-14 | Peregrine Semiconductor Corporation | RF power amplifier integrated circuit and unit cell |
| CN111292782B (zh) * | 2019-10-21 | 2021-11-02 | 北京潼荔科技有限公司 | 非易失性随机存取存储器及存取方法 |
Family Cites Families (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6421788A (en) * | 1987-07-16 | 1989-01-25 | Nec Corp | Semiconductor memory device |
| US5235550A (en) | 1991-05-16 | 1993-08-10 | Micron Technology, Inc. | Method for maintaining optimum biasing voltage and standby current levels in a DRAM array having repaired row-to-column shorts |
| US5291437A (en) * | 1992-06-25 | 1994-03-01 | Texas Instruments Incorporated | Shared dummy cell |
| FR2705821B1 (fr) | 1993-05-24 | 1995-08-11 | Sgs Thomson Microelectronics | Mémoire dynamique. |
| JP3208626B2 (ja) * | 1993-11-16 | 2001-09-17 | ソニー株式会社 | 半導体記憶装置 |
| TW378323B (en) * | 1994-09-22 | 2000-01-01 | Matsushita Electric Ind Co Ltd | Ferroelectric memory device |
| JPH09120685A (ja) * | 1995-10-24 | 1997-05-06 | Sony Corp | 強誘電体記憶装置 |
| JP4353546B2 (ja) * | 1997-06-30 | 2009-10-28 | 富士通マイクロエレクトロニクス株式会社 | ダイナミック型半導体記憶装置 |
| KR100275336B1 (ko) * | 1997-12-24 | 2000-12-15 | 김영환 | 강유전체 메모리 장치의 기준전압발생기 |
| US6078538A (en) | 1998-08-20 | 2000-06-20 | Micron Technology, Inc. | Method and apparatus for reducing bleed currents within a DRAM array having row-to-column shorts |
| KR20000027912A (ko) * | 1998-10-29 | 2000-05-15 | 윤종용 | 강유전체 메모리 장치 |
| KR100281127B1 (ko) * | 1998-11-19 | 2001-03-02 | 김영환 | Nand형 비휘발성 강유전체 메모리 셀 및 그를 이용한 비휘발성 강유전체 메모리 장치 |
| US6456152B1 (en) * | 1999-05-17 | 2002-09-24 | Hitachi, Ltd. | Charge pump with improved reliability |
| KR100348576B1 (ko) * | 1999-09-30 | 2002-08-13 | 동부전자 주식회사 | 강유전체 메모리 |
| JP2002083493A (ja) * | 2000-09-05 | 2002-03-22 | Toshiba Corp | 半導体記憶装置 |
| CA2342508A1 (en) * | 2001-03-30 | 2002-09-30 | Atmos Corporation | Reference cells with integration capacitor |
| JP2003100080A (ja) * | 2001-09-27 | 2003-04-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100463599B1 (ko) * | 2001-11-17 | 2004-12-29 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 및 그의 구동방법 |
| JP4132795B2 (ja) * | 2001-11-28 | 2008-08-13 | 富士通株式会社 | 半導体集積回路 |
| KR100463606B1 (ko) * | 2002-01-29 | 2004-12-29 | 주식회사 하이닉스반도체 | 강유전체 메모리의 구동 장치 및 방법 |
| US6570799B1 (en) | 2002-03-14 | 2003-05-27 | United Memories, Inc. | Precharge and reference voltage technique for dynamic random access memories |
| JP3984090B2 (ja) * | 2002-04-01 | 2007-09-26 | 株式会社東芝 | 強誘電体メモリ装置 |
| JP2004022073A (ja) | 2002-06-17 | 2004-01-22 | Elpida Memory Inc | 半導体記憶装置 |
| US6678199B1 (en) | 2002-06-19 | 2004-01-13 | Micron Technology, Inc. | Memory device with sense amp equilibration circuit |
| JP2004110871A (ja) | 2002-09-13 | 2004-04-08 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
| JP4583703B2 (ja) * | 2002-10-30 | 2010-11-17 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US6788590B2 (en) * | 2003-01-16 | 2004-09-07 | United Memories, Inc. | Bitline reference voltage circuit |
| JP3889728B2 (ja) * | 2003-07-18 | 2007-03-07 | 株式会社東芝 | 半導体集積回路装置 |
| KR100540484B1 (ko) * | 2003-10-31 | 2006-01-10 | 주식회사 하이닉스반도체 | 라이트회복시간이 줄어든 메모리 장치 |
| KR100562647B1 (ko) * | 2004-12-22 | 2006-03-20 | 주식회사 하이닉스반도체 | 저전압용 반도체 메모리 장치 |
-
2004
- 2004-12-22 KR KR1020040110403A patent/KR100562646B1/ko not_active IP Right Cessation
-
2005
- 2005-05-10 US US11/126,744 patent/US7573768B2/en not_active Expired - Fee Related
- 2005-05-13 TW TW094115637A patent/TWI269297B/zh not_active IP Right Cessation
- 2005-06-06 CN CNB2005100749957A patent/CN100423268C/zh not_active Expired - Fee Related
- 2005-06-10 JP JP2005171680A patent/JP4873891B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN100423268C (zh) | 2008-10-01 |
| KR100562646B1 (ko) | 2006-03-20 |
| CN1794454A (zh) | 2006-06-28 |
| US7573768B2 (en) | 2009-08-11 |
| TW200623120A (en) | 2006-07-01 |
| JP2006179852A (ja) | 2006-07-06 |
| JP4873891B2 (ja) | 2012-02-08 |
| US20060133131A1 (en) | 2006-06-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |