KR0160340B1 - 전송선 전압 제어회로 및 그 제어회로를 포함한 반도체 장치 - Google Patents

전송선 전압 제어회로 및 그 제어회로를 포함한 반도체 장치 Download PDF

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KR0160340B1
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가즈유키 가나자시
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세키자와 다다시
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Abstract

전송선(41,75)의 레벨을 제어하는 전송선 전압 제어회로(45)에 관하여 개시하고 있다. 논리하이를 나타내는 제1레벨(VOH1)의 신호 및 논리로우를 나타내는 제2레벨(VOL1)의 신호는 전송선으로 공급한다. 전송선 전압 제어회로는 전송선에 접속된 회로(85)를 포함한다. 이 회로는 제1레벨의 신호가 전송선에 공급된 이후에 전송선의 레벨을 논리하이를 표시하고 제1레벨(VOH1) 보다 낮은 제3레벨(VOH2)로 저감시킨다. 또한 이 회로는 제2레벨의 신호가 전송선에 공급된 이후에 전송선의 레벨을 논리로우를 표시하고 제2레벨(VOL1) 보다 높은 제4레벨(VOL2)로 상승시킨다.

Description

전송선 전압 제어회로 및 그 제어회로를 포함한 반도체 장치
제1도는 신호가 버스선과 같은 전송선을 통해 전송되는 종래의 전자장치의 일예를 나타낸 도면.
제2도는 제1도에 도시한 종래의 전자장치의 버스선을 통과하는 데이타 DQ의 신호 파형도.
제3도는 본 발명에 따른 전송선 전압 제어회로를 포함하는 전자장치의 블록도.
제4도는 전송선 전압 제어회로에 의해 제어되는 전송선의 전송신호의 파형도.
제5도는 본 발명에 따른 전송선 전압 제어회로를 포함하는 전자장치의 제1실시예의 주요부를 나타내는 도면.
제6도는 데이타 출력회로의 회로구성을 나타내는 도면.
제7도는 데이타 입력회로의 회로구성을 나타내는 도면.
제8도는 제5도에 도시한 래치회로의 회로구성을 나타내는 도면.
제9도는 CPU에서 SDRAM으로 전송되는 데이타 DQ의 파형도.
제10도 내지 제14도는 데이타 DQ가 전자장치의 제1실시예의 CPU에서 SDRAM으로 전송되는 경우의 동작을 설명하기 위한 회로도.
제15도는 내부회로로부터 출력되는 데이타(DATA), 데이타 출력회로로부터 출력되는 데이타(DQ) 및, 데이타 출력회로의 출력전류(Iout) 간의 관계를 나타내는 도면.
제16도는 본 발명에 따른 전송선 전압 제어회로를 포함하는 전자장치의 제2실시예의 주요부를 나타내는 도면.
제17도는 본 발명에 따른 전송선 전압 제어회로를 포함하는 전자장치의 제3실시예의 주요부를 나타내는 도면.
제18도는 제17도에 도시한 전자장치의 제3실시예의 데이타 출력회로의 회로구성을 나타내는 도면.
제19도 내지 제23도는 데이타 DQ가 전자장치의 제3실시예의 CPU에서 SDRAM으로 전송되는 경우의 동작을 설명하기 위한 회로도.
* 도면의 주요부분에 대한 부호의 설명
41 : 전송선 42,82,83 : 종단저항
43 : 전송신호 출력회로 44 : 전송신호 입력신호
45 : 전송선 전압 제어회로 50 : CPU
51∼54 : SDRAM 65,151 : 데이타 출력회로
71 : 데이타 입력회로 75 : 버스선
85 : 래치회로 91 : 반전지연회로
97 : NAND회로 102 : NOR회로
110 : 차동증폭기
본 발명은 전송선 전압 제어회로 및 그 제어회로를 구비하는 전자장치에 관한 것으로, 특히 전자장치의 전송선을 통과하는 신호의 전압레벨을 제어하는 전송선 전압 제어회로에 관한 것이다.
제1도는 신호가 버스선과 같은 전송선을 통해 전송되는 종래의 전자장치의 일예를 나타내는 도면이다.
전자장치는 중앙처리장치(CPU)(1)와, 동기식 다이나믹 랜덤 액세스 메모리(SDRAM)(2-5)를 구비하지만, 제1도에는 CPU(1)와 SDRAM(2-5)의 각 부분, 즉 데이타 출력회로(16-20)와 데이타 입력회로(21-25)만이 예시되어 있다. 데이타 출력회로(16-20)의 각각의 출력포트와 데이타 입력 회로(21-25)의 각각의 입력포트는 CPU(1)와 SDRAM(2-5)의 각각의 데이타 입출력포트(6-10)의 각 포트에 동시 접속된다. 데이타 입출력포트(6-10)는 버스선(26)의 각각의 스터브(27-31)를 통해 버스선(26)에 각각 접속된다. 버스선(26)을 통하여 데이타 DQ는 전송되어 CPU(1) 및 SDRAM(2-5)에서 입출력된다.
또한 전자장치는 기준전압 Vref를 공급하는 기준전압선(34)을 추가로 구비한다. 기준전압선(34)은 CPU(1)와 SDRAM(2-5)의 각 기준전압 입력포트(11-15)를 통하여 데이타 입력회로(21-25)의 다른 입력포트의 각각에 접속된다. 데이타 입력회로(21-25)로 입력되는 데이타 DQ는 기준전압 Vref를 갖는 데이타 DQ의 전압 레벨을 비교함으로써 논리적으로 결정된다.
또한 버스선(26)의 종단부(35,36)는 종단저항(32,33)을 통해 기준전압선(34)으로 종단된다.
다음에는 전자장치의 동작에 대하여 설명할 것이다.
전자장치에서, CPU(1)에 제공되는 데이타 DQ가 SDRAM(2)으로 전송될 경우, 데이타 DQ는 데이타 입출력포트(6) 및 스터브(27)를 통하여 데이타 출력회로(16)로부터 버스선(26)으로 출력되고, 이때 버스선(26)내의 데이타 DQ는 스터브(28) 및 데이타 입출력포트(7)를 통하여 SDRAM(2)의 데이타 입력회로(22)로 입력된다.
통상 데이타 DQ의 신호파형의 버스선(26)을 통해 전송되면, 반사된 신호파형은 버스선(26)의 종단부(35,36)에서 발생하고, 반사된 신호파형은 데이타 DQ의 주 신호파형의 왜곡을 초래할 수 있다. 그러나, 이러한 전자장치에 있어서, 버스선(26)의 종단부(35,36)가 종단저항(32,33)에 의해 종단되기 때문에 종단부(35,36)로부터의 반사에 의한 데이타 DQ의 신호파형의 왜곡은 저감시킬 수 있다.
그러나, 예컨대 CPU(1)에서 제공되는 데이타 DQ가 SDRAM(2-5)으로 전송되는 경우, SDRAM(2-5)의 데이타 출력회로(17-20)의 출력포트는 고임피던스 상태가 된다. 이 상태에서 데이타 출력회로(17-20)의 출력포트는 전기적으로 개방상태가 된다. 따라서, 데이타 DQ의 신호파형은 각각의 개방된 출력포트로 반사된다. 데이타 출력회로의 출력포트에서 반사에 기인한 데이타 DQ의 신호파형의 왜곡은 종단되는 종단부(35,36)에서의 왜곡과 비교하여 비교적 크게된다.
제2도는 종래의 전자장치의 버스선(26)을 통과하는 데이타 DQ의 신호파형도를 나타낸다. 도면에서 일예로서 버스선(26)의 데이타 DQ의 레벨은 로우레벨에서 하이레벨로 이동된다. 제2도에서 실선(38)은 반사가 없는 이상적인 경우의 데이타 DQ의 신호파형을 나타내고, 점선(39)은 허용되는 최대 반사율의 경우에 그 신호파형을 나타낸다.
이예에서, 하이레벨 VOH의 이상적인 전압레벨은 Vref+ 0.6V이고, 로우레벨 VOL의 이상적인 전압레벨은 Vref- 0.6V이다. 데이타 입력회로(21-25)에 있어서, 데이타 DQ의 전압레벨이 VIH내지 VOH의 값인 경우, 데이타 DQ는 하이레벨로 논리적으로 결정되고, 데이타 DQ의 전압레벨이 VIL내지 VOL의 값인 경우에는 데이타 DQ는 로우레벨로 논리적으로 결정된다. VIL에서 VIH까지의 레벨 범위는 오차결정이 발생되는 그레이존(gray zone)이 된다.
이 경우에, VOH, VOL, VIH및 VIL의 허용 가능한 마진을 고려하지 않으면, 허용되는 최대 반사율은 (VOH-VIH) / (VOH-VOL) = ((Vref+0.6V) - (Vref+0.1V) / ((Vref+0.6V) - (Vref-0.6V))=0.5V/1.2V=0.42로 나타낸다. 허용가능한 마진을 고려하면, 허용되는 최대 반사율은 0.42 이하가 된다.
이 결과, 이 전자장치에서 데이타 출력회로(17-20)의 출력포트와 같은 임의의 포트에서의 최대 반사율은 0.42이하로 저감됨을 알 수 있다.
반사를 저감시키기 위해서는 데이타 출력회로(16-20)의 각 출력포트에 접속되는 스터브(27-31)의 SDRAM측의 단부에 각각 종단저항을 접속하는 방법이 있다. 이 방법에서는 데이타 전송선에 개방단이 없기 때문에 반사에 의한 데이타 DQ의 신호 파형의 왜곡은 무시할 정도로 감소된다.
그러나, 이와같은 방법에서는 데이타 출력회로(16-20)에 의해 구동될 부하가 비교적 작게되어, 데이타 출력회로(16-20)로서 큰 구동능력이 필요하게 된다. 따라서, 상기 데이타 출력회로의 크기와 소비전력을 증가시키게 되는 문제점을 초래하게 된다.
상술한 바와 같이, 종단에 의해 데이타 전송선에서 반사를 직접적으로 저감시키는데는 어려움이 존재함을 알게 되었다.
제1도에 도시한 전자장치는 다른 문제점을 갖는다. 버스선에 어떠한 데이타로 공급되지 않는 대기 모드시에 데이타 출력회로(16-20)의 출력포트는 소비전력을 저감시키기 위해 고임피던스 상태에 있게되고, 버스선(26)의 전압레벨은 불안정하게 된다. 이 경우, 데이타 입력회로(21-25)는 노이즈의 영향에 의해 이상 동작을 하게된다.
이 전자장치에 있어서, 데이타 입력회로(21-25)의 이상동작을 방지하기 위해 데이타 출력회로(16-20)중 어느 하나의 회로, 예컨대 데이타 출력회로(16)는 대기모드시에 데이타 DQ로서 로우레벨을 제공하기 위해 동작될 수 있다. 그러나, 이 경우에도 대기모드에 소비전력이 증가되는 문제가 발생한다.
본 발명의 목적은 데이타 전송선의 허용 가능한 최대 반사율을 증가시키고 입출력 데이타 레벨의 허용 가능한 범위를 증가시키는 다른 전자장치의 데이타 전송선에 접속되는 전송선 전압 제어회로 및 상기의 문제점을 제거한 전송선 전압 제어회로를 포함하는 전자장치를 제공하는데 있다.
본 발명의 보다 구체적인 목적은 회로 고정 베이스의 회로 설계의 신축성을 증가시키는데 있다.
본 발명의 또 다른 목적은 대기모드시에 전자장치의 소비전력을 저감시키는데 있다.
상술한 목적은 전송선의 레벨, 논리하이를 표시하는 제1레벨의 신호 및, 전송선에 공급되는 논리로우를 표시하는 제2레벨의 신호를 제어하는 전송선 전압 제어회로에 의해 달성되는데, 상기 전송선 전압 제어회로는 전송선에 결합되어, 제1레벨의 신호가 전송선에 공급된 이후에 논리하이를 표시하는 제3레벨로 전송선의 레벨을 제1레벨 이하로 저감시키고, 제2레벨의 신호가 전송선에 공급된 이후에 논리로우를 표시하는 제4레벨로 전송선의 레벨을 제2레벨 이상으로 증가시키는 회로를 구비한다.
상술한 전송선 전압 제어회로의 회로는 전송선에 결합되어 전송선의 레벨을 래치시키는 래치회로를 구비한다. 래치회로는 링의 형태로 결합된 제1인버터 회로 및 제2인버터 회로를 구비하는데, 상기 제1인버터 회로의 입력단과 제2인버터 회로의 출력단 사이의 결합부는 전송선에 결합되어 있다.
또한 상술한 목적은 전송선의 레벨, 논리하이를 표시하는 제1레벨의 신호 및, 전송선에 공급되는 논리로우를 표시하는 제2레벨의 신호를 제어하는 전자장치에 의해 달성되는데, 상기 전자장치는 전송선으로 또는 전송선으로부터 공급 또는 수신하는 최소한 하나의 전자회로와; 제1레벨의 신호가 전송선에 공급된 이후에 논리하이를 표시하는 제3레벨로 전송선의 레벨을 제1레벨 이하로 저감시키고, 제2레벨의 신호가 전송선에 공급된 이후에 논리로우를 표시하는 제4레벨로 전송선의 레벨을 제2레벨 이상으로 증가시키는 전송선 전압 제어회로를 구비한다.
상술한 목적은 논리하이를 표시하는 제1레벨의 신호와 전송선으로 논리로우를 표시하는 제2레벨의 신호를 공급하는 전자장치에 의해 달성되는데, 상기 전자장치는 제1레벨의 신호를 전송선에 공급한 이후에 논리하이를 표시하는 제3레벨로 전송선의 레벨을 제1레벨 이하로 저감시키고, 제2레벨의 신호를 전송선에 공급한 이후에 논리로우를 표시하는 제4레벨로 전송선의 레벨을 제2레벨 이상으로 증가시키는 수단을 구비한다.
또한 상술한 목적은 상기한 전자장치에 의해 달성되는데, 상기 전자장치는 제1레벨의 신호를 전송선에 공급한 이후에 전송선으로 공급되는 전류를 저감시키는 풀업회로와, 제2레벨의 신호를 전송선에 공급한 이후에 전송선으로부터 흐르는 전류를 저감시키는 풀다운회로를 구비한다.
또한 상술한 목적은 신호를 전송하는 전송선과; 논리하이를 표시하는 제1레벨의 신호와 전송선에 논리로우를 표시하는 제2레벨의 신호를 공급하는 최소한 하나의 신호 출력회로와; 전송선으로부터 제1레벨의 신호와 제2레벨의 신호를 수신하는 최소한 하나의 신호 입력회로와; 전송선에 결합되어 제1레벨의 신호가 전송선에 공급된 이후에 논리하이를 표시하는 제3레벨로 전송선의 레벨을 제1레벨 이하로 저감시키고, 제2레벨의 신호가 전송선에 공급된 이후에 논리로우를 표시하는 제4레벨로 전송선의 레벨을 제2레벨 이상으로 증가시키는 전송선 전압 제어회로를 구비하는 전자장치에 의해 달성된다.
또한 상술한 목적은 신호를 전송하는 전송선과; 논리하이를 표시하는 제1레벨의 신호와 전송선에 논리로우를 표시하는 제2레벨의 신호를 공급하는 최소한 하나의 신호 출력회로와; 전송선에 결합되어 제1레벨의 신호가 전송선에 공급된 이후에 논리하이를 표시하는 제3레벨로 전송선의 레벨을 제1레벨 이하로 저감시키고, 제2레벨의 신호가 전송선에 공급된 이후에 논리로우를 표시하는 제4레벨로 전송선의 레벨을 제2레벨 이상으로 증가시키는 전송선 전압 제어회로를 포함하는 신호 출력회로와; 전송선으로부터 제1레벨의 신호와 제2레벨의 신호를 수신하는 최소한 하나의 신호 입력회로를 구비하는 전자장치에 의해 달성된다.
또한 상술한 목적은 신호를 전송하는 전송선과; 논리하이를 표시하는 제1레벨의 신호와 전송선에 논리로우를 표시하는 제2레벨의 신호를 공급하는 최소한 하나의 신호 출력회로와; 전송선으로부터 제1레벨의 신호와 제2레벨의 신호를 수신하는 최소한 하나의 신호 입력회로와; 전송선에 결합되어 제1레벨의 신호가 전송선에 공급된 이후에 논리하이를 표시하는 제3레벨로 전송선의 레벨을 제1레벨 이하로 저감시키고, 제2레벨의 신호가 전송선에 공급된 이후에 논리로우를 표시하는 제4레벨로 전송선의 레벨을 제2레벨 이상으로 증가시키는 전송선 전압 제어회로를 포함하는 신호 입력회로를 구비하는 전자장치에 의해 달성된다.
또한 상술한 목적은 신호를 전송하는 전송선과; 논리하이를 표시하는 제1레벨의 신호와 전송선에 논리로우를 표시하는 제2레벨의 신호를 공급하는 최소한 하나의 신호 출력회로와; 제1레벨의 신호를 전송선에 공급한 이후에 논리하이를 표시하는 제3레벨로 전송선의 레벨을 제1레벨 이하로 저감시키고, 제2레벨의 신호를 전송선에 공급한 이후에 논리로우를 표시하는 제4레벨로 전송선의 레벨을 제2레벨 이상으로 증가시키는 수단을 포함하는 신호 출력회로와; 전송선으로부터 제1레벨의 신호와 제2레벨의 신호를 수신하는 최소한 하나의 신호 입력회로를 구비하는 전자장치에 의해 달성된다.
전송선 전압 제어회로에 따르면, 논리하이를 표시하는 제1레벨의 하이 레벨 신호가 전송선에 공급되는 경우에는, 전송선 전압 제어회로는 소정 주기 이후에 제3레벨로 전송선에 공급되는 전압이 논리하이가 되도록 결정될 수 있는 제1레벨 이하로 저감시킨다. 저감된 레벨은 신호 출력회로로 부터 제1레벨 또는 제2레벨을 갖는 새로운 신호가 전송선에 공급될 때까지 유지된다.
한편, 논리로우를 표시하는 제2레벨의 로우 레벨 신호가 전송선에 공급되는 경우에는, 전송선 전압 제어회로를 소정주기 이후에 제4레벨로 전송선에 공급되는 전압이 논리로우가 되도록 결정될 수 있는 제2레벨 이상으로 증가시킨다. 증가된 레벨은 신호 출력회로로부터 제1레벨 또는 제2레벨을 갖는 새로운 신호가 전송선에 공급될 때까지 유지된다.
이러한 방법에서, 전송신호의 전이가 전송신호를 공급하는 신호 출력회로에 의해 개시되면, 전이의 초기 전압은 신호 입력회로의 임계 레벨에 근접한 전압으로 프리세트된다. 따라서, 전이에 필요한 전이범위가 저감될 수 있어서, 허용가능한 최대 반사율은 증가될 수 있다. 그 결과, 입출력 데이타 레벨의 허용범위는 증가될 수 있다. 이러한 장점은 회로 설계의 신축성, 특히 회로장착 베이스의 버스선 설계를 증가시킬 수 있다.
더욱이 전송선으로 어떠한 신호도 공급되지 않는 대기 모드시에 신호 입력회로는 노이즈로 인한 이상 동작을 일으킬 수 있다. 신호 입력회로의 이러한 이상동작을 방지하기 위해 대기 모드시에 전송선 전압 제어회로는 제3레벨로 전송선의 레벨을 논리하이에 대한 제1레벨 이하로 저감시키고, 제4레벨로 전송선의 레벨을 논리로우에 대한 제2레벨 이상으로 증가시킨다. 따라서, 대기모드시에 매우 작은 양의 전류가 전송선에 공급되거나 또는 전송선으로부터 유도된다. 따라서 대기모드시에 소비전력은 저감될 수 있다. 또한 전자장치에 따르면, 전송선 전압 제어회로는 신호 출력회로 또는 신호 입력회로 내측에 포함될 수 있다. 전송선 전압 제어회로는 전자장치 자체 또는 전송선에 결합된 다른 전자장치에 공급되는 신호의 레벨을 제어할 수 있다.
또한 전자장치에 따르면, 전자장치의 신호 출력회로는 전송선 전압 제어회로의 신호 출력회로와 동일한 기능을 갖는 수단을 포함할 수 있다. 이러한 신호 출력회로는 자체 제공되고 전송선에 공급되는 신호의 레벨을 제어할 수 있다.
본 발명에 따른 목적 및 추가의 특징은 첨부한 도면을 참조하여 이하의 설명으로부터 명백해 질 것이다.
먼저, 제3도와 제4도를 참조하여 본 발명에 따른 전송선 전압 제어회로의 동작 원리를 설명할 것이다. 제3도는 본 발명에 따른 전송선 전압 제어회로를 포함한 전자장치의 블록도이다.
전자장치는 최소한 하나의 전송신호 출력회로(43), 최소한 하나의 전송신호 입력회로(44) 및 최소한 하나의 전송선 전압 제어회로(45)로 구성된다. 이들 회로(43,44,45)는 종단부가 종단저항(42)에 의해 종단되는 전송선(41)에 각각 접속된다.
전송신호 출력회로(43)는 전송선(41)에 공급되는 전송신호를 처리하고, 전송 신호는 논리하이를 표시하는 전압 VOH1의 하이레벨 신호이거나 또는 논리로우를 표시하는 전압 VOL1의 로우레벨 신호가 될 수 있다.
전송신호 입력회로(44)는 전송신호 출력회로(43)로부터 출력되어 전송선(41)으로 공급되는 전송신호를 수신한다. 전송신호 입력회로(44)에 있어서, 수신된 전송신호는 종단 전압 VTT과 동일 전압의 참조전압과 비교하고, 수신된 전송신호의 논리레벨을 결정한다.
전송선 전압 제어회로(45)의 동작 원리는 제4도를 참조하여 설명할 것이다. 제4도는 전송선 전압 제어회로(45)에 의해 제어되는 전송선(41)의 전송신호의 파형을 나타낸다. 시간 t0에서 전송선(41)의 전송신호 레벨은 논리하이로 전이되고, 시간 t2에서는 논리로우로 전이된다. 제4도에서 실선(47)은 반사가 없는 이상적인 경우를 나타내고, 점선(48)은 반사가 있는 경우를 나타낸다.
구체적으로는 시간 t0에서 전송신호 출력회로(43)로부터 VOH1의 하이 레벨 신호는 전송선(41)에 공급된다. 주어진 시간의 경과후에 시간 t1에서 전송선 전압 제어회로(45)는 전송신호의 전압을 논리하이로 결정될 수 있는 VOH1이하의 VOH2로 하강한다. 하강된 레벨 VOH2는 전송신호 출력회로(43)에서 다음 신호가 전송선(41)으로 공급될 때가지 유지된다. t2에서, 전송신호 출력회로(43)로부터 VOL1의 로우 레벨 신호는 전송선(41)으로 공급된다. 소정시간의 경과후, t3에서 전송선 전압 제어회로(45)는 전송신호의 전압을 논리로우로 결정될 수 있는 VOL1이상의 VOL2로 상승시킨다. 상승된 레벨 VOL2는 전송신호 출력회로(43)로부터 전압 VOH1또는 VOL1을 갖는 새로운 신호가 전송선(41)으로 공급될 때까지 유지된다. 이 경우에 시간 t0이전에, 전송신호의 전압은 전송선 전압 제어회로(45)에 의해 VOL2로 유지된다.
이러한 방법에서 전송신호 출력회로(43)로부터 VOH1의 하이레벨 신호가 전송선(41)에 공급되면, 전송선 전압 제어회로(45)는 소정시간의 경과후에 전송선(41)에 공급되는 전압을 논리하이로 결정될 수 있는 VOH1이하의 VOH2로 하강시킨다. 하강된 레벨VOH2는 전송신호 출력회로(43)로부터 전압 VOH1또는 VOL1을 갖는 새로운 신호가 전송선(41)에 공급될 때까지 유지된다. 한편, 전송신호 출력회로(43)로부터의 VOL1의 로우레벨 신호가 전송선(41)에 공급되면, 전송선 전압 제어회로(45)는 소정 시간의 경과후에 전송선(41)에 공급되는 전압을 논리로우로 결정될 수 있는 VOL1이하의 VOL2로 상승시킨다. 상승된 레벨 VOL2는 전송신호 출력회로(43)로부터 전압 VOH1또는 VOL1을 갖는 세로운 신호가 전송선(41)에 공급될 때까지 유지된다.
이러한 전자장치에 있어서, 상기 전송선 전압 제어회로(45)를 결합함으로써 허용되는 최대 반사율은 이하와 같이 증가될 수 있다. 전송선의 반사가 발생하는 경우에, 전송신호는 점선(48)으로 나타낸 바와 같이 왜곡된다. 허용되는 최대 반사율은 전압 VOH2가 전송신호 입력회로(44)의 하이레벨 측의 한계레벨 VIH이고 전압 VOL2가 전송 신호 입력회로(44)의 로우레벨측의 한계레벨 VIL인 가정하에서 달성될 수 있다.
먼저, 전송신호의 전압이 논리로우에서 논리하이로 전이되는 경우에, 허용되는 최대 반사율은 논의될 수 있다.
전송선 전압 제어회로(45)를 갖지 않는 종래의 전자장치에 있어서, 전송신호는 전압 VOL1에서 전압 VOH1으로 전이될 수 있고, 허용되는 최대 반사는 VOH1-VOH2가 될 수 있다. 따라서, 허용되는 최대 반사율은 (VOH1-VOH2) / (VOH1-VOL1)이 된다.
한편, 제3도에서 전송선 전압 제어회로(45)를 갖는 전자장치에 있어서, 전송신호는 전압 VOL2에서 전압 VOH1으로 전이될 수 있고, 허용되는 최대 반사는 VOH1-VOH2가 된다. 따라서 이와 같은 전자장치의 허용되는 최대 반사율은 (VOH1-VOH2) / (VOH1-VOL2)로 결정된다.
상기 2개의 허용되는 최대 반사율을 비교하면, (VOH1-VOL1) (VOH1-VOL2)이고, (VOH1,-VOH2) / (VOH1-VOL1) (VOH1-VOH2) / (VOH1-VOL2)이다. 따라서, 본 발명에 따른 전자장치의 허용되는 최대 반사율은 전송선 전압 제어회로(45)를 갖지 않는 종래의 전자장치보다 크게된다.
다음에, 전송신호의 전압이 논리하이에서 논리로우로 전이되는 경우에, 허용되는 최대 반사율을 설명할 것이다.
전송선 전압 제어회로(45)를 갖지 않는 종래의 전자장치에 있어서, 전송신호는 전압 VOH1에서 전압 VOL1으로 전이될 수 있고, 허용되는 최대 반사는 VOH2-VOH1이 될 수 있다. 따라서, 허용되는 최대 반사율은 (VOL2-VOL1) / (VOH1-VOL1)이 된다.
한편, 제3도에서 전송선 전압 제어회로(45)를 갖는 전자장치에 있어서, 전송신호는 전압 VOH2에서 전압 VOL1으로 전이될 수 있고, 허용되는 최대 반사는 VOL2-VOL1가 된다. 따라서, 이와 같은 전자장치의 허용되는 최대 반사율은 (VOL2-VOL1) / (VOH2-VOL1)으로 결정된다.
상기 2개의 허용되는 최대 반사율을 비교하면, (VOH1-VOL1) (VOH2-VOL1)이고, (VOL2-VOL1) / (VOH1-VOL1) (VOL2-VOL1) / (VOH2-VOL1)이다. 따라서, 이 경우에도 본 발명에 따른 전자장치의 허용되는 최대 반사율은 전송선 전압 제어회로(45)를 갖지 않는 종래의 전자장치보다 크게된다.
상술한 바와 같이, 전송선 전압 제어회로(45)를 포함하는 이러한 전자장치에 있어서, 전송신호의 전이가 전송신호를 공급하는 전송신호 출력회로(43)로 개시되면, 전이의 초기 전압은 전송신호 입력회로(44)의 한계레벨에 근접한 전압으로 프리세트된다. 따라서, 전이에 필요한 전이범위가 하강될 수 있어, 허용되는 최대 반사율은 증가될 수 있다.
그 동안에 전송선(41)으로 어떠한 신호도 공급되지 않는 대기모드시에 전송신호 입력회로(44)는 노이즈로 인하여 이상 동작할 수 있다. 전송신호 입력회로(44)의 이러한 이상동작을 방지하기 위하여 최소한 하나의 전송신호 출력회로(43)는 대기모드 동안 활성화 될 수 있다. 이 때에, 전송선 전압 제어회로(45)는 상술한 바와 같이 동작한다. 전송신호 출력회로(43)로부터 VOH1의 하이레벨 신호가 전송선(41)에 공급될때, 전송선 전압 제어회로(45)는 소정의 시간 경과후에 전송선(41)의 전압을 VOH2(VOH1)로 하강시킨다. 또한 전송신호 출력회로(43)로부터 VOL1의 로우레벨 신호가 전송선(41)으로 공급되면, 전송선 전압 제어회로(45)는 소정의 시간 경과후에 전송선(41)의 전압을 VOL2( VOL1)으로 상승시킨다. 따라서, 대기모드시에는 매우 작은 양의 전류가 전송선(41)에 공급되거나 또는 전송선(41)으로부터 유도된다. 따라서, 대기모드중에 소비전력은 저감될 수 있다.
다음에, 제5도 내지 제23도를 참조하여 본 발명에 따른 전송선 전압제어 회로를 포함하는 전자장치의 제1 내지 제3실시예에 관하여 기술할 것이다. 제5도는 본 발명에 따른 전송선 전압 제어회로를 포함하는 전자장치의 제1실시예의 주요부를 나타내는 블록도이다.
통상 이러한 전자장치는 제1도에 도시한 종래의 전자장치와 동일한 방법으로 회로 장착 베이스에서 제조된다. 제5도에 도시한 전자장치는 중앙 처리장치(CPU)(50)와 동기식 다이나믹 랜덤 액세스 메모리(SDRAM)(51-54)를 구비하지만, 제5도에는 CPU(50)와 SDRAM(51-54)의 각 부분, 즉 데이타 출력회로(65-69)와 데이타 입력회로(70-74)만을 예시하였다. 데이타 출력회로(65)의 각각의 출력포트와 데이타 입력회로(70-74)의 각각의 입력포트는 CPU(50)와 SDRAM(51-54)의 각각의 데이타 입출력포트(55-59)의 각 포트에 동시 접속된다.
데이타 입출력포트(55-59)는 버스선(75)의 각각의 스터브(76,78-81)를 통하여 버스선(75)에 각각 접속된다. 버스선(75)을 통하여 데이타 DQ는 전송되어 CPU(50) 및 SDRAM(51-54)에서 입출력된다.
또한 전자장치는 기준전압 Vref를 공급하는 기준전압선(84)을 추가로 구비한다. 기준전압선(84)은 CPU(50)와 SDRAM(51-54)의 각 기준전압 입력포트(60-64)를 통하여 데이타 입력회로(70-74)의 다른 입력포트의 각각에 접속된다. 데이타 입력회로(70-74)로 입력되는 데이타 DQ는 기준전압 Vref를 갖는 데이타 DQ의 전압레벨을 비교함으로써 논리적으로 결정된다.
또한 버스선(75)의 종단부는 종단저항(82,83)을 통하여 기준전압선(84)으로 종단된다.
상술한 전자장치의 구성은 제1도에 도시한 종래의 전자장치의 구성과 거의 동일하지만, 제5도에 도시한 전자장치는 전송선 전압 제어회로로서 동작하는 래치회로(85)를 추가로 포함하고 있다. 래치회로(85)는 인버터(86,87)로 구성되고 버스선(75)의 전압을 제어한다.
데이타 출력회로(65-69)는 동일한 회로구성을 갖는다. 제6도는 데이타 출력회로(65)의 회로구성의 일예를 나타내는 도면이다.
제6도에서, 데이타 출력회로(65)는 하이레벨 신호용 전원전압 VDDQ선(89)과, 로우레벨 신호용 전원전압 VSSQ선(90)에 접속된다. 예컨대, VDDQ선(89)은 3V를 공급하고, VSSQ선(90)은 0V를 공급한다. VDDQ선(89)과 VSSQ선(90)은 출력회로용으로만 사용된다.
데이타 출력회로(65)는 반전 지연회로(91), NAND회로(97) 및 NOR(102)를 포함한다. 반전 지연회로(91)는 인버터회로(92-96)로 구성된다. 반전 지연회로(91)에 있어서, 내부회로(도시생략)에 의해 생성된 데이타 DQ는 반전지연된다. 반전 지연회로(91)의 출력은 NAND회로(97)와 NOR회로(102)로 공급된다.
NAND회로(97)는 P채널 MOS(PMOS) 트랜지스터(98,99)와, N채널 MOS(NMOS) 트랜지스터(100,101)로 구성된다. NAND회로(97)에서는 데이타 DATA와 반전 지연회로(91)의 출력의 NAND동작을 실행시킨다.
NOR회로(102)는 PMOS트랜지스터(103,104)와 NMOS트랜지스터(105,106)로 구성된다. NOR회로(102)에서는 데이타 DNTA와 반전 지연회로(91)의 출력의 NOR동작을 실행시킨다.
데이타 출력회로(65)는 풀업 동작으로 데이타를 출력하는 PMOS 트랜지스터(107)와, 풀다운 동작으로 데이타를 출력하는 NMOS트랜지스터(108)를 포함한다. PMOS트랜지스터(107)는 NAND회로(97)의 출력에 기초하여 턴온(도통) 또는 턴오프(비도통)되도록 제어된다. NMOS트랜지스터(108)는 NOR회로(102)의 출력에 의해 온/오프되도록 제어된다.
데이타 입력회로(70-74)는 동일한 회로구성을 갖는다. 제7도는 데이타 입력회로(71)의 회로구성의 일예를 나타내는 도면이다.
데이타 입력회로(71)는 하이레벨측의 전원전압 VDD선(111)과, 로우레벨측의 전원전압 VSS선(122)에 접속되는 차동증폭기(110)로 구성된다. 예컨대, VDD선(111)은 3V를 공급하고, VSS선(122)은 0V를 공급한다.
차동증폭기(110)는 부하로서 전류미러 회로를 형성하는 PMOS트랜지스터(113,114)와, 구동 트랜지스터를 형성하는 NMOS트랜지스터(115,116) 및, NMOS 트랜지스터(117)를 포함한다. NMOS트랜지스터(117)는 차동증폭기 활성화 신호 ACT에 의해 온/오프되도록 제어된다. NMOS트랜지스터(117)가 도통시에 트랜지스터는 저항으로서 동작한다.
데이타 입력회로(71)는 노드(119)에서 생성되는 신호를 파형 정형하는 인버터 회로(118)를 추가로 포함한다. 인버터회로(118)의 출력 DO는 내부회로(도시생략)에 공급된다.
상술한 데이타 입력회로(71)에 있어서, 차동증폭기(110)에 입력되는 데이타 DQ는 노드(61)로 공급되는 기준 레벨 Vref와 비교된다. 실제로 하이레벨측의 한계레벨 VIH는 전계 효과 트랜지스터(FET) 파라메타를 알맞게 세팅함으로써 Vref+0.1V로 설정될 수 있고, 로우레벨측의 한계레벨VIL은 Vref-0.1V로 설정될 수 있다.
제8도는 제5도에 도시한 래치회로(85)의 세부회로 구성을 나타내는 도면이다. 제8도에 도시한 바와 같이, 래치회로(85)는 2개의 인버터(86,87)로 구성되는데, 인버터(86)는 PMOS트랜지스터(123)와 NMOS트랜지스터(125)를 포함하고, 인버터(87)는 PMOS트랜지스터(124)와 NMOS트랜지스터(126)를 포함한다. 인버터(86)의 PMOS트랜지스터(123)는 전원전압 VDD를 공급하는 VDD선(121)에 결합되고, 인버터(87)의 NMOS트랜지스터(126)는 전원전압 VSS를 공급하는 VSS선(122)에 결합된다.
다음에는 제5도에 도시한 전자장치의 제1실시예의 동작에 대하여 설명한다. 제5도에 도시한 바와 같이, CPU(50)로부터 데이타 DQ가 SDRAM(51)으로 전송되면, 데이타 DQ는 데이타 입출력포트(55) 및 스터브(76)를 통하여 데이타 출력회로(65)로부터 버스선(75)으로 출력된다. 이때, 버스선(75)의 데이타 DQ는 스터브(78) 및 데이타 입출력포트(56)를 통하여 데이타 입력회로(71)로 취입된다.
제9도는 CPU(50)로부터 SDRAM(51)으로 전송되는 데이타 DQ의 파형을 나타낸다. 제10도 내지 제14도는 전자장치의 제1실시예에서 데이타 DQ가 CPU(50)로 부터 SDRAM(51)으로 전송되는 경우의 동작을 설명하기 위한 파형도를 나타내고 있다.
제9도에서, 라인 128은 데이타 DATA, 라인 129는 반전 지연회로(91)의 출력, 라인 130은 NAND회로 (97)의 출력, 라인 131은 NOR회로(102)의 출력, 라인 132는 버스선(75)의 저압레벨, 라인 133은 기준전압 Vref를 나타낸다.
제10도에 도시한 데이타 출력회로(65)에 있어서, 데이타DATA가 논리회로에 의해 결정되는 로우레벨 L인 경우, 반전 지연회로(91)의 출력은 논리회로에 의해 결정되는 하이레벨 H가 된다.
그 결과, NAND회로(97)에서, PMOS트랜지스터(98)는 오프, PMOS 트랜지스터(99)는 온, NMOS트랜지스터(100)는 오프, NMOS트랜지스터(101)는 온된다. 따라서, NAND회로(97)의 출력은 하이레벨 H가 되고, 이때 PMOS트랜지스터(107)는 오프된다.
또한 NOR회로(102)에 있어서, PMOS트랜지스터(103)는 오프, PMOS트랜지스터(104)는 온, NMOS트랜지스터(105)는 온, NMOS트랜지스터(106)는 오프된다. 따라서, NOR회로(102)의 출력은 로우레벨 L이 되고, 이때 NMOS트랜지스터(108)는 오프된다.
제11도에 도시한 바와 같이, 데이타 DATA의 레벨이 하이레벨 H가 되면, 반전지연회로(91)의 출력은 소정의 지연시간이 경과할 때까지 하이레벨 H로 유지된다.
그 결과, NAND회로(97)에서 PMOS트랜지스터(99)는 오프, NMOS트랜지스터(100)는 온 된다. 따라서, NAND회로(97)의 출력레벨은 로우 레벨 L되고, 이때 PMOS트랜지스터(107)는 온 된다.
한편, NOR회로(102)에서 PMOS트랜지스터(104)는 오프되고, NMOS트랜지스터(106)는 온 된다. 따라서, NOR회로(102)의 출력은 로우레벨 L로 유지되고, 이때 NMOS트랜지스터(108)는 오프상태로 유지된다.
이 경우에, 많은 양의 전류는 PMOS트랜지스터(107), 스터브(76), 버스선(75) 및 종단저항(82,83)을 통해 데이타 출력회로(65)의 VDDQ선(89)으로부터 기준전압선(84)으로 흐르게된다.
그 결과, 버스선(75)의 전압은 도통된 PMOS트랜지스터(107)의 저항값과 종단저항(82,83)의 결합된 값으로 결정된 전압으로 전이된다. 본 실시예에서 도통된 PMOS트랜지스터(107)의 저항값은 버스선(75)의 레벨이 논리하이, 예컨대 Vref+0.6V인 레벨 VOH1이 되도록 사전 설정된다.
이러한 방법으로 버스선(75)의 전압이 Vref+0.6V로 상승하면, 래치회로(85)에서는 PMOS트랜지스터(123)가 오프, NMOS트랜지스터(125)가 온, PMOS트랜지스터(124)가 온, NMOS트랜지스터(126)가 오프된다. 따라서, 데이타 출력회로(65)로 부터 출력되는 데이타 DQ는 하이레벨 H로 래치된다.
데이타 입력회로(71)에 있어서, NMOS트랜지스터(115,117)는 온, NMOS트랜지스터(116)는 오프되고, 노드(119)의 레벨은 로우레벨 L이고, 인버터회로(118)의 출력 DO는 하이레벨 H가 된다. 여기에서 하이레벨 H를 나타내는 데이타 출력회로(65)로부터 출력되는 데이타 DQ는 데이타 입력회로(71)에서 얻어진다.
그 이후에 제12도에 도시한 바와 같이 이들 회로가 대기 상태에 있으면, 반전 지연회로(91)의 출력레벨은 로우레벨 L이 된다. 그 결과, NAND회로(97)에 있어서, PMOS트랜지스터(98)는 온, NMOS트랜지스터(101)는 오프되고, NAND회로(97)의 출력레벨은 하이레벨 H가 되며, PMOS트랜지스터(107)는 오프된다.
한편, NOR회로(102)에 있어서, PMOS트랜지스터(103)는 온, NMOS트랜지스터(105)는 오프되고, NOR회로(102)의 출력은 로우레벨 L로 유지되며, 이때 NMOS트랜지스터(108)는 오프상태가 유지된다. 따라서, 데이타 출력회로(65)의 출력상태는 하이임피던스 상태에 있다.
이 경우에, 많은 양의 전류는 PMOS트랜지스터(124), 스터브(77), 버스선(75) 및 종단저항(82,83)을 통하여 래치회로(85)의 VDD전원선(121)으로부터 기준전압선(84)으로 흐르게 된다.
그 결과, 버스선(75)의 전압은 도통된 PMOS트랜지스터(124)의 저항값과 종단저항(82,83)의 결합값으로 결정된 전압으로 전이된다. 본 실시예에서, 도통된 PMOS트랜지스터(124)의 저항값은 버스선(75)의 레벨이 논리하이, 예컨대 Vref+0.1V의 레벨 VOH1이하인 레벨 VOH2가 되도록 사전 설정된다.
이 경우에, 데이타 입력회로(71)에 있어서, 입력용 하이레벨측 상의 한계전압 VIH는 데이타 입력회로(71)의 출력상태가 변화하지 않도록 Vref+0.1V로 프리세트된다.
또한 제13도에 도시한 바와 같이, 데이타 DATA가 로우레벨 L이 되면, 반전지연 회로(91)의 출력은 소정의 지연시간이 경과될 때까지 로우레벨 L로 유지된다.
그 결과, NAND회로(97)에 있어서, PMOS트랜지스터(99)는 온, NMOS트랜지스터(100)는 오프된다. 따라서, NAND회로(97)의 출력은 하이레벨 H로 유지되고, PMOS트랜지스터(107)는 오프상태가 유지된다.
한편, NOR회로(102)에 있어서는, PMOS트랜지스터(104)는 온, NMOS트랜지스터(105)는 오프된다. 따라서, NOR회로(102)의 출력은 하이레벨 H가 되고, 이때 NMOS트랜지스터(108)는 온된다.
이 경우에, 많은 양의 전류는 종단저항(82,83), 버스선(75), 스터브(76), 및 NMOS 트랜지스터(108)를 통하여 기준전압선(84)으로부터 VSSQ전원선(90)으로 흐르게 된다.
그 결과, 버스선(75)의 전압은 도통된 NMOS트랜지스터(108)의 저항값과 종단저항(82,83)의 결합값으로 결정된 전압으로 전이된다. 본 실시예에서 도통된 NMOS 트랜지스터(108)의 저항값은 버스선(75)의 레벨이 논리로우, 예컨대 Vref-0.6V의 레벨 VOL1이 되도록 사전 설정된다.
이러한 방법으로 버스선(75)의 전압이 Vref-0.6V로 하강하면, 래치회로(85)에서는 PMOS트랜지스터(123)가 온, NMOS트랜지스터(125)가 오프, PMOS트랜지스터(124)가 오프, NMOS트랜지스터(126)가 온된다. 따라서, 데이타 출력회로(65)로부터 출력되는 데이타 DQ는 로우레벨 L로 래치된다.
데이타 입력회로(71)에 있어서, NMOS트랜지스터(116,117)는 온, NMOS트랜지스터(115)는 오프되고, 노드(119)의 레벨은 하이레벨 H이고, 인버터회로(118)의 출력 DO는 로우레벨 L이 된다. 여기에서 로우레벨 L을 나타내는 데이타 출력회로(65)로부터 출력되는 데이타 DQ는 데이타 입력회로(71)에서 얻어진다.
그 이후에 제14도에 도시한 바와 같이 이들 회로가 대기상태에 있으면, 반전 지연회로(91)의 출력레벨은 하이레벨 H가 된다. 그 결과, NAND회로(97)에 있어서, PMOS트랜지스터(98)는 오프, NMOS트랜지스터(101)는 온되고, NAND회로(97)의 출력레벨은 하이레벨 H가 되며, PMOS트랜지스터(107)는 오프상태가 유지된다.
한편, NOR회로(102)에 있어서, PMOS트랜지스터(103)는 오프, NMOS트랜지스터(106)는 온되고, NOR회로(102)의 출력레벨은 로우레벨 L로 유지되며, 이때 NMOS트랜지스터(108)는 오프상태가 유지된다. 따라서, 데이타 출력회로(65)의 출력상태는 하이임피던스 상태에 있다.
이 경우에, 많은 양의 전류는 종단저항(82,83), 버스선(75), 스터브(77) 및 NMOS트랜지스터(126)를 통하여 기준전압선(84)으로부터 VSS전원선(122)으로 흐르게 된다.
그 결과, 버스선(75)의 전압은 도통된 NMOS트랜지스터(126)의 저항값과 종단저항(82,83)의 결합값으로 결정된 전압으로 전이된다. 본 실시예에서, 도통된 NMOS트랜지스터(126)의 저항값은 버스선(75)의 레벨의 논리로우, 예컨대 Vref-0.1V의 레벨 VOL1이상인 레벨 VOL2가 되도록 사전 설정된다.
이 경우에, 데이타 입력회로(71)에 있어서, 입력용 로우레벨측 상의 한계전압 VIL은 데이타 입력회로(71)의 출력상태가 변화하지 않도록 Vref-0.1V로 프리세트된다.
제15도는 내부회로로부터 출력되는 데이타 DATA, 데이타 출력회로(65)로부터 출력되는 DQ 및, 데이타 출력회로(65)의 출력전류 Iout간의 관계를 나타내는 도면이다.
도면중에서, t1은 입력 대 출력 시간(input-to-output time)의 최소치, t2는 입력 대 출력 시간의 최대치, t3는 출력전류 증가시간의 최소치, t4는 출력전류 증가시간의 최대치를 나타낸다.
본 실시예에서, 로우레벨 신호의 데이타 DQ가 출력되고 버스선(75)의 레벨이 레벨 VOL1(=Vref-0.6V)이 되면, 그 이후에 대기모드에 있어서 버스선(75)의 레벨은 레벨 VOL2(=Vref-0.1V)로 유지된다.
또한, 하이레벨 신호의 데이타 DQ가 출력되고, 버스선(75)의 레벨이 레벨 VOH1(=Vref+0.6V)이 되면, 그 이후에 대기모드에 있어서 버스선(75)의 레벨은 레벨 VOH2(=Vref+0.1V)로 유지된다.
그 결과, 제1실시예에 있어서, 하이레벨 신호의 데이타 DQ가 출력되면, 허용되는 최대 반사율은 (VOH1-VOH2) / (VOH1-VOH2) = ((Vref+0.6V) - (Vref+0.1V)) / ((Vref+0.6V) - (Vref-0.1V)) = 0.5V / 0.7V = 0.71로 결정한다.
이와 반대로, 제1도에 도시한 종래의 전자장치에 있어서, 대기모드시에 버스선(75)의 레벨은 VOL1으로 유지된다. 따라서, 허용되는 최대 반사율은 (VOH1-VIH) / (VOH1-VOL1) = ((Vref+0.6V) - (Vref+0.1V)) / ((Vref+0.6V) - (Vref-0.6V)) = 0.5V / 1.2V = 0.41로 결정된다.
한편, 제1실시예에 있어서, 로우레벨 신호의 데이타 DQ가 출력되면, 허용되는 최대 반사율은 (VOL2-VOL1) / (VOH2-VOL1) = ((Vref-0.1V) - (Vref-0.6V)) / ((Vref+0.1V) - (Vref-0.6V)) = 0.5V / 0.7V = 0.71로 결정된다.
이와 반대로, 제1도에 도시한 종래의 전자장치에 있어서, 대기모드시에 버스선(75)의 레벨은 레벨 VOH1으로 유지된다. 따라서, 허용되는 최대 반사율은 (VIL-VOL1) / (VOH1-VOL1) = ((Vref-0.1V) - (Vref-0.6V)) / ((Vref+0.6V) - (Vref-0.6V)) = 0.5V / 1.2V = 0.41로 결정된다.
이러한 방법으로 제1실시예는 제1도에 도시한 종래의 전자장치의 반사율보다 더 큰 허용가능한 최대 반사율을 갖는다. 따라서, 제1실시예의 전자장치에 있어서, 입출력 내역에 대해 큰 마진을 취할 수 있게되어, 전자장치의 설계를 용이하게 도모할 수 있다.
또한 제1실시예에 있어서, 대기모드시에 버스선(75)을 안정화하기 위해 래치회로(85)의 PMOS트랜지스터(124) 또는 NMOS트랜지스터(126)를 통하여 많은 양의 전류가 흐르지만, 데이타 출력회로(65-69)의 출력 트랜지스터는 비도통 상태가 된다. 따라서, 이들 출력 트랜지스터에는 전류가 흐르지 않는다. 이와 반대로, 종래의 전자장치에서는 대기모드시에 데이타 출력회로(65-69)의 각 회로들은 전류가 흐르도록 동작한다. 래치회로(85)의 PMOS트랜지스터(124) 또는 NMOS트랜지스터(126)를 통해 흐르는 전류는 데이타 출력회로(65-69)의 각 회로를 통해 흐르는 전류 이하가 된다. 따라서, 대기모드시에 제1실시예의 소비전력은 제1도에 도시한 종래의 전자장치의 소비전력과 비교하여 저감될 수 있다.
다음에, 제16도를 참조하여 본 발명에 따른 전송선 전압 제어회로를 포함하는 전자장치의 제2실시예에 관하여 개시할 것이다. 제16도는 본 발명에 따른 전송선 전압제어회로를 포함하는 전자장치의 제2실시예의 주요부를 나타내는 회로도이다.
전자장치의 제2실시예의 구성은 제5도에 도시한 제1실시예의 구성과 동일하다. 그러나, 제16도에 도시한 제2실시예에서, 래치회로(85)는 설치되어 있지 않고, 래치회로(135-139)는 각각의 CPU(50) 및 SDRAM(51-54)에 내장되어 있다.
이들 래치회로(135-139)는 CMOS인버터회로(140-149)로 구성되고, 제5도에 도시한 래치회로(85)와 동일한 형태로 각각 동작한다.
따라서, 제1실시예와 동일한 형태로 제2실시예는 제1도에 도시한 종래의 전자장치의 반사율보다 더 큰 허용가능한 최대 반사율을 갖는다. 따라서, 제2실시예의 전자장치에 있어서, 입출력내에 대해 큰 마진을 취할 수 있게되어, 전자장치의 설계를 용이하게 도모할 수 있다. 또한 전자장치의 제2실시예는 종래의 전자장치와 비교하여 대기모드시에 소비전력을 저감시킬 수 있다.
더욱이, 제2실시예에 있어서, 래치회로(135-139)의 각 인버터회로(145-149)를 구성하는 PMOS트랜지스터 또는 NMOS트랜지스터중 하나의 트랜지스터는 턴온된다. 턴온된 트랜지스터가 종단저항으로서 동작할 수 있어, 트랜지스터는 반사에 의한 영향을 최소화 할 수 있다.
다음에, 제17도 내지 제23도를 참조하여 본 발명에 따른 전송선 전압 제어회로를 포함하는 전자장치의 제3실시예에 관하여 개시할 것이다. 제17도는 본 발명에 따른 전송선 전압 제어회로를 포함하는 전자장치의 제3실시예의 주요부를 나타내는 회로도이다.
전자장치의 제3실시예의 구성은 제5도에 도시한 제1실시예의 구성과 동일하다. 그러나, 제17도에 도시한 제3실시예에서, 래치회로(85)는 설치되어 있지않고, CPU(50) 및 SDRAM(51-54)은 데이타 출력회로(65-69) 대신에 각각 데이타 출력회로(151-155)를 포함한다. 데이타 출력회로(151-155)의 각각은 래치 기능과 같은 전송선 전압 제어기능을 포함하도록 구성되고, 동일한 구성을 갖는다.
제18도는 데이타 출력회로(151)의 회로 구성을 나타내는 도면이다.
데이타 출력회로(151)는 제6도에 도시한 데이타 출력회로(65)의 변형이다. PMOS트랜지스터(157,158)는 제6도에 도시한 PMOS트랜지스터(107) 대신에 풀업 동작을 갖는 데이타를 출력 하기위해 형성되고, 도통된 PMOS트랜지스터(157,158)의 저항값은 도통된 PMOS트랜지스터(107)의 저항값보다 크다.
또한 NMOS트랜지스터(159,160)는 NMOS트랜지스터(108) 대신에 풀다운 동작을 갖는 데이타를 출력하기 위해 형성되고, 도통된 NMOS트랜지스터(159,160)의 저항값은 도통된 NMOS트랜지스터(108)의 저항값보다 크다.
PMOS트랜지스터(157)는 NAND 회로(97)의 출력에 의해 턴온/오프되도록 제어되고, PMOS트랜지스터(158)는 데이타 DATA를 반전시키는, 인버터회로(161)의 출력에 의해 턴온/오프되도록 제어된다.
또한 NMOS트랜지스터(159)는 NOR(102)의 출력에 의해 턴온/오프되도록 제어되고, NMOS트랜지스터(160)는 데이타 DATA를 반전시키는 인버터회로(162)의 출력에 의해 턴온/오프되도록 제어된다.
데이타 출력회로(151)의 나머지 구성은 제6도에 도시한 데이타 출력회로(65)의 구성과 동일하다.
제19도 내지 제23도는 데이타 DQ가 전자장치의 제3실시예에서 CPU(50)로부터 SDRAM(51)으로 전송되는 경우의 동작을 설명하기 위한 도면이다.
제19도에 도시한 데이타 출력회로(151)에 있어서, 데이타 DATA가 로우레벨 L인 경우, 반전 지연회로(91)의 출력은 하이레벨 H가 된다.
그 결과, NAND회로(97)에 있어서, PMOS트랜지스터(98)는 오프, PMOS트랜지스터(99)는 온, NMOS트랜지스터(100)는 오프, NMOS트랜지스터(101)는 온 된다. 따라서 NAND회로(97)의 출력은 하이레벨 H로 되고, 이때 PMOS트랜지스터(157)는 오프된다.
이 경우에, 인버터회로(161)의 출력은 하이레벨 H이고, PMOS트랜지스터(158)는 오프된다.
또한 NOR회로(102)에 있어서, PMOS트랜지스터(103)는 오프, PMOS트랜지스터(104)는 온, NMOS트랜지스터(105)는 온, NMOS트랜지스터(106)는 오프된다. 따라서, NOR회로(102)의 출력은 로우레벨 L이고, 이때 NMOS트랜지스터(159)는 오프된다.
이 경우에, 인버터회로(162)의 출력은 하이레벨 H이고, NMOS트랜지스터(160)는 온 된다.
따라서, 많은양의 전류는 종단저항(82,83), 버스선(75), 스터브(76) 및 NMOS 트랜지스터(160)를 통하여 기준전압선(84)으로부터 VSSQ전원선(90)으로 흐르게 된다.
그 결과, 버스선(75)의 전압은 도통된 NMOS트랜지스터(160)의 저항값과 종단저항(82,83)의 결합값으로 결정된 전압으로 전이된다. 제3실시예에 있어서 도통된 NMOS트랜지스터(160)의 저항간은 버스선(75)의 레벨이 논리로우, 예컨대 Vref-0.1V의 레벨 VOL1이상인 레벨 VOL2가 되도록 사전 설정된다.
이 경우에, 데이타 입력회로(71)에 있어서, 입력용 로우레벨측 상의 한계전압 VIL은 Vref-0.1V로 프리세트된다. 따라서, NMOS트랜지스터(116,117)은 온, NMOS 트랜지스터(115)는 오프되고, 노드(119)의 레벨은 하이레벨 H이고, 인버터회로(118)의 출력 DO는 로우레벨 L로 유지된다.
또한, 제20도에 도시한 바와 같이, 데이타 DATA의 레벨이 하이레벨 H가 되면, 반전지연회로(91)의 출력은 소정의 지연 시간이 경과될 때까지 하이레벨 H로 유지된다.
그 결과, NAND회로(97)에 있어서, PMOS트랜지스터(99)는 오프, NMOS트랜지스터(100)는 온된다. 따라서, NAND회로(97)의 출력레벨은 로우레벨L로 유지되고, 이때 PMOS트랜지스터(157)는 온된다.
인버터회로(161)의 출력레벨은 로우레벨 L이 되고, PMOS 트랜지스터(158)는 온된다.
한편, NOR회로(102)에 있어서, PMOS트랜지스터(104)는 오프, NMOS트랜지스터(106)는 온 된다. 따라서, NOR회로(102)의 출력은 로우레벨 L로 유지되고, PMOS트랜지스터(159)는 오프상태가 유지된다.
인버터회로(162)의 출력은 로우레벨 L로 되고 PMOS트랜지스터(160)는 오프상태가 된다.
이 경우에, 많은양의 전류는 PMOS트랜지스터(157,158) 스터브(76), 버스선(75) 및 종단저항(82,83)을 통하여 VDDQ전원선(89)으로 부터 기준 전압선(84)으로 흐르게 된다.
그 결과, 버스선(75)의 전압은 도통된 PMOS트랜지스터(157)의 저항값과 종단저항(82,83)의 결합값으로 결정된 전압으로 전이된다. 제3실시예에서 도통된 PMOS트랜지스터(157,158)의 저항간은 버스선(75)의 레벨이 논리하이, 예컨대 Vref+0.6V의 레벨 VOH1이 되도록 사전 설정된다.
데이타 입력회로(71)에 있어서, NMOS트랜지스터(115,117)는 온, NMOS트랜지스터(116)는 오프되고, 노드(119)의 레벨은 로우레벨 L이고, 인버터회로(118)의 출력 DO는 하이레벨 H가 된다. 여기에서 하이레벨 H를 나타내는 데이타 출력회로(151)로 부터 출력되는 데이타 DQ는 데이타 입력회로(71)에서 얻어진다.
그 이후에 제21도에 도시한 바와 같이 반전 지연회로(91)의 출력 레벨은 로우레벨 L이 된다. 그 결과, NAND회로(97)에 있어서, PMOS트랜지스터(98)는 온, NMOS트랜지스터(101)는 오프되고, NAND회로(97)의 출력레벨은 하이레벨 H가 되며, PMOS트랜지스터(157)는 오프된다.
한편, NOR회로(102)에 있어서, PMOS트랜지스터(103)는 온, NMOS트랜지스터(105)는 오프되고, NOR회로(102)의 출력은 로우레벨 L로 유지되며, 이때 NMOS트랜지스터(109)는 오프상태가 유지된다.
이 경우에, 많은 양의 전류는 PMOS트랜지스터(158), 스터브(76), 버스선(75) 및 종단저항(82,83)을 통하여 VDDQ전원선(89)으로부터 기준전압선(84)으로 흐르게 된다.
그 결과, 버스선(75)의 전압은 도통된 PMOS트랜지스터(158)의 저항값과 종단저항(82,83)의 결합값으로 결정된 전압으로 전이된다. 제3실시예에서, 도통된 PMOS트랜지스터(158)의 저항값은 버스선(75)의 레벨의 논리하이, 예컨대 Vref+0.1V의 레벨 VOH1이하인 레벨 VOH2가 되도록 사전 설정된다.
이 경우에, 데이타 입력회로(71)에 있어서, 입력용 하이레벨측 상의 한계전압 VIH는 데이타 입력회로(71)의 출력상태가 변화하지 않도록 Vref+0.1V로 프리세트된다.
또한 제22도에 도시한 바와 같이, 데이타 DATA가 로우레벨 L이 되면, 반전지연 회로(91)의 출력은 소정의 지연시간이 경과될때 까지 로우레벨 L로 유지된다.
그 결과, NAND회로(97)에 있어서, PMOS 트랜지스터(99)는 온, NMOS트랜지스터(100)는 오프된다. 따라서, NAND회로(97)의 출력은 하이레벨 H로 유지되고, PMOS트랜지스터(157)는 오프상태가 유지된다.
또한 인버터 회로(161)의 출력 레벨은 하이레벨 H이고, PMOS 트랜지스터(158)는 오프이다.
한편, NOR회로(102)에 있어서, PMOS트랜지스터(104)는 온, NMOS트랜지스터(105)는 오프된다. 따라서, NOR회로(102)의 출력레벨은 로우레벨 L이고, 이때 NMOS트랜지스터(159)는 온된다.
또한, 인버터 회로(162)의 출력은 하이레벨 H이고, NMOS트랜지스터(160)는 온 된다.
이 경우에, 많은양의 전류는 종단저항(82,83), 버스선(75), 스터브(76) 및 NMOS트랜지스터(159,160)를 통하여 기준전압선(84)으로부터 VSSQ전원선(90)으로 흐르게 된다.
그 결과, 버스선(75)의 전압을 NMOS트랜지스터(159,160)의 저항값과 종단저항(82,83)의 결합값으로 결정된 전압으로 전이된다. 제3실시예에 있어서 도통된 PMOS트랜지스터(159,160)의 저항값은 버스선(75)의 레벨이 논리로우, 예컨대 Vref-0.6V의 레벨 VOL1이 되도록 사전 설정된다.
데이타 입력회로(71)에 있어서, NMOS트랜지스터(116,117)는 온, NMOS트랜지스터(115)는 오프되고, 노드(119)의 레벨은 하이레벨 H이고, 인버터회로(118)의 출력 DO는 로우레벨 L이 된다. 여기에서 로우레벨 H를 나타내는 데이타 출력회로(151)로부터 출력되는 데이타 DQ는 데이타 입력회로(71)에서 얻어진다.
그 이후에 제23도에 도시한 바와 같이 반전 지연회로(91)의 출력레벨은 하이레벨 H가 된다. 그 결과, NAND회로(97)에 있어서, PMOS트랜지스터(98)는 오프, NMOS트랜지스터(101)는 온되고, NAND회로(97)의 출력레벨은 하이레벨 H가 되며, PMOS트랜지스터(157)는 오프상태가 유지된다.
한편, NOR회로(102)에 있어서, PMOS트랜지스터(103)는 오프, NMOS트랜지스터(105)는 온되고, NOR회로(102)의 출력레벨은 로우레벨 L로 유지되며, 이때 NMOS트랜지스터(108)는 오프상태가 유지된다.
이 경우에, 많은양의 전류는 종단저항(82,83), 버스선(75), 스터브(76) 및 NMOS트랜지스터(160)를 통하여 기준전압선(84)으로부터 VSSQ전원선(90)으로 흐르게 된다.
그 결과, 버스선(75)의 전압은 도통된 PMOS트랜지스터(160)의 저항값과 종단저항(82,83)의 결합값으로 결정된 전압으로 전이된다. 제3실시예에서, 도통된 NMOS트랜지스터(160)의 저항값은 버스선(75)의 레벨이 논리로우, 예컨대 Vref-0.1V의 레벨 VOL1이상인 레벨 VOL2가 되도록 사전 설정된다.
상술한 바와 같이, 제3실시예에서는 로우레벨 신호의 데이타 DQ가 출력되고 버스선(75)의 레벨이 레벨 VOL1(=Vref-0.6V)이 되면, 그 이후에 대기모드에 있어서 버스선(75)의 레벨은 레벨 VOL2(=Vref-0.1V)로 유지된다.
또한 하이레벨 신호의 데이타 DQ가 출력되고, 버스선(75)의 레벨이 레벨 VOH1(=Vref+0.6V)이 되면, 그 이후에 대기모드에 있어서 버스선(75)의 레벨은 레벨 VOH2(=Vref+0.1V)로 유지된다.
따라서, 제1실시예와 동일한 방식으로 제3실시예는 제1도에 도시한 종래의 전자장치의 반사율보다 더 큰 허용 가능한 최대 반사율을 가질 수 있다. 따라서, 제3실시예의 전자장치에 있어서는 입출력 내역에 대해 큰 마진을 취할 수 있게되어, 전자장치의 설계를 용이하게 도모할 수 있다.
또한 제1도에 도시한 바와 같이, 제3실시예에서는 데이타 출력회로(151)로부터 하이레벨 신호의 데이타 DQ가 출력된 후의 대기모드시에 PMOS트랜지스터(157)는 오프되고, PMOS트랜지스터(158)는 온 된다. 따라서, 버스선(75)에 공급보다는 전류량은 저감될 수 있다.
또한 데이타 출력회로(152-155)로부터 하이레벨 신호의 데이타 DQ가 출력된 경우에는 상술한 방법으로 버스선(75)에 공급보다는 전류량은 저감될 수 있다.
또한 제23도에 도시한 바와 같이 데이타 출력회로(151)로부터 로우레벨 신호의 데이타 DQ가 출력되면, NMOS트랜지스터(159)는 오프, NMOS트랜지스터(160)는 온 되어, 버스선(75)으로부터 흐르는 전류량은 저감된다.
데이타 출력회로(152-155)로부터 로우레벨 신호의 데이타 DQ가 출력된 경우에도 상술한 방법으로 버스선(75)으로부터 흐르는 전류량은 저감될 수 있다.
따라서, 전자장치의 제3실시예는 종래의 전자장치의 구성과 비교하여 제1실시예와 동일한 방법으로 대기모드시에 소비전력의 저감화를 달성할 수 있다.
추가로 본 발명은 이들 실시예로만 한정하는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지의 수정 및 변경이 가능할 수 있다.

Claims (20)

  1. 전송선(41,75)의 레벨, 논리하이를 나타내는 제1레벨(VOH1)의 신호 및, 전송선(41,75)에 공급되는 논리로우를 나타내는 제2레벨(VOL1)의 신호를 제어하는 전송선 전압 제어회로(45,85)에 있어서, 상기 전송선(41,75)에 결합되고, 상기 제1레벨의 신호가 전송선에 공급된 이후에 상기 전송선의 레벨을 논리하이를 표시하고 제1레벨(VOH1)보다 낮은 제3레벨(VOH2)로 저감시키며, 상기 제2레벨의 신호가 전송선에 공급된 이후에 상기 전송선의 레벨을 논리로우를 표시하고 제2레벨(VOL1) 보다 높은 제4레벨(VOL2)로 상승시키는 수단을 구비하는 것을 특징으로 하는 전송선 전압 제어회로.
  2. 제1항에 있어서, 상기 수단은 전송선(75)에 결합되고 상기 전송선의 레벨을 래치시키는 래치회로(85)를 구비하는 것을 특징으로 하는 전송선 전압 제어회로.
  3. 제2항에 있어서, 상기 래치회로는 플립플롭의 형태로 접속된 제1게이트 회로(86) 및 제2게이트 회로(87)를 포함하는 것을 특징으로 하는 전송선 전압 제어회로.
  4. 전송선(75)의 레벨, 논리하이를 나타내는 제1레벨(VOH1)의 신호 및, 전송선(75)에 공급되는 논리로우를 나타내는 제2레벨(VOL1)의 신호를 제어하는 전자장치(51)에 있어서, 전송선(75)으로 또는 전송선으로부터 신호를 공급하거나 또는 수신하는 최소한 하나의 전자회로(43,44)와; 상기 제1레벨(VOH1)의 신호가 전송선에 공급된 이후에 상기 전송선의 레벨을 논리하이를 표시하고 제1레벨 보다 낮은 제3레벨(VOL2)로 저감시키며, 상기 제2레벨(VOL1)의 신호가 전송선에 공급된 이후에 상기 전송선의 레벨을 논리로우를 표시하고 제2레벨 보다 높은 제4레벨(VOL2)로 상승시키는 전송선 전압 제어회로(136)를 구비하는 것을 특징으로 하는 전자장치.
  5. 제4항에 있어서, 상기 전송선 전압 제어회로(136)는 플립플롭의 형태로 접속된 제1게이트 회로(141) 및 제2게이트 회로(146)를 포함한 래치회로를 구비하는 것을 특징으로 하는 전자장치.
  6. 논리하이를 나타내는 제1레벨(VOH1)의 신호 및 논리로우를 나타내는 제2레벨(VOL1)의 신호를 전송선(75)에 공급하는 전자장치(51)에 있어서, 상기 제1레벨(VOH1)의 신호를 전송선에 공급한 이후에 상기 전송선의 레벨을 논리하이를 표시하고 제1레벨(VOH1)보다 낮은 제3레벨(VOH2)로 저감시키며, 상기 제2레벨(VOL1)의 신호를 전송선에 공급한 이후에 상기 전송선의 레벨을 논리로우를 표시하고 제2레벨(VOL1) 보다 높은 제4레벨(VOL2)로 상승시키는 수단을 구비하는 것을 특징으로 하는 전자장치.
  7. 제6항에 있어서, 상기 수단은 상기 제1레벨(VOH1)의 신호를 전송선(75)에 공급한 이후에 상기 전송선에 공급되는 전류를 저감시키는 풀업회로(157,158)와; 상기 제2레벨(VOL1)의 신호를 전송선에 공급한 이후에 상기 전송선으로부터 흐르는 전류를 저감시키는 풀다운 회로(159,160)를 구비하는 것을 특징으로 하는 전자장치.
  8. 제7항에 있어서, 상기 풀업회로는 제1전원전압(VDDQ)에 결합된 전극과, 출력단(55)에 결합된 전극 및, 제어전극을 각각 갖는 복수의 제1트랜지스터(157,158)를 구비하고, 상기 풀다운 회로는 상기 제1전원전압(VDDQ) 보다 낮은 제2전원 전압(VSSQ)에 결합된 전극과, 상기 출력단(55)에 결합된 전극 및 제어 전극을 각각 갖는 복수의 제2트랜지스터(159,160)를 구비하며, 상기 복수의 제1트랜지스터(157,158)는 도통되도록 제어되고, 상기 복수의 제2트랜지스터(159,160)는 상기 제1레벨(VOH1)의 신호를 전송선으로 공급하기 위해 비도통되도록 제어되며, 상기 제1레벨의 신호를 전송선에 공급한 이후에 상기 복수의 제1트랜지스터중 적어도 하나의 트랜지스터는 비도통되도록 제어되고, 상기 복수의 제1트랜지스터(157,158)는 비도통되도록 제어되고, 상기 복수의 제2트랜지스터(159,160)는 상기 제2레벨(VOL1)의 신호를 전송선으로 공급하기 위해 도통되도록 제어되며, 상기 제2레벨의 신호를 전송선에 공급한 이후에 상기 복수의 제2트랜지스터중 적어도 하나의 트랜지스터는 비도통되도록 제어되는 것을 특징으로 하는 전자장치.
  9. 신호를 전송하는 전송선(41,75)과; 논리하이로 나타내는 제1레벨(VOH1)의 신호 및 논리로우를 나타내는 제2레벨(VOL1)의 신호를 전송선으로 공급하는 최소한 하나의 신호 출력회로(43,65,66,67,68,69)와 ; 상기 제1레벨의 신호 및 상기 제2레벨의 신호를 상기 전송선으로 부터 수신하는 최소한 하나의 신호 입력회로(44,70,71,72,73,74)와; 상기 전송선에 결합되고, 상기 제1레벨의 신호가 전송선에 공급된 이후에 상기 전송선의 레벨을 논리하이를 표시하고 제1레벨(VOH1)보다 낮은 제3레벨(VOH2)로 저감시키며, 상기 제2레벨의 신호가 전송선에 공급된 이후에 상기 전송선의 레벨을 논리로우를 표시하고 제2레벨(VOL1) 보다 높은 제4레벨(VOL2)로 상승시키는 전송선 전압 제어회로(45,85)를 구비하는 것을 특징으로 하는 전자장치.
  10. 제9항에 있어서, 상기 전송선 전압 제어회로를 플립플롭의 형태로 접속된 제1게이트 회로(86) 및 제2게이트 회로(87)를 포함한 래치회로(85)를 구비하는 것을 특징으로 하는 전자장치.
  11. 제9항에 있어서, 상기 전송선은 버스선(75)을 포함하는 것을 특징으로 하는 전자장치.
  12. 제9항에 있어서, 상기 최소한 하나의 신호 입력회로는 수신된 신호를 기준전압(Vref)과 비교하여 논리하이와 논리로우의 여부를 판정하는 판정수단(70,71,72,73,74)를 포함하는 것을 특징으로 하는 전자장치.
  13. 제10항에 있어서, 상기 최소한 하나의 신호 출력회로(65,66,67,68,69)는 신호를 공급한 후에 출력상태로 고임피던스로 제어하는 것을 특징으로 하는 전자장치.
  14. 신호를 전송하는 전송선(75)과; 논리하이를 나타내는 제1레벨(VOH1)의 신호 및 논리로우를 나타내는 제2레벨(VOL1)의 신호를 전송선으로 공급하고, 상기 전송선(75)에 결합되며, 상기 제1레벨(VOH1)의 신호가 전송선에 공급된 이후에 상기 전송선의 레벨을 논리하이를 표시하고 제1레벨 보다 낮은 제3레벨(VOH2)로 저감시키며, 상기 제2레벨(VOL1)의 신호가 전송선에 공급된 이후에 상기 전송선의 레벨을 논리로우를 표시하고 제2레벨 보다 높은 제4레벨(VOL2)로 상승시키는 전송선 전압 제어회로(135,136,137,138,139)를 포함하는 최소한 하나의 신호 출력회로(65,66,67,68,69)와; 상기 제1레벨의 신호 및 상기 제2레벨의 신호를 상기 전송선으로부터 수신하는 최소한 하나의 신호 입력회로(44)를 구비하는 것을 특징으로 하는 전자장치.
  15. 제14항에 있어서, 상기 전송선 전압 제어회로는 플립플롭의 형태로 접속된 제1게이트 회로(140,141,142,143,144) 및 제2게이트 회로(145,146,147,148,149)를 포함한 래치회로(135,136,137,138,139)를 구비하는 것을 특징으로 하는 전자장치.
  16. 신호를 전송하는 전송선(75)과; 논리하이를 나타내는 제1레벨(VOH1)의 신호 및 논리로우를 나타내는 제2레벨(VOL1)의 신호를 전송선으로 공급하는 최소한 하나의 신호 출력회로(43)와; 전송선으로부터 상기 제1레벨의 신호 및 상기 제2레벨의 신호를 수신하고, 상기 전송선에 결합되며, 상기 제1레벨의 신호가 전송선에 공급된 이후에 상기 전송선의 레벨을 논리하이를 표시하고 제1레벨 보다 낮은 제3레벨(VOH2)로 저감하고, 상기 제2레벨의 신호가 전송선에 공급된 이후에 상기 전송선의 레벨을 논리로우를 표시하고 제2레벨 보다 높은 제4레벨(VOL2)로 상승시키는 전송선 전압 제어회로(135,136,137,138,139)를 포함하는 최소한 하나의 신호 입력회로(70,71,72,73,74)를 구비하는 것을 특징으로 하는 전자장치.
  17. 제16항에 있어서, 상기 전송선 전압 제어회로는 플립플롭의 형태로 접속된 제1게이트 회로(140,141,142,143,144) 및 제2게이트 회로(145,146,147,148,149)를 포함하는 래치회로(135,136,137,138,139)를 구비하는 것을 특징으로 하는 전자장치.
  18. 신호를 전송하는 전송선(75)과; 논리하이를 나타내는 제1레벨(VOH1)의 신호 및 논리로우를 나타내는 제2레벨(VOL1)의 신호를 전송선으로 공급하고, 제1레벨의 신호를 전송선에 공급한 이후에 상기 전송선의 레벨을 논리하이를 표시하고 제1레벨 보다 낮은 제3레벨(VOH2)로 저감하며, 제2레벨의 신호를 전송선에 공급한 이후에 상기 전송선의 레벨을 논리로우를 표시하고 제2레벨보다 높은 제4레벨(VOL2)로 상승시키는 수단을 포함하는 최소한 하나의 신호 출력회로(151,152,153,154,155)와; 전송선으로 부터 상기 제1레벨의 신호 및 상기 제2레벨의 신호를 수신하는 최소한 하나의 신호입력회로(70,71,72,73,74)를 구비하는 것을 특징으로 하는 전자장치.
  19. 제18항에 있어서, 상기 수단은 상기 제1레벨의 신호를 전송선(75)에 공급한 이후에 상기 전송선에 공급되는 전류를 저감시키는 풀업회로(157,158)와; 상기 제2레벨의 신호를 전송선에 공급한 이후에 상기 전송선으로부터 흐르는 전류를 저감시키는 풀 다운회로(159,160)를 구비하는 것을 특징으로 하는 전자장치.
  20. 제19항에 있어서, 상기 풀업회로는 제1전원전압(VDDQ)에 결합된 전극과, 출력단(55)에 결합된 전극 및, 제어전극을 각각 갖는 복수의 제1트랜지스터(157,158)를 구비하고, 상기 풀다운 회로는 상기 제1전원전압 보다 낮은 제2전원 전압(VSSQ)에 결합된 전극과, 상기 출력단(55)에 결합된 전극 및 제어 전극을 각각 갖는 복수의 제2트랜지스터(159,160)를 구비하며, 상기 복수의 제1트랜지스터(157,158)는 도통되도록 제어되고, 상기 복수의 제2트랜지스터(159,160)는 상기 제1레벨의 신호를 전송선으로 공급하기 위해 비도통되도록 제어되며, 상기 제1레벨의 신호를 전송선에 공급한 이후에 상기 복수의 제1트랜지스터중 적어도 하나의 트랜지스터는 비도통되도록 제어되고, 상기 복수의 제1트랜지스터는 비도통되도록 제어되고, 상기 복수의 제2트랜지스터는 상기 제2레벨의 신호를 전송선으로 공급하기 위해 도통되도록 제어되며, 상기 제2레벨의 신호를 전송선에 공급한 이후에 상기 복수의 제2트랜지스터중 적어도 하나의 트랜지스터는 비도통되도록 제어되는 것을 특징으로 하는 전자장치.
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