JPH02130870A - ＣＭＯＳ型半導体メモリ装置及びＢｉ−ＣＭＯＳ型半導体メモリ装置 - Google Patents
ＣＭＯＳ型半導体メモリ装置及びＢｉ−ＣＭＯＳ型半導体メモリ装置Info
- Publication number
- JPH02130870A JPH02130870A JP63284755A JP28475588A JPH02130870A JP H02130870 A JPH02130870 A JP H02130870A JP 63284755 A JP63284755 A JP 63284755A JP 28475588 A JP28475588 A JP 28475588A JP H02130870 A JPH02130870 A JP H02130870A
- Authority
- JP
- Japan
- Prior art keywords
- type
- substrate
- transistor
- memory cell
- type semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 239000011159 matrix material Substances 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 abstract description 5
- 230000006378 damage Effects 0.000 abstract description 3
- 230000000694 effects Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Static Random-Access Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、ＣＭＯＳ型半導体メモリ装置及びＢｉ−ＣＭ
ＯＳ型半導体メモリ装置に関する。
ＯＳ型半導体メモリ装置に関する。
（従来の技術）
第２図は、従来のＣＭＯＳメモリとしての抵抗負荷型ス
タティックＲＡＭ （ＳＲＡＭ）における１ビット分の
メモリセル部を示す。このメモリセル部は周知の型のも
のであり、よって詳しい説明は省略する。この第２図か
ら明らかなように、従来は、メモリセル部にはトランジ
スタとして全てｎチャネルタイプのＭＯＳトランジスタ
Ｔ１〜Ｔ４を用いている。これは、ｎチャネルタイプの
方がｐチャネルタイプよりも駆動力が大きいからである
。
タティックＲＡＭ （ＳＲＡＭ）における１ビット分の
メモリセル部を示す。このメモリセル部は周知の型のも
のであり、よって詳しい説明は省略する。この第２図か
ら明らかなように、従来は、メモリセル部にはトランジ
スタとして全てｎチャネルタイプのＭＯＳトランジスタ
Ｔ１〜Ｔ４を用いている。これは、ｎチャネルタイプの
方がｐチャネルタイプよりも駆動力が大きいからである
。
このようなＣＭＯＳメモリの半導体基板としては、ｔＪ
３図に示すｐタイプを用いるものと、第４図に示すｎタ
イプを用いるものがある。ＣＭＯＳメモリへの入力電圧
としては、第３図及び第４図に示すように、−３Ｖのア
ンダーシュートが許容されている。このような入力電圧
を入力部２゜２２に加えると、基板１．２１に、第３図
および第４図に示すように、電子が注入される。
３図に示すｐタイプを用いるものと、第４図に示すｎタ
イプを用いるものがある。ＣＭＯＳメモリへの入力電圧
としては、第３図及び第４図に示すように、−３Ｖのア
ンダーシュートが許容されている。このような入力電圧
を入力部２゜２２に加えると、基板１．２１に、第３図
および第４図に示すように、電子が注入される。
第３図にように基板１がｐタイプの場合には、注入され
た電子は基板１の深くまで拡散する。その拡散により電
子はメモリセル部１０のトランジスタ１１のｎ 層１４
．１５に達し、そこに吸い込まれる。その吸い込みによ
り、メモリセル部１１に蓄えられた情報が破壊される。
た電子は基板１の深くまで拡散する。その拡散により電
子はメモリセル部１０のトランジスタ１１のｎ 層１４
．１５に達し、そこに吸い込まれる。その吸い込みによ
り、メモリセル部１１に蓄えられた情報が破壊される。
即ち、第２図に示すようなメモリセル回路では、セル電
流が小さくなるように設計されている。このため、上記
拡散電子がメモリセル部１０のトランジスタ１１のｎ
層１４．１５（例えば、第２図の）−ドＮ１．Ｎ２等）
に吸い込まれると、これらの部分の電位が変化する。こ
の電位変化によりメモリセル部１１に蓄えられた情報が
容易に破壊される。
流が小さくなるように設計されている。このため、上記
拡散電子がメモリセル部１０のトランジスタ１１のｎ
層１４．１５（例えば、第２図の）−ドＮ１．Ｎ２等）
に吸い込まれると、これらの部分の電位が変化する。こ
の電位変化によりメモリセル部１１に蓄えられた情報が
容易に破壊される。
これに対し、第４図のように基板２１がｎタイプの場合
には上記のような情報の破壊は生じない。
には上記のような情報の破壊は生じない。
即ち、基板２１がｎタイプの場合には、入力部２２及び
メモリセル部３０（トランジスタ３１）は、共に、ｐウ
ェル２８．２９上に形成される。
メモリセル部３０（トランジスタ３１）は、共に、ｐウ
ェル２８．２９上に形成される。
そして、ｐウェル２８，２９はｐ 層２７．３５によっ
て電位Ｖ （ＯＶ）に固定されている。こＳ のような状態において、入力部２２の入力端子ＩＮに先
に述べたようなアンダーシュートの許容された入力電圧
を加えると、第４図に示すように電子が基板２１内に拡
散される。拡散した電子はｐウェル２９の近傍に達する
が、このｐウェル２９は先に述べたように負電位に固定
されているので、電子はｐウェル２９内には入っていか
ない。
て電位Ｖ （ＯＶ）に固定されている。こＳ のような状態において、入力部２２の入力端子ＩＮに先
に述べたようなアンダーシュートの許容された入力電圧
を加えると、第４図に示すように電子が基板２１内に拡
散される。拡散した電子はｐウェル２９の近傍に達する
が、このｐウェル２９は先に述べたように負電位に固定
されているので、電子はｐウェル２９内には入っていか
ない。
このため、メモリセル部３０に蓄積された情報が破壊さ
れることはない。
れることはない。
このことから、メモリセル部に蓄積された情報の破壊を
防ぐには、半導体基板をｎタイプとすればよいのがわか
る。しかしながら、Ｂ ｉ −０ＭＯ８でＳＲＡＭを形
成する場合は、基板をｎタイプとすることはできない。
防ぐには、半導体基板をｎタイプとすればよいのがわか
る。しかしながら、Ｂ ｉ −０ＭＯ８でＳＲＡＭを形
成する場合は、基板をｎタイプとすることはできない。
それは以下の理由による。
即ち、Ｂｉ−０ＭＯ８にあっては、バイポーラトランジ
スタのコレクタの電位を個々に分離する必要がある。而
して、バイポーラトランジスタとしては高性能化をねら
ってｎｐｎのものを用いている。つまり、分離すべきコ
レクタはｎタイプとなる。そのため、基板をｎタイプと
した場合には、コレクタの分離ができない。このため、
基板をｎタイプとすることはできない。
スタのコレクタの電位を個々に分離する必要がある。而
して、バイポーラトランジスタとしては高性能化をねら
ってｎｐｎのものを用いている。つまり、分離すべきコ
レクタはｎタイプとなる。そのため、基板をｎタイプと
した場合には、コレクタの分離ができない。このため、
基板をｎタイプとすることはできない。
また、エレクトロン注入電流は、上記入力部からのみな
らず、ＣＭＯＳのｎ−ＭＯＳのホットエレクトロンに起
因する基板電流によっても発生する。このような注入電
流も、上記と同様に、素子に大きな影響を与える。その
影響は、素子の微細化に伴って大きなものとなる。
らず、ＣＭＯＳのｎ−ＭＯＳのホットエレクトロンに起
因する基板電流によっても発生する。このような注入電
流も、上記と同様に、素子に大きな影響を与える。その
影響は、素子の微細化に伴って大きなものとなる。
（発明が解決しようとする課題）
このように、従来のＣＭＯＳ型半導体メモリ装置、より
詳しくは、Ｂ １−ＣＭＯＳ型半導体メモリ装置には、
アンダーシュートの許された入力電圧が加えられるとメ
モリセル部に蓄積された情報が破壊されるという難点が
あった。
詳しくは、Ｂ １−ＣＭＯＳ型半導体メモリ装置には、
アンダーシュートの許された入力電圧が加えられるとメ
モリセル部に蓄積された情報が破壊されるという難点が
あった。
本発明は、上記に鑑みてなされたもので、その目的は、
アンダーシュートの許された入力電圧が加えられても、
メモリセル部に蓄積された情報が破壊されることのない
ＣＭＯＳ型半導体メモリ装置及びＢｉ−ＣＭＯＳ型半導
体メモリ装置を提供することにある。
アンダーシュートの許された入力電圧が加えられても、
メモリセル部に蓄積された情報が破壊されることのない
ＣＭＯＳ型半導体メモリ装置及びＢｉ−ＣＭＯＳ型半導
体メモリ装置を提供することにある。
（２題を解決するための手段）
本発明のＣＭＯＳ型半導体メモリ装置は、半導体基板上
にＭＯＳトランジスタにより複数のメモリセル部をマト
リクス状に構成し、それらのメモリセル部のいずれかを
アドレス指定によって選択可能としたＣＭＯＳ型半導体
メモリ装置において、前記半導体基板としてｐ型のもの
を用い、そのｐ型の半導体基板に複数のｎウェルを構成
し、前記ｎウェルに前記ＭＯＳトランジスタをｐチャネ
ル型トランジスタとして構成したことを特徴とするもの
である。
にＭＯＳトランジスタにより複数のメモリセル部をマト
リクス状に構成し、それらのメモリセル部のいずれかを
アドレス指定によって選択可能としたＣＭＯＳ型半導体
メモリ装置において、前記半導体基板としてｐ型のもの
を用い、そのｐ型の半導体基板に複数のｎウェルを構成
し、前記ｎウェルに前記ＭＯＳトランジスタをｐチャネ
ル型トランジスタとして構成したことを特徴とするもの
である。
本発明のＢｉ−ＣＭＯＳ型半導体メモリ装置は、半導体
基板上にバイポーラトランジスタとＭＯＳトランジスタ
とを混載し、前記ＭＯＳトランジスタにより複数のメモ
リセル部をマトリクス状に構成し、それらのメモリセル
部のいずれかをアドレス指定によって選択可能としたＢ
ｉ−ＣＭＯＳ型半導体メモリ装置において、前記半導体
基板としてｐ型のものを用い、そのｐ型の半導体基板に
複数のｎウェルを構成し、前記ｎウェルによって前記バ
イポーラトランジスタをｎｐｎ型のものとして構成し、
さらに前記ｎウェルに前記ＭＯ５トランジスタをｐチャ
ネル型トランジスタとして構成したことを特徴とするも
のである。
基板上にバイポーラトランジスタとＭＯＳトランジスタ
とを混載し、前記ＭＯＳトランジスタにより複数のメモ
リセル部をマトリクス状に構成し、それらのメモリセル
部のいずれかをアドレス指定によって選択可能としたＢ
ｉ−ＣＭＯＳ型半導体メモリ装置において、前記半導体
基板としてｐ型のものを用い、そのｐ型の半導体基板に
複数のｎウェルを構成し、前記ｎウェルによって前記バ
イポーラトランジスタをｎｐｎ型のものとして構成し、
さらに前記ｎウェルに前記ＭＯ５トランジスタをｐチャ
ネル型トランジスタとして構成したことを特徴とするも
のである。
（作 用）
本発明のＣＭ＝Ｏ３型及びＢ１−ＣＭＯＳ型半導体メモ
リ装置においては、ｎウェルには正電位電源が接続され
、ｐ型の半導体基板には負電位電源が接続される。この
状態において、半導体基板にたとえ電子が注入されても
、注入された電子はｎウェルに吸い込まれた後正電位電
源に流出する。
リ装置においては、ｎウェルには正電位電源が接続され
、ｐ型の半導体基板には負電位電源が接続される。この
状態において、半導体基板にたとえ電子が注入されても
、注入された電子はｎウェルに吸い込まれた後正電位電
源に流出する。
これにより、ｎウェルに形成されたｐチャネルＭＯＳト
ランジスタには影響が及ぼされることはなく、メモリセ
ル部の蓄積情報の破壊は生じない。
ランジスタには影響が及ぼされることはなく、メモリセ
ル部の蓄積情報の破壊は生じない。
また、半導体基板をｐ型としであるので、ｎｐｎ型のバ
イポーラトランジスタのコレクタ（ｎタイプ）は個々に
分離され、正常に動作する。
イポーラトランジスタのコレクタ（ｎタイプ）は個々に
分離され、正常に動作する。
（実施例）
第１図は本発明の一実施例と・してのＢ１−ＣＭＯＳ半
導体装置の要部を示すものである。同図において、Ｐタ
イプの半導体基板４１に入力部４２、バイポーラトラン
ジスタ４３及びメモリセル部４４が形成されている。メ
モリセル部４４のＭＯＳトランジスタロ０はｐチャネル
型として形成されている。
導体装置の要部を示すものである。同図において、Ｐタ
イプの半導体基板４１に入力部４２、バイポーラトラン
ジスタ４３及びメモリセル部４４が形成されている。メ
モリセル部４４のＭＯＳトランジスタロ０はｐチャネル
型として形成されている。
入力部４２は、ｎ 層４６．４７、ゲート酸化８４８及
びゲートポリシリコン４９を備え、ｎ＋層４６に入力端
子ＩＮが接続されている。
びゲートポリシリコン４９を備え、ｎ＋層４６に入力端
子ＩＮが接続されている。
バイポーラトランジスタ４３は、埋込みＮ 層５１、ｎ
ウェル５２及びディープＮ 層５３によリコレクタを形
成し、９層５４及びｐＷ５５によりベースを形成し、ｎ
層５６によりエミッタを形成している。
ウェル５２及びディープＮ 層５３によリコレクタを形
成し、９層５４及びｐＷ５５によりベースを形成し、ｎ
層５６によりエミッタを形成している。
メモリセル部４４は、埋込みＮ 層５８及びｎウェル５
９を備え、そのｎウェル５９に形成したディープＮ 層
６０を有する。このｎウェル５９にＭＯＳトランジスタ
ロ０が形成される。即ち、ＭＯＳトランジスタ６０は、
ｎウェル５９の表面近傍のｐ 層（拡散層）６１，６２
、ｎウェル５９上のゲート酸化膜６３及びゲートポリシ
リコンロ４によって形成される。
９を備え、そのｎウェル５９に形成したディープＮ 層
６０を有する。このｎウェル５９にＭＯＳトランジスタ
ロ０が形成される。即ち、ＭＯＳトランジスタ６０は、
ｎウェル５９の表面近傍のｐ 層（拡散層）６１，６２
、ｎウェル５９上のゲート酸化膜６３及びゲートポリシ
リコンロ４によって形成される。
上記第１図かられかるように基板４１としてはｐタイプ
を用いており、バイポーラトランジスタ４３のコレクタ
は基板４１から電気的に分離されている。また、メモリ
セル部４４のＭＯＳトランジスタは図で示したトランジ
スタ６０以外のものもすべてｐチャネルタイプで形成す
る。また、Ｂ１−ＣＭＯＳプロセスでバイポーラ形成の
必要性から埋込みＮ＋層が形成されるので、ｎウェル５
２．５９の下には埋込みＮ 層５１．５８が結果的に設
けられているが、この埋込み層Ｎ”５１゜５８は必ずし
もなくてもよい。
を用いており、バイポーラトランジスタ４３のコレクタ
は基板４１から電気的に分離されている。また、メモリ
セル部４４のＭＯＳトランジスタは図で示したトランジ
スタ６０以外のものもすべてｐチャネルタイプで形成す
る。また、Ｂ１−ＣＭＯＳプロセスでバイポーラ形成の
必要性から埋込みＮ＋層が形成されるので、ｎウェル５
２．５９の下には埋込みＮ 層５１．５８が結果的に設
けられているが、この埋込み層Ｎ”５１゜５８は必ずし
もなくてもよい。
このような装置においては、バイポーラトランジスタ４
３のディープＮ Ｊｉ５Ｂ等とメモリセル部４４のデ
ィープＮ 層６５等は電位Ｖ、Ｄ（＋５Ｖ）とされ、基
板４１は電位ｖ ｃｏｖ）とされＳ る。
３のディープＮ Ｊｉ５Ｂ等とメモリセル部４４のデ
ィープＮ 層６５等は電位Ｖ、Ｄ（＋５Ｖ）とされ、基
板４１は電位ｖ ｃｏｖ）とされＳ る。
この状態において入力部４２の入力端子ＩＮに一３Ｖの
アンダーシュートの許された入力電圧が加えられると、
第１図に示すように、基板４１内に電子が注入される。
アンダーシュートの許された入力電圧が加えられると、
第１図に示すように、基板４１内に電子が注入される。
注入された電子は同図に示すように拡散する。拡散によ
りメモリセル部４４に達した電子は、電位ｖＤＤにある
埋込みＮ＋層５８及びｎウェル５９に吸い込まれる。吸
い込まれた電子の大部分は、ディープＮ 層６５を通じ
てＶＤＤ？！！源に流れ込む。これにより、ＭＯＳトラ
ンジスタ６０には電子は到達しない。極く僅かの電子は
ＭＯＳトランジスタロ０に達するが、拡散層６１．６２
はｐ 層で形成され、ｎウェルの電位（５ｖ）よりも低
いので、電子はｐ 層６１゜６２へは入っていかない。
りメモリセル部４４に達した電子は、電位ｖＤＤにある
埋込みＮ＋層５８及びｎウェル５９に吸い込まれる。吸
い込まれた電子の大部分は、ディープＮ 層６５を通じ
てＶＤＤ？！！源に流れ込む。これにより、ＭＯＳトラ
ンジスタ６０には電子は到達しない。極く僅かの電子は
ＭＯＳトランジスタロ０に達するが、拡散層６１．６２
はｐ 層で形成され、ｎウェルの電位（５ｖ）よりも低
いので、電子はｐ 層６１゜６２へは入っていかない。
よって、基板電子電流によってメモリセル情報が破壊さ
れることはない。
れることはない。
これにより、Ｂｉ−ＣＭＯ８で信頼性の高いメモリを構
成することができる。
成することができる。
本発明のＣＭＯＳ型及びＢｉ−ＣＭＯＳ型半導体メモリ
装置によれば、半導体基板としてｐ型のものを用いつつ
も、その基板にｎウェルを構成し、そのｎウェルにＭＯ
Ｓトランジスタをｐチャネルのものとして構成したので
、たとえ基板に電子が注入されても、その電子の影響が
ＭＯＳトランジスタ（メモリセル部）に及ぶのが阻止さ
れ、メモリセル部に蓄積された情報の破壊を防ぐことが
できる。
装置によれば、半導体基板としてｐ型のものを用いつつ
も、その基板にｎウェルを構成し、そのｎウェルにＭＯ
Ｓトランジスタをｐチャネルのものとして構成したので
、たとえ基板に電子が注入されても、その電子の影響が
ＭＯＳトランジスタ（メモリセル部）に及ぶのが阻止さ
れ、メモリセル部に蓄積された情報の破壊を防ぐことが
できる。
また、本発明のＢ１−ＣＭＯＳ型半導体メモリ装置に・
よれば、上記したように、半導体基板としてｐ型のもの
を用いたので、ｎｐｎバイポーラトランジスタのｎタイ
プのコレクタを電気的に分離して、正常に動作させるこ
とができる。
よれば、上記したように、半導体基板としてｐ型のもの
を用いたので、ｎｐｎバイポーラトランジスタのｎタイ
プのコレクタを電気的に分離して、正常に動作させるこ
とができる。
第１図は本発明の一実施例の要部断面図、第２図は半導
体メモリ装置の一部を示す回路図、第３図及び第４図は
従来の半導体メモリ装置の要部断面図である。 ４１・・・半導体基板、４３・・・バイポーラトランジ
スタ、４４・・・メモリセル部、５２．５９・・・ｎウ
ェル、６０・・・ＭＯＳトランジスタ。
体メモリ装置の一部を示す回路図、第３図及び第４図は
従来の半導体メモリ装置の要部断面図である。 ４１・・・半導体基板、４３・・・バイポーラトランジ
スタ、４４・・・メモリセル部、５２．５９・・・ｎウ
ェル、６０・・・ＭＯＳトランジスタ。
Claims (1)
- 【特許請求の範囲】 １、半導体基板上にＭＯＳトランジスタにより複数のメ
モリセル部をマトリクス状に構成し、それらのメモリセ
ル部のいずれかをアドレス指定によって選択可能とした
ＣＭＯＳ型半導体メモリ装置において、 前記半導体基板としてｐ型のものを用い、そのｐ型の半
導体基板に複数のｎウェルを構成し、前記ｎウェルに前
記ＭＯＳトランジスタをｐチャネル型トランジスタとし
て構成したことを特徴とするＣＭＯＳ型半導体メモリ装
置。 ２、半導体基板上にバイポーラトランジスタとＭＯＳト
ランジスタとを混載し、前記ＭＯＳトランジスタにより
複数のメモリセル部をマトリクス状に構成し、それらの
メモリセル部のいずれかをアドレス指定によって選択可
能としたＢ＿ｉ−ＣＭＯＳ型半導体メモリ装置において
、 前記半導体基板としてｐ型のものを用い、そのｐ型の半
導体基板に複数のｎウェルを構成し、前記ｎウェルによ
って前記バイポーラトランジスタをｎｐｎ型のものとし
て構成し、さらに前記ｎウェルに前記ＭＯＳトランジス
タをｐチャネル型トランジスタとして構成したことを特
徴とするＢ＿ｉ−ＣＭＯＳ型半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63284755A JP2726454B2 (ja) | 1988-11-10 | 1988-11-10 | Ｂｉ−ＣＭＯＳ型半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63284755A JP2726454B2 (ja) | 1988-11-10 | 1988-11-10 | Ｂｉ−ＣＭＯＳ型半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02130870A true JPH02130870A (ja) | 1990-05-18 |
| JP2726454B2 JP2726454B2 (ja) | 1998-03-11 |
Family
ID=17682583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63284755A Expired - Fee Related JP2726454B2 (ja) | 1988-11-10 | 1988-11-10 | Ｂｉ−ＣＭＯＳ型半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2726454B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5641209A (en) * | 1994-03-15 | 1997-06-24 | Toyota Jidosha Kabushiki Kaisha | Vehicle braking system distribution of front and rear braking forces is controlled according to two different distribution patterns depending upon vehicle load |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214557A (ja) * | 1985-03-20 | 1986-09-24 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
1988
- 1988-11-10 JP JP63284755A patent/JP2726454B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214557A (ja) * | 1985-03-20 | 1986-09-24 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5641209A (en) * | 1994-03-15 | 1997-06-24 | Toyota Jidosha Kabushiki Kaisha | Vehicle braking system distribution of front and rear braking forces is controlled according to two different distribution patterns depending upon vehicle load |
| US6089679A (en) * | 1994-03-15 | 2000-07-18 | Toyota Jidosha Kabushiki Kaisha | Vehicle braking system adapted to optimize distribution of braking forces |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2726454B2 (ja) | 1998-03-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5324982A (en) | Semiconductor memory device having bipolar transistor and structure to avoid soft error | |
| US6740958B2 (en) | Semiconductor memory device | |
| US5148255A (en) | Semiconductor memory device | |
| JPS62119958A (ja) | 半導体装置 | |
| JPS6245706B2 (ja) | ||
| JPH09191080A (ja) | 半導体装置の静電荷放電構造体 | |
| JPH04350966A (ja) | 半導体集積回路装置 | |
| US4868628A (en) | CMOS RAM with merged bipolar transistor | |
| JPS63279491A (ja) | 半導体ダイナミツクｒａｍ | |
| JPH02130870A (ja) | ＣＭＯＳ型半導体メモリ装置及びＢｉ−ＣＭＯＳ型半導体メモリ装置 | |
| US6084272A (en) | Electrostatic discharge protective circuit for semiconductor device | |
| JPH044755B2 (ja) | ||
| JPH0144023B2 (ja) | ||
| JPH04312968A (ja) | Ｃｍｏｓ半導体集積回路装置 | |
| JPH06244371A (ja) | 半導体装置 | |
| JPH10290519A (ja) | 半導体集積回路装置 | |
| JPS61264754A (ja) | 半導体集積回路装置 | |
| KR900007917B1 (ko) | 시모스를 이용한 입력보호회로 | |
| JP3038744B2 (ja) | Ｃｍｏｓ型半導体集積回路装置 | |
| JP2615767B2 (ja) | 半導体記憶装置 | |
| JP2979716B2 (ja) | Ｃｍｏｓ集積回路 | |
| JPH05235734A (ja) | 半導体装置 | |
| JPH09321135A (ja) | 半導体装置 | |
| JPH0636596Y2 (ja) | Ｃｍｏｓ半導体装置 | |
| JPH0364962A (ja) | 相補型半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |