CN103168361A - 半导体器件 - Google Patents

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CN103168361A CN2011800204785A CN201180020478A CN103168361A CN 103168361 A CN103168361 A CN 103168361A CN 2011800204785 A CN2011800204785 A CN 2011800204785A CN 201180020478 A CN201180020478 A CN 201180020478A CN 103168361 A CN103168361 A CN 103168361A
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和田圭司
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Abstract

一种MOSFET（100），包括：碳化硅衬底（1），其包括具有相对于{0001}面不小于50°且不超过65°的偏离角的主表面（1A）；缓冲层（2）和漂移层（3），其两者均形成在主表面（1A）上；栅极氧化物膜（91），其形成在漂移层（3）上并与漂移层（3）接触；以及p导电类型的p型体区（4），其形成在漂移层（3）中以包括与栅极氧化物膜（91）接触的区域。p型体区（4）的p型杂质密度不小于5×1016cm-3。

Description

半导体器件
技术领域
本发明涉及半导体器件，并且更具体地，涉及能够在设定阈值电压时实现提高的灵活性，同时实现抑制沟道迁移率降低的半导体器件。
背景技术
近年来，为了实现更高击穿电压、低损耗并且为了能在高温度环境等下使用半导体器件，已经越来越多地使用碳化硅作为用于半导体器件的材料。碳化硅是一种具有比硅的带隙宽的带隙的宽带隙半导体，硅已是传统地和广泛地用作用于半导体器件的材料。因此，通过采用碳化硅作为半导体器件的材料，可以实现半导体器件的更高的击穿电压、减小的导通电阻等。由碳化硅制成的半导体器件还具有以下优点，当在高温环境下使用时表现出性能劣化的程度与由硅制成的半导体器件相比更小。
在由碳化硅制成的半导体器件之中，对于诸如MOSFET（金属氧化物半导体场效应晶体管）和IGBT（绝缘栅双极型晶体管）、利用预定阈值电压作为界限来控制沟道区中是否形成反型层以导通或中断电流的半导体器件，已经对阈值电压的调节和沟道迁移率的提高进行了各种研究（例如参见Sei-Hyung Ryu等人，“Critical Issues for MOSBased Power Devices in 4H-SiC”，Materials Science Forum,2009,Vols.615-617,pp.743-748（“4H-SiC中基于MOS的功率器件的关键问题”，材料科学论坛，2009，第615卷至第617卷，第743页至第748页）（非专利文献1））。
引用列表
非专利文献
NPL 1：Sei-Hyung Ryu等人，“Critical Issues for MOS Based PowerDevices in 4H-SiC”，Materials Science Forum,2009,Vols.615-617,pp.743-748（“4H-SiC中基于MOS的功率器件的关键问题”，材料科学论坛，2009，第615卷至第617卷，第743页至第748页）
发明内容
技术问题
在诸如N沟道MOSFET或IGBT的半导体器件中，形成p导电类型的p型体区，并且在p型体区中形成沟道区。通过增大p型体区中的p型杂质（例如，B（硼）和/或Al（铝））的密度（掺杂密度），可以使阈值电压移动到正侧，并且可以使器件更接近常关型或者将器件制成为常关型。在P沟道半导体器件中，与N沟道器件相反，通过增大n型体区中的n型杂质的密度，阈值电压可以移动到负侧，并且可以使器件更接近常关型或者将器件制成为常关型。
然而，以此方式调节阈值电压导致沟道迁移率显著降低。这是因为增大掺杂密度造成电子由于掺杂物而发生显著散射。由于这个原因，例如，将p型体区中的掺杂密度设定为大致1×1016cm-3至4×1016cm-3。因此，难以自由地设定阈值电压，同时确保常规半导体器件中的足够大的沟道迁移率，尤其是使器件更接近常关型或者将器件制成为常关型。
提出本发明以解决这类问题，并且本发明的目的在于提供一种半导体器件，其能够在设定阈值电压时实现提高的灵活性，同时实现抑制沟道迁移率降低。
解决问题的方法
根据本发明的半导体器件包括：碳化硅衬底，其包括具有相对于{0001}面不小于50°且不超过65°的偏离角的主表面；第一导电类型的外延生长层，其形成在该主表面上；绝缘膜，其形成在该外延生长层上并与该外延生长层接触；以及与该第一导电类型不同的第二导电类型的体区，该体区形成在该外延生长层中以包括与该绝缘膜接触的区域。该体区具有不小于5×1016cm-3的杂质密度。
本发明人对用于在设定阈值电压时提高灵活性同时抑制沟道迁移率降低的方法进行了详细研究，并基于以下发现得到了本发明。在由碳化硅制成的常规半导体器件中，使用包括具有相对于{0001}面不超过大致8°的偏离角的主表面的碳化硅衬底。在该主表面上形成外延生长层等以制作半导体器件。在这种半导体器件中，如上所述，难以在确保足够的沟道迁移率的同时自由地设定阈值电压。然而，根据本发明人的研究，发现如果碳化硅衬底的主表面相对于{0001}面的偏离角在预定角度的范围内，则显著减轻了体区中的掺杂密度的增大与沟道迁移率的提高之间的对立关系。更具体地，在包括：包括具有相对于{0001}平面不小于50°且不大于65°的偏离角的主表面的碳化硅衬底、以及在该主表面上形成的外延生长层的结构中，如果通过将杂质（例如，作为p型杂质的B或Al）引入这个外延生长层中来形成体区，则即使体区中的掺杂密度增大，也显著抑制沟道迁移率的降低。
在本发明的半导体器件中，使用包括具有相对于{0001}面不小于50°且不超过65°的偏离角的主表面的碳化硅衬底，并且在该主表面上形成的外延生长层中形成体区。因此，即使形成具有不小于5×1016cm-3的杂质密度的高掺杂体区并且阈值电压移动到正侧，也抑制沟道迁移率的降低。因此，根据本发明，可以提供一种能够在设定阈值电压时实现提高的灵活性同时实现抑制沟道迁移率降低的半导体器件。注意的是，以上提及的“杂质”是指通过被引入碳化硅中而产生多数载流子的杂质。
在上述半导体器件中，该主表面的偏离取向与<01-10>方向之间形成的角度可以不超过5°。
<01-10>方向是碳化硅衬底中的代表性偏离取向。通过将由制造衬底的过程中的切片操作等期间出现的变化而导致的偏离取向的变化设定成不超过5°，可以有助于在碳化硅衬底等上形成外延生长层。
在上述半导体器件中，该主表面可以具有在<01-10>方向上相对于{03-38}面不小于-3°且不超过5°的偏离角。
结果，可以进一步提高沟道迁移率。相对于面取向{03-38}的偏离角不小于-3°且不超过5°的原因是基于沟道迁移率和偏离角之间关系的检验结果，其表明在这个范围内获得特别高的沟道迁移率。
“在<01-10>方向上相对于{03-38}面的偏离角”是指主表面的法向在包括<01-10>和<0001>方向的面上的正交投影与{03-38}面的法向所形成的角度，并且当正交投影接近变成平行于<01-10>方向时，其符号为正，并且当正交投影接近变成平行于<0001>方向，其符号为负。
更优选的是，主表面的面取向基本是{03-38}面，并且进一步更优选的是，主表面的面取向是{03-38}面。主表面的面取向基本是{03-38}面意味着，衬底的主表面的面取向在面取向可以基本视为{03-38}面的偏离角范围内，并且在这种情况下的偏离角范围是相对于{03-38}面的偏离角的±2°的范围。结果，可以进一步提高沟道迁移率。
在上述半导体器件中，该主表面的偏离取向与<-2110>方向之间形成的角度可以不超过5°。
与上述的<01-10>方向一样，<-2110>方向是碳化硅衬底中的代表性偏离取向。通过将由制造衬底的过程中的切片操作等期间出现的变化而导致的偏离取向的变化设定为±5°，可以有助于在碳化硅衬底等上形成外延生长层。
在上述半导体器件中，该主表面可以是形成该碳化硅衬底的碳化硅的碳面侧的表面。
因此，可以进一步提高沟道迁移率。这里，六边形晶体的单晶碳化硅的（0001）面被定义为硅面，并且（000-1）面被定义为碳面。也就是说，如果使用在主表面的偏离取向和<01-10>方向之间形成的角度不超过5°的结构，则可以使主表面更接近（0-33-8）面，从而进一步提高沟道迁移率。
在上述半导体器件中，该体区可以具有不超过1×1020cm-3的杂质密度。
即使体区具有不超过1×1020cm-3的杂质密度，也可以以足够的灵活性设定阈值电压。如果掺杂密度高于1×1020cm-3，则可能出现诸如结晶度降低的问题。
上述半导体器件可以是常关型。即使将体区中的掺杂密度增加至使该器件以这种方式成为常关型的程度，也可以充分抑制本发明的半导体器件中沟道迁移率的降低。
上述半导体器件可以进一步包括布置在该绝缘膜上并且与该绝缘膜接触的栅电极，其中，该栅电极可以由该第二导电类型的多晶硅制成。也就是说，当第二导电类型是p型时，栅电极可以由p型多晶硅制成，并且当第二导电类型是n型时，栅电极可以由n型多晶硅制成。p型多晶硅是指多数载流子是空穴的多晶硅，并且n型多晶硅是指多数载流子是电子的多晶硅。结果，可以容易将半导体器件制成为常关型。
上述半导体器件还可以包括布置在该绝缘膜上并且与该绝缘膜接触的栅电极，其中，该栅电极可以由n型多晶硅制成。结果，可以提高半导体器件的开关速度。
在上述半导体器件中，该绝缘膜可以具有不小于25nm且不超过70nm的厚度。如果绝缘膜的厚度小于25nm，则在操作期间可能出现击穿。如果绝缘膜的厚度超过70nm，则当使用该绝缘膜作为栅极绝缘膜时需要增大栅电压的绝对值。因此，通过将绝缘膜的厚度设定成不小于25nm且不超过70nm，可以容易解决以上问题。
在上述半导体器件中，该第一导电类型可以是n型，并且该第二导电类型可以是p型。也就是说，上述半导体器件可以是N沟道型。结果，可以提供一种半导体器件，其中多数载流子是可以容易地确保高迁移率的电子。
在上述半导体器件中，该体区可以具有不小于8×1016cm-3且不超过3×1018cm-3的杂质密度。因此，在正常操作温度下，可以获得大致0V至5V的阈值电压。结果，可以容易地利用本申请的半导体器件替代由硅制成的半导体器件以供使用，并且可以稳定地将半导体器件制成为常关型。另外，可以避免由杂质密度增大导致的沟道迁移率的显著降低。
在上述半导体器件中，在不低于室温且不超过100℃的温度范围内，在该体区中与该绝缘膜接触的区域中形成弱反型层的阈值电压可以不小于2V。结果，可以在正常操作温度下更可靠地维持常关状态。室温具体是指27℃。
在上述半导体器件中，在100℃下，该阈值电压可以不小于3V。结果，可以在高操作温度下更可靠地维持常关状态。
在上述半导体器件中，在200℃下，该阈值电压可以不小于1V。结果，可以在更高操作温度下更可靠地维持常关状态。
在上述半导体器件中，该阈值电压可以具有不小于-10mV/℃的温度依赖性。结果，可以稳定地维持常关状态。
在上述半导体器件中，在室温下，电子的沟道迁移率可以不小于30cm2/Vs。结果，可以充分抑制半导体器件的导通电阻。
在上述半导体器件中，在100℃下，电子的沟道迁移率可以不小于50cm2/Vs。结果，可以在高操作温度下充分抑制半导体器件的导通电阻。
在上述半导体器件中，在150℃下，电子的沟道迁移率可以不小于40cm2/Vs。结果，可以在更高操作温度下充分抑制半导体器件的导通电阻。
在上述半导体器件中，电子的沟道迁移率可以具有不小于-0.3cm2/Vs℃的温度依赖性。结果，可以稳定地抑制半导体器件的导通电阻。
在上述半导体器件中，该外延生长层和该绝缘膜之间的界面处的势垒高度可以不小于2.2eV且不超过2.6eV。
通过增加势垒高度，可以抑制流动通过充当栅极绝缘膜的绝缘膜的漏电流（隧穿电流）。然而，当外延生长层由碳化硅制成时，如果使用只与绝缘膜具有大势垒高度的晶面作为与绝缘膜接触的表面，则沟道迁移率降低。为了解决这个问题，使用势垒高度不小于2.2eV且不超过2.6eV的晶面作为与绝缘膜接触的表面，从而确保高沟道迁移率同时抑制漏电流。可以通过使用包括具有相对于{0001}面不小于50°且不超过65°的偏离角的主表面的碳化硅衬底，而容易地实现这种势垒高度。势垒高度是指外延生长层的导带和绝缘膜的导带之间的带隙大小。
在上述半导体器件中，沟道电阻小于漂移电阻，该沟道电阻是导通状态下在该体区中形成的沟道区中的电阻值，该漂移电阻是除了该沟道区之外的该外延生长层中的电阻值。结果，可以减小半导体器件的导通电阻。可以通过使用具有包括相对于{0001}面不小于50°且不超过65°的偏离角的主表面的碳化硅衬底，而容易地实现沟道电阻和漂移电阻之间的这种关系。
上述半导体器件可以是DiMOSFET（双注入型MOSFET）。本发明的半导体器件还适用于具有相对简单结构的DiMOSFET。
本发明的有益效果
如根据以上描述清楚的，根据本发明，可以提供一种半导体器件，其能够在设定阈值电压时实现提高的灵活性，同时实现抑制沟道迁移率降低。
附图说明
图1是示出第一实施例中的MOSFET的结构的示意性横截面图。
图2是示意性图示了制造第一实施例中的MOSFET的方法的流程图。
图3是用于说明制造第一实施例中的MOSFET的方法的示意性横截面图。
图4是用于说明制造第一实施例中的MOSFET的方法的示意性横截面图。
图5是用于说明制造第一实施例中的MOSFET的方法的示意性横截面图。
图6图示了NO退火或Ar退火的加热曲线。
图7是示出第二实施例中的IGBT的结构的示意性横截面图。
图8是示意性图示了制造第二实施例中的IGBT的方法的流程图。
图9是用于说明制造第二实施例中的IGBT的方法的示意性横截面图。
图10是用于说明制造第二实施例中的IGBT的方法的示意性横截面图。
图11是用于说明制造第二实施例中的IGBT的方法的示意性横截面图。
图12图示了p型杂质的掺杂密度与阈值电压之间的关系。
图13图示了当使用（0-33-8）面作为衬底的主表面时的掺杂密度与沟道迁移率之间的关系。
图14图示了当使用（0001）面作为衬底的主表面时的掺杂密度与沟道迁移率之间的关系。
图15是用于根据栅电压和漏电流的值确定阈值电压的图示。
图16图示了温度与阈值电压之间的关系。
图17图示了温度与沟道迁移率之间的关系。
图18图示了掺杂密度与阈值电压之间的关系。
具体实施方式
下文中，将参照附图描述本发明的实施例。注意在附图中为相同或对应的部件赋予相同的附图标记，并且将不再重复其描述。在本说明书中，单个取向用[]指示，族取向（group orientation）用<>指示，单个面用()指示，并且族面（group plane）用{}指示。虽然在结晶学方面应当在负指数的数字上部附加“-”（横杠），但在本说明书中在数字之前附加负号。
（第一实施例）
首先，将描述作为本发明的一个实施例的第一实施例。参照图1，本实施例中作为半导体器件（DiMOSFET）的MOSFET 100包括n导电类型（第一导电类型）的碳化硅衬底1、由碳化硅制成的n导电类型的缓冲层2、由碳化硅制成的n导电类型的漂移层3、一对p导电类型（第二导电类型）的p型体区4、n导电类型的n+区5以及p导电类型的p+区6。
缓冲层2形成在碳化硅衬底1的一个主表面1A上并且通过包含n型杂质而具有n导电类型。漂移层3形成在缓冲层2上并且由于包含n型杂质而具有n导电类型。漂移层3中包含的n型杂质（例如）是N（氮），并且所包含的浓度（密度）低于缓冲层2中包含的n型杂质的密度。缓冲层2和漂移层3构成形成在碳化硅衬底1的一个主表面1A上的外延生长层。
该一对p型体区4在外延生长层中彼此分开形成，以包括与更靠近碳化硅衬底1的主表面相反的主表面3A，并且通过包含p型杂质（p导电类型的杂质）而具有p导电类型。例如，p型体区4中包含的p型杂质是铝（Al）和/或硼（B）。
n+区5中的每一个形成在该一对p型体区4中的每一个中，以包括主表面3A并且被p型体区4中的每一个围绕。n+区5以比漂移层3中包含的n型杂质的浓度高的浓度（密度）包含诸如P的n型杂质。p+区6中的每一个形成在该一对p型体区4中的每一个中，以包括主表面3A，被p型体区4中的每一个围绕，并且与n+区5中的每一个相邻。p+区6以比p型体区4中包含的p型杂质的浓度高的浓度（密度）包含诸如Al的p型杂质。缓冲层2、漂移层3、p型体区4、n+区5和p+区6构成有源层7。
参照图1，MOSFET 100还包括作为栅极绝缘膜的栅极氧化物膜91、栅电极93、一对源接触电极92、层间绝缘膜94、源极线95和漏电极96。
栅极氧化物膜91形成在外延生长层的主表面3A上并且与之接触，以从一个n+区5的上表面延伸至另一个n+区5的上表面，并且例如由二氧化硅（SiO2）制成。
栅电极93被布置成与栅极氧化物膜91接触，以从一个n+区5的上方延伸到另一个n+区5的上方。栅电极93由诸如包含杂质的多晶硅或Al的导体形成。
源接触电极92中的每一个被布置成与主表面3A接触，以在背离栅极氧化物膜91的方向上从一对n+区5中的每一个上方延伸到达p+区6中的每一个的上方的部分。源接触电极92由诸如NixSiy（镍硅化物）的、能够与n+区5形成欧姆接触的材料制成。
层间绝缘膜94形成为在漂移层3的主表面3A上方围绕栅电极93并且从一个p型体区4的上方延伸到另一个p型体区4的上方，并且例如由作为绝缘体的二氧化硅（SiO2）制成。
源极线95在漂移层3的主表面3A上方围绕层间绝缘膜94，并且延伸至源接触电极92的上表面。源极线95由诸如Al的导体形成，并且经由源接触电极92电连接到n+区5。
漏电极96形成为与碳化硅衬底1的、与其上形成有漂移层3的表面相反的主表面接触。漏电极96由诸如NixSiy的、能够与碳化硅衬底1形成欧姆接触的材料制成，并且电连接到碳化硅衬底1。
接着，将描述MOSFET 100的操作。参照图1，当栅电极93具有低于阈值电压的电压，即，处于截止状态时，位于栅极氧化物膜91正下方的p型体区4中的每一个与漂移层3之间的pn结被反向偏置并且即使向漏电极施加电压也不导通。另一方面，当向栅电极93施加高于阈值电压的电压时，在与栅极氧化物膜91接触的p型体区4中的沟道区中形成反型层。结果，n+区5和漂移层3彼此电连接，从而造成电流在源极线95和漏电极96之间流动。
在MOSFET 100中，碳化硅衬底1的主表面1A具有相对于{0001}面不小于50°且不超过65°的偏离角。因此，即使形成具有不小于5×1016cm-3的p型杂质密度的高掺杂p型体区4并且阈值电压移动到正侧，沟道区中的载流子（电子）的迁移率（沟道迁移率）降低也被抑制。因此，通过阈值电压向正侧的移动，可以使MOSFET 100更接近常关型或者将其制成为常关型，同时抑制沟道迁移率的降低。为了进一步使阈值电压移动到正侧，p型体区4中的p型杂质密度可以不小于1×1017cm-3，或甚至不小于5×1017cm-3。
优选的是，在碳化硅衬底1的主表面1A的偏离取向与<01-10>方向之间形成的角度不超过5°。这可以有助于在碳化硅衬底1等上形成外延生长层（缓冲层2和漂移层3）。
优选的是，主表面1A具有在<01-10>方向上相对于{03-38}面不小于-3°且不超过5°的偏离角，并且更优选的是，主表面1A基本是{03-38}面。结果，可以进一步提高沟道迁移率。
在MOSFET 100中，在主表面1A的偏离取向和<-2110>方向之间形成的角度可以不超过5°。这可以有助于在碳化硅衬底1等上形成外延生长层（缓冲层2和漂移层3）。
优选的是，主表面1A是形成碳化硅衬底1的碳化硅的碳面侧的表面。结果，可以进一步提高沟道迁移率。
优选的是，p型体区4具有不超过1×1020cm-3的p型杂质密度。结果，可以抑制结晶度的降低等。
MOSFET 100可以是常关型。即使p型体区中的掺杂密度增加至使MOSFET 100以这种方式成为常关型的程度，也可以充分抑制MOSFET 100中的沟道迁移率降低。
在MOSFET 100中，栅电极93可以由p型多晶硅制成。结果，阈值电压可以容易地移动到正侧，并且可以容易将MOSFET 100制成为常关型。
在MOSFET 100中，栅电极93可以由n型多晶硅制成。结果，可以提高MOSFET 100的开关速度。
在MOSFET 100中，p型体区4可以具有不小于8×1016cm-3且不超过3×1018cm-3的p型杂质密度。因此，可以在正常操作温度下，获得大致0V至5V的阈值电压。结果，可以容易地利用MOSFET 100替代由硅制成的MOSFET以供使用，并且可以稳定地将MOSFET 100制成为常关型。另外，可以避免由杂质密度的增大导致的沟道迁移率的显著降低。
在MOSFET 100中，栅极氧化物膜91可以具有不小于25nm且不超过70nm的厚度。如果栅极氧化物膜91的厚度小于25nm，则在操作期间可能出现击穿，而如果厚度超过70nm，则需要增大栅电压。因此，优选的是，栅极氧化物膜91具有不小于25nm且不超过70nm的厚度。
在MOSFET 100中，在不低于室温且不超过100℃的温度范围内，阈值电压可以不小于2V。结果，可以在正常操作温度下更可靠地维持常关状态。
在MOSFET 100中，在100℃下，阈值电压可以不小于3V。结果，可以在高操作温度下更可靠地维持常关状态。
在MOSFET 100中，在200℃下，阈值电压可以不小于1V。结果，可以在更高操作温度下更可靠地维持常关状态。
在MOSFET 100中，阈值电压可以具有不小于-10mV/℃的温度依赖性。结果，可以稳定地维持常关状态。
在MOSFET 100中，优选的是，在室温下，电子的沟道迁移率不小于30cm2/Vs。结果，可以充分抑制MOSFET 100的导通电阻。
在MOSFET 100中，在100℃下，电子的沟道迁移率可以不小于50cm2/Vs。结果，可以在高操作温度下充分抑制MOSFET 100的导通电阻。
在MOSFET 100中，在150℃下，电子的沟道迁移率可以不小于40cm2/Vs。结果，可以在更高操作温度下充分抑制MOSFET 100的导通电阻。
在MOSFET 100中，电子的沟道迁移率可以具有不小于-0.3cm2/Vs℃的温度依赖性。结果，可以稳定地抑制MOSFET 100的导通电阻。
在MOSFET 100中，外延生长层和栅极氧化物膜91之间的界面处的势垒高度可以不小于2.2eV且不超过2.6eV。结果，可以确保高沟道迁移率，同时抑制漏电流。
在MOSFET 100中，沟道电阻可以小于漂移电阻，沟道电阻是导通状态下在p型体区4中的每一个中形成的沟道区中的电阻值，漂移电阻是在除了p型体区4之外的外延生长层中的电阻值。结果，可以减小MOSFET 100的导通电阻。
接着，将参照图2至图5描述制造第一实施例中的MOSFET 100的示例性方法。参照图2，在制造这个实施例中的MOSFET 100的方法中，作为步骤（S110），首先执行碳化硅衬底制备步骤。在这个步骤（S110）中，参照图3，制备包括主表面1A碳化硅衬底1，该主表面1A具有相对于{0001}面不小于50°且不超过65°的偏离角。
接着，作为步骤（S120），执行外延生长步骤。在这个步骤（S120）中，参照图3，通过在碳化硅衬底1的一个主表面1A上外延生长，连续地形成由碳化硅制成的缓冲层2和漂移层3。
接着，作为步骤（S130），执行离子注入步骤。在这个步骤（S130）中，参照图3和图4，首先执行用于形成p型体区4的离子注入。具体地，例如，将Al（铝）离子注入漂移层3中，以形成p型体区4。然后，执行用于形成n+区5的离子注入。具体地，例如，将P（磷）离子注入p型体区4中，以在p型体区4中形成n+区5。另外，执行用于形成p+区6的离子注入。具体地，例如，将Al离子注入p型体区4中，以在p型体区4中形成p+区6。可以通过在漂移层3的主表面上形成掩模层来执行这些离子注入步骤中的每一个，该掩模层由二氧化硅（SiO2）制成并且在应该执行离子注入的期望区域中具有开口。
接着，作为步骤（S140），执行活化退火步骤。在这个步骤（S140）中，通过在诸如氩的惰性气体气氛中加热至1700℃并将其维持30分钟来进行热处理。结果，活化了以上步骤（S130）中注入的杂质。
接着，作为步骤（S150），执行氧化物膜形成步骤。在这个步骤（S150）中，参照图4和图5，通过在氧气氛中加热至1300℃并将其维持60分钟来进行热处理，以形成氧化物膜（栅极氧化物膜）91。
接着，作为步骤（S160），执行NO退火步骤。在这个步骤（S160）中，通过在作为气氛气体的一氧化氮（NO）气体中加热来进行热处理。用于这个热处理的条件可以是不低于1100℃且不超过1300℃的温度维持大约1小时。这种热处理将氮原子引入氧化物膜91和漂移层3之间的界面区中。结果，抑制在氧化物膜91和漂移层3之间的界面区域中形成界面态，从而提高了最终获得的MOSFET 100中的沟道迁移率。虽然在这个实施例中采用了使用NO气体作为气氛气体的工艺，但可以采用使用另一种气体的工艺，该另一种气体能够将氮原子引入氧化物膜91和漂移层3之间的界面区中。
接着，作为步骤（S170），执行Ar退火步骤。在这个步骤（S170）中，通过在作为气氛气体的氩（Ar）气中加热来进行热处理。例如，用于这种热处理的条件可以是例如将高于以上步骤（S160）中的加热温度且低于氧化物膜91的熔点的温度维持大约1小时。作为这个热处理的结果，进一步抑制了在氧化物膜91和漂移层3之间的界面区中形成界面态，从而提高了最终获得的MOSFET 100中的沟道迁移率。虽然在这个实施例中采用使用Ar气作为气氛气体的工艺，但可以采用使用诸如氮气的另一种惰性气体替代Ar气的工艺。
具体地，用于在这个实施例中的热处理的条件可以是维持高于以上步骤（S160）中的加热温度的温度。因此，由于形成氧化物膜91而作为间隙原子保持在氧化物膜91和漂移层3之间的界面区中的碳原子可以有效地扩散到漂移层3中。结果，可以进一步提高最终获得的MOSFET 100中的沟道迁移率。
更具体地，可以如图6中所示地执行步骤（S160）和（S170）。在图6中，水平轴表示处理时间，并且垂直轴表示温度（热处理温度）。如图6中所示，在这个实施例中，可以使作为步骤（S170）执行的Ar退火（加热时间：b）的热处理温度（T2）高于作为步骤（S160）执行的NO退火（加热时间：a）的热处理温度（T1）。例如，步骤（S 160）中的热处理温度（T1）可以不低于900℃且不超过1400℃，并且步骤（S170）中的热处理温度（T2）可以不低于1000℃且不超过1500℃，即高于热处理温度（T1）。
接着，作为步骤（S180），执行电极形成步骤。参照图1，在这个步骤（S180）中，首先，例如，通过CVD法、光刻和蚀刻，形成由作为包含高浓度杂质的导体的多晶硅制成的栅电极93。然后，例如，通过CVD法形成由作为绝缘体的SiO2制成的层间绝缘膜94，以使其在主表面3A上方围绕栅电极93。然后，通过光刻和蚀刻，在将要形成源接触电极92的区域中去除层间绝缘膜94和氧化物膜91。然后，将例如通过蒸发法形成的镍（Ni）膜加热并硅化，以形成源接触电极92和漏电极96。然后，例如，通过蒸发法形成由作为导体的Al制成的源极线95，以使其在主表面3A上方围绕层间绝缘膜94，并且延伸至n+区5和源接触电极92的上表面。在以上工序之后，完成这个实施例中的MOSFET 100。
（第二实施例）
现在，将描述作为本发明的另一个实施例的第二实施例。在碳化硅衬底的面取向和p型体区中的p型杂质密度方面，作为第二实施例中的半导体器件的IGBT 200具有与第一实施例中的MOSFET 100近似的结构，因此实现了类似的效果。
即，参照图7，作为这个实施例中的半导体器件的IGBT 200包括p导电类型的碳化硅衬底201、缓冲层202（可以是n导电类型或p导电类型）、由碳化硅制成的n导电类型的漂移层203、一对p导电类型的p型体区204、n导电类型的n+区205以及p导电类型的p+区206。
缓冲层202形成在碳化硅衬底201的一个主表面201A上并且以高于漂移层203中的浓度包含杂质。漂移层203形成在缓冲层202上并且通过包含n型杂质而具有n导电类型。缓冲层202和漂移层203构成形成在碳化硅衬底201的一个主表面201A上的外延生长层。
该一对p型体区204在外延生长层中彼此分开形成，以包括与更靠近碳化硅衬底201的主表面相反的主表面203A，并且通过包含p型杂质而具有p导电类型。例如，p型体区204中包含的p型杂质是铝（Al）和/或硼（B）。
n+区205中的每一个形成在该一对p型本体204中的每一个中，以包括主表面203A并且被p型体区204中的每一个围绕。n+区205以比漂移层203中包含的n型杂质的浓度高的浓度（密度）包含诸如P的n型杂质。p+区206中的每一个形成在一对p型体区204中的每一个中，以包括主表面203A，被p型体区204中的每一个围绕，并且与n+区205中的每一个相邻。p+区206以比p型体区204中包含的p型杂质的浓度高的浓度（密度）包含诸如Al的p型杂质。缓冲层202、漂移层203、p型体区204、n+区205和p+区206构成有源层207。
参照图7，IGBT 200还包括作为栅极绝缘膜的栅极氧化物膜291、栅电极293、一对发射极接触电极292、层间绝缘膜294、发射极线295和集电极296。
栅极氧化物膜291形成在外延生长层的主表面203A上并且与之接触，以从一个n+区205的上表面延伸至另一个n+区205的上表面，并且例如由二氧化硅（SiO2）制成。
栅电极293被布置成与栅极氧化物膜291接触，以从一个n+区205的上方延伸到另一个n+区205的上方。栅电极293由诸如包含杂质的多晶硅或Al的导体形成。
发射极接触电极292中的每一个被布置成与主表面203A接触，以从一对n+区205中的每一个上方延伸到达p+区206中的每一个的上方的部分。发射极接触电极292由诸如镍硅化物的、能够同时与n+区205和p+区206形成欧姆接触的材料制成。
层间绝缘膜294形成为在漂移层203的主表面203A上方围绕栅电极293并且从一个p型体区204的上方延伸到另一个p型体区204的上方，并且例如由作为绝缘体的二氧化硅（SiO2）制成。
发射极线295在漂移层203的主表面203A上方围绕层间绝缘膜294，并且延伸至发射极接触电极292的上表面。发射极线295由诸如Al的导体形成，并且经由发射极接触电极292电连接到n+区205。
集电极296形成为与碳化硅衬底201的、与其上形成有漂移层203的表面相反的主表面接触。集电极296由诸如镍硅化物的、能够与碳化硅衬底201形成欧姆接触的材料制成，并且电连接到碳化硅衬底201。
接着，将描述IGBT 200的操作。参照图7，当向栅电极293施加电压并且该电压超过阈值电压时，在栅电极293下方与栅极氧化物膜291接触的p型体区204中的每一个中形成反型层，使n+区205和漂移层203彼此电连接。结果，电子被从n+区205供应至漂移层203，并且空穴被相应从碳化硅衬底201经由缓冲层202供应至漂移层203。因此，IGBT 200导通，在漂移层203中出现电导率调制，并且电流在发射极接触电极292和集电极296之间以减小的电阻流动。另一方面，当向栅电极293施加的电压低于阈值电压时，没有形成反型层，从而漂移层203和p型体区204中的每一个之间的结保持反向偏置。因此，IGBT200截止，而不引起电流流动。
在IGBT 200中，碳化硅衬底201的主表面201A具有相对于{0001}面不小于50°且不超过65°的偏离角。因此，即使形成具有不小于5×1016cm-3的p型杂质密度的高掺杂p型体区204并且阈值电压移动到正侧，沟道区中的载流子（电子）的迁移率（沟道迁移率）的降低也被抑制。因此，可以在IGBT 200中设定高阈值电压，同时抑制的沟道迁移率的降低。这个实施例中的碳化硅衬底201和p型体区204分别对应于第一实施例中的碳化硅衬底1和p型体区4。另外，碳化硅衬底1和碳化硅衬底201在面取向方面彼此类似，并且p型体区4和p型体区204在p型杂质密度方面彼此类似。
接着，将参照图8至图11描述制造第二实施例中的IGBT 200的示例性方法。参照图8，在制造这个实施例中的IGBT 200的方法中，作为步骤（S210），首先执行碳化硅衬底制备步骤。在这个步骤（S210）中，参照图9，制备包括主表面201A的碳化硅衬底201，该主表面201A具有相对于{0001}面不小于50°且不超过65°的偏离角。
接着，作为步骤（S220），执行外延生长步骤。在这个步骤（S220）中，参照图9，通过在碳化硅衬底201的一个主表面201A上外延生长，连续地形成缓冲层202和漂移层203。
接着，作为步骤（S230），执行离子注入步骤。在这个步骤（S230）中，参照图9和图10，首先执行用于形成p型体区204的离子注入。具体地，例如，将Al（铝）离子注入漂移层203中，以形成p型体区204。然后，执行用于形成n+区205的离子注入。具体地，例如，将P（磷）离子注入p型体区204中，以在p型体区204中形成n+区205。另外，执行用于形成p+区206的离子注入。具体地，例如，将Al离子注入p型体区204中，以在p型体区204中形成p+区206。可以通过在漂移层203的主表面上形成掩模层来执行这些离子注入步骤中的每一个，该掩模层由二氧化硅（SiO2）制成并且在应该执行离子注入的期望区域中具有开口。
接着，作为步骤（S240），执行活化退火步骤。在这个步骤（S240）中，通过在诸如氩的惰性气体气氛中加热至1700℃并将其维持30分钟来进行热处理。结果，活化了以上步骤（S230）中注入的杂质。
接着，作为步骤（S250），执行氧化物膜形成步骤。在这个步骤（S250）中，参照图10和图11，通过在氧气氛中加热至1300℃并将其维持60分钟来进行热处理，以形成氧化物膜（栅极氧化物膜）291。
接着，作为步骤（S260）和（S270），执行NO退火步骤和Ar退火步骤。可以以与第一实施例中的步骤（S160）和（S170）类似的方式，执行这些步骤（S260）和（S270）。结果，可以提高最终获得的IGBT 200中的沟道迁移率。
接着，作为步骤（S280），执行电极形成步骤。参照图7，在这个步骤（S280）中，首先，例如，通过CVD法，形成由作为包含杂质的导体多晶硅制成的栅电极293，然后，例如，通过CVD法形成由作为绝缘体的SiO2制成的层间绝缘膜294，以使其在主表面203A上方围绕栅电极293。然后，将例如通过蒸发法形成的镍（Ni）膜加热并硅化，以形成发射极接触电极292和集电极296。然后，例如，通过蒸发法形成由作为导体的Al制成的发射极线295，以使其在主表面203A上方围绕层间绝缘膜294，并且延伸至n+区205和发射极接触电极292的上表面。在以上工序之后，完成这个实施例中的IGBT 200。
（第一实例）
进行实验来确认p型体区中的p型杂质的掺杂密度与阈值电压之间的关系。具体地，首先，实验的MOSFET（样品）是通过包括如第一实施例中的NO退火步骤和Ar退火步骤的工艺而制作的。制作了多个样品，其具有不同的p型体区中的p型杂质的掺杂密度。然后，对于每个样品测量阈值电压。
实验结果如图12中所示。在图12中，水平轴表示p型体区中的p型杂质的掺杂密度，并且垂直轴表示阈值电压。图12中的圆形是根据实验获得的数据点。图12中的曲线是指示掺杂密度与阈值电压之间的关系的理论曲线。该理论曲线对应于下述的表达式（1）。在表达式（1）中，ni表示本征载流子密度，Cox表示氧化物膜电容，φm和φs分别表示金属和半导体的功函数，并且ΔVQeff表示由于有效固定电荷导致的电压偏移分量。另外，Q表示基本电荷（Q=1.6×10-19C）。根据这些实验结果，使用ΔVQeff=1.9V。
V th ( N a ) = 2 &epsiv; 0 &epsiv; sic kTN a ln ( N a n i ) C ox + kT Q ln ( N a n i ) + ( &phi; m - &phi; s ) + &Delta;V Qeff . . . ( 1 )
参照图12，根据实验获得的数据点沿着理论曲线分布。可以在图12中看到，通过将p型体区中的p型杂质的掺杂密度设定成不小于8×1016cm-3，稳定地获得正阈值电压，也就是说，实现了常关器件。
（第二实例）
进行实验来检验p型体区中的p型杂质的掺杂密度与沟道迁移率之间的关系。实验工序如下。
首先，通过制备具有面取向为（0-33-8）面的主表面的碳化硅衬底，并且在该主表面上形成外延生长层等制作MOSFET样品。制作多个样品，其p型体区中的p型杂质的掺杂密度在2×1016cm-3至1×1017cm-3的范围内变化。通过在氧气氛中加热至1200℃至1300℃并且将其维持大约60分钟来形成栅极氧化物膜。然后，通过在NO气氛中加热至1100℃至1200℃并且将其维持大约60分钟来执行NO退火工艺。此后，通过在Ar气氛中加热至1200℃至1300℃并且将其维持大约60分钟来执行Ar退火工艺（实例）。
为了比较，类似地通过制备具有面取向为（0001）面的主表面的碳化硅衬底来制作MOSFET样品（对比例）。然后，测量每个样品中的沟道迁移率。实验结果如图13和图14中所示。在图13和图14中，水平轴表示p型体区中的p型杂质的掺杂密度，并且垂直轴表示MOSFET中的沟道迁移率。
参照图14，在通过在其面取向是（0001）面的主表面上形成外延生长层等而获得的对比例的MOSFET中，随着掺杂密度从2×1016cm-3增至1×1017cm-3，沟道迁移率降低大致25%。另一方面，在通过在其面取向是（0-33-8）面的主表面上形成外延生长层等而获得的该实例的MOSFET中，随着掺杂密度从2×1016cm-3增至1×1017cm-3，沟道迁移率几乎没有降低。另外，该实例的MOSFET中的沟道迁移率在绝对值上比对比例的MOSFET中的沟道迁移率的绝对值高得多。因此，可以看出，该实例的半导体器件具有比对比例的半导体器件的沟道迁移率高的沟道迁移率，并且当p型体区中的掺杂密度增大时，沟道迁移率之差变得更大。根据这些实验结果已确认，在本发明的半导体器件中，阈值电压可以移动到正侧，同时抑制沟道迁移率的降低。
（第三实例）
进行实验来检验作为本发明的半导体器件的MOSFET的阈值电压。通过第一实施例中描述的制造方法来制造对象MOSFET。利用这个MOSFET，测量随着栅电压变化的漏电流的值。然后，生成绘制了测量结果的曲线图，并且根据该曲线图确定阈值电压。通过对于同一测量结果以对数刻度和线性刻度绘制漏电流来确定阈值电压。所生成的曲线图在图15中示出。
在图15中，水平轴表示栅电压（VG），左侧垂直轴表示对数刻度的漏电流（Id），并且右侧垂直轴表示线性刻度的漏电流（Id）。在图15中，粗线表示对数刻度的漏电流（对数Id），并且细线表示线性刻度的漏电流（线性Id）。参照图15，根据指示对数刻度的漏电流的曲线中获得的阈值电压（参见点A）小于通过将指示线性刻度的漏电流的曲线的直线部分延伸而获得的阈值电压（参见点B）。通过指示对数刻度的漏电流的曲线而获得的阈值电压指示随着栅电压增大而在p型体区与栅极氧化物膜接触的区域中首先形成薄沟道区（弱反型层）的电压。在本应用中，形成这个弱反型层的栅电压被视为阈值电压。
（第四实例）
制作作为本发明的半导体器件的MOSFET，并且进行实验来检验阈值电压的温度依赖性。首先，以与第一实施例类似的方式制作MOSFET。这里，在碳化硅衬底的碳面侧的{03-38}面（即，（0-33-8）面）上形成外延生长层。制作两种类型的MOSFET，其中p型体区中的p型杂质（Al）密度为1×1018cm-3（实例A）和5×1017cm-3（实例B）。为了比较，还以类似制造方法制作包括在碳化硅衬底的硅面侧的{0001}面（即，（0001）面）上形成外延生长层的MOSFET（对比例A）。将p型体区中的p型杂质（Al）密度设定为2×1016cm-3。然后，在从不低于室温（25℃）至200℃的温度范围内确定实例和对比例中的MOSFET的阈值电压。实验结果在图16中示出。在图16中，圆形指示实例A的实验结果，方形指示实例B的实验结果，并且三角形指示对比例A的实验结果。
参照图16，实例A和B中的MOSFET的阈值电压高于对比例中的MOSFET的阈值电压，实例A和B中的MOSFET的阈值电压在不低于室温且不超过100℃的温度范围内不小于2V。因此，可以稳定地维持常关状态。具体地，实例A中的MOSFET的阈值电压在100℃下不小于3V而在200℃下不小于1V。因此，可以在更高温度下稳定地维持常关状态。在实例A和B中，阈值电压分别具有-7mV/℃和-6mV/℃的温度依赖性（图中近似直线的斜率），该温度依赖性不小于-10mV/℃。为了从另一个角度说明，温度依赖性（图中近似直线的斜率）的绝对值在实例A和B中分别为7mV/℃和6mV/℃，该温度依赖性不超过10mV/℃。因此，可以稳定地维持常关状态。
（第五实施例）
制作作为本发明的半导体器件的MOSFET，并且进行实验来检验电子的沟道迁移率的温度依赖性。首先，以与第一实施例类似的方式制作MOSFET。这里，在碳化硅衬底的碳面侧的{03-38}面（即，（0-33-8）面）上形成外延生长层（实例C）。为了比较，还通过类似的制造方法制作包括在碳化硅衬底的硅侧面的{0001}面（即，（0001）面）上形成的外延生长层的MOSFET（对比例B）。然后，在从不低于室温（25℃）至200℃的温度范围内，检验实例和对比例的MOSFET中电子的沟道迁移率。实验结果在图17中示出。在图17中，圆形指示实例C的实验结果，并且三角形指示对比例B的实验结果。
参照图17，实例C的MOSFET中的沟道迁移率高于对比例B的MOSFET中的沟道迁移率，并且实例C的MOSFET中的沟道迁移率在室温下不小于30cm2/Vs，在100℃下不小于50cm2/Vs，并且在150℃下不小于40cm2/Vs。电子的沟道迁移率的温度依赖性不小于-0.3cm2/Vs℃。为了从另一个角度说明，电子的沟道迁移率的温度依赖性的绝对值不超过0.3cm2/Vs℃。因此，可以稳定地抑制半导体器件的导通电阻。
（第六实例）
制作作为本发明的半导体器件的MOSFET，并且进行实验来检验在p型体区中的p型杂质（Al）密度与阈值电压之间的关系。首先，以与第一实施例类似的方式制作MOSFET。这里，在碳化硅衬底的碳面侧的{03-38}面（即，（0-33-8）面）上形成外延生长层。制作五种类型的样品，其具有不同的p型体区中p型杂质（Al）密度。然后，检验样品中电子的沟道迁移率。检验结果在图18中示出。在图18中，水平轴表示p型体区中的p型杂质（Al）密度，并且垂直轴表示阈值电压。
参照图18，随着p型体区中的杂质密度增大，阈值电压增大。在杂质密度不小于8×1016cm-3且不超过3×1018cm-3的区域中，阈值电压大致是0V至5V。另外，如上所述，因为在本发明的半导体器件中，p型体区中的p型杂质密度可以增大同时抑制沟道迁移率的降低，所以即使杂质密度大致为8×1016cm-3至3×1018cm-3，也可以确保足够的沟道迁移率。因此，通过将p型体区中的p型杂质密度设定成不小于8×1016cm-3且不超过3×1018cm-3，可以容易利用本发明的半导体器件替代由硅制成的半导体器件以供使用，并且可以稳定地维持常关状态。此外，可以避免由于杂质密度的增大导致沟道迁移率显著降低。
应该理解，本文公开的实施例和实例在每个方面是示例性的并且是非限制性的。本发明的范围由权利要求书的条款限定，而非由以上描述限定，并且旨在包括与权利要求书的条款等价的范围和含义内的任何修改形式。
工业适用性
本发明的半导体器件可以特别有利地应用于需要在设定阈值电压时具有提高的灵活性的半导体器件。
附图标记列表
1、201碳化硅衬底；1A、201A主表面；2、202缓冲层；3、203漂移层；3A、203A主表面；4、204p型体区；5、205n+区；6、206p+区；7、207有源层；91、291栅极氧化物膜（氧化物膜）；92源接触电极；93栅电极；94、294层间绝缘膜；95源极线；96漏电极；100MOSFET；200IGBT；292发射极接触电极；293栅电极；295发射极线；296集电极。

Claims (23)

1.一种半导体器件（100、200），包括：
碳化硅衬底（1、201），所述碳化硅衬底（1、201）包括具有相对于{0001}面不小于50°且不超过65°的偏离角的主表面（1A、201A）；
第一导电类型的外延生长层（7、207），所述外延生长层（7、207）形成在所述主表面（1A、201A）上；
绝缘膜（91、291），所述绝缘膜（91、291）形成在所述外延生长层（7、207）上并且与所述外延生长层（7、207）接触；以及
与所述第一导电类型不同的第二导电类型的体区（4、204），所述体区（4、204）形成在所述外延生长层（7、207）中以包括与所述绝缘膜（91、291）接触的区域，
所述体区（4、204）具有不小于5×1016cm-3的杂质密度。
2.根据权利要求1所述的半导体器件（100、200），其中
所述主表面（1A、201A）的偏离取向与<01-10>方向之间形成的角度不超过5°。
3.根据权利要求2所述的半导体器件（100、200），其中
所述主表面（1A、201A）具有在<01-10>方向上相对于{03-38}面不小于-3°且不超过5°的偏离角。
4.根据权利要求1所述的半导体器件（100、200），其中
所述主表面（1A、201A）的偏离取向与<-2110>方向之间形成的角度不超过5°。
5.根据权利要求1所述的半导体器件（100、200），其中
所述主表面（1A、201A）是形成所述碳化硅衬底（1、201）的碳化硅的碳面侧的表面。
6.根据权利要求1所述的半导体器件（100、200），其中
所述体区（4、204）具有不超过1×1020cm-3的杂质密度。
7.根据权利要求1所述的半导体器件（100、200），所述半导体器件（100、200）是常关型。
8.根据权利要求7所述的半导体器件（100、200），进一步包括栅电极（93、293），所述栅电极（93、293）布置在所述绝缘膜（91、291）上并且与所述绝缘膜（91、291）接触，其中
所述栅电极（93、293）由所述第二导电类型的多晶硅制成。
9.根据权利要求1所述的半导体器件（100、200），进一步包括栅电极（93、293），所述栅电极（93、293）布置在所述绝缘膜（91、291）上并且与所述绝缘膜（91、291）接触，其中
所述栅电极（93、293）由n型多晶硅制成。
10.根据权利要求1所述的半导体器件（100、200），其中
所述绝缘膜（91、291）具有不小于25nm且不超过70nm的厚度。
11.根据权利要求1所述的半导体器件（100、200），其中
所述第一导电类型是n型，并且所述第二导电类型是p型。
12.根据权利要求11所述的半导体器件（100、200），其中
所述体区（4、204）具有不小于8×1016cm-3且不超过3×1018cm-3的杂质密度。
13.根据权利要求11所述的半导体器件（100、200），其中
在不低于室温且不超过100℃的温度范围内，在所述体区（4、204）中的与所述绝缘膜（91、291）接触的区域中形成弱反型层的阈值电压不小于2V。
14.根据权利要求13所述的半导体器件（100、200），其中
在100℃下，所述阈值电压不小于3V。
15.根据权利要求13所述的半导体器件（100、200），其中
在200℃下，所述阈值电压不小于1V。
16.根据权利要求13所述的半导体器件（100、200），其中
所述阈值电压具有不小于-10mV/℃的温度依赖性。
17.根据权利要求11所述的半导体器件（100、200），其中
在室温下，电子的沟道迁移率不小于30cm2/Vs。
18.根据权利要求17所述的半导体器件（100、200），其中
在100℃下，电子的沟道迁移率不小于50cm2/Vs。
19.根据权利要求17所述的半导体器件（100、200），其中
在150℃下，电子的沟道迁移率不小于40cm2/Vs。
20.根据权利要求17所述的半导体器件（100、200），其中
电子的沟道迁移率具有不小于-0.3cm2/Vs℃的温度依赖性。
21.根据权利要求1所述的半导体器件（100、200），其中
所述外延生长层（7、207）和所述绝缘膜（91、291）之间的界面处的势垒高度不小于2.2eV且不超过2.6eV。
22.根据权利要求1所述的半导体器件（100、200），其中
沟道电阻小于漂移电阻，所述沟道电阻是导通状态下在所述体区（4、204）中形成的沟道区中的电阻值，所述漂移电阻是除了所述沟道区之外的所述外延生长层（7、207）中的电阻值。
23.根据权利要求1所述的半导体器件（100），所述半导体器件（100、200）是DiMOSFET。
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