JP2007165550A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】本発明は、トランジスタ特性を向上させることができる半導体装置及びその製造方法を提供する。
【解決手段】隣り合うゲート電極４０の側面に形成された側壁絶縁膜５０の間に形成されるスリット部を埋め込むように形成された絶縁膜３００と、半導体基板１０、ゲート電極、側壁絶縁膜及び絶縁膜上に形成されたストレスライナ膜３２０と、ストレスライナ膜上に形成された層間絶縁膜３３０と、層間絶縁膜の表面から半導体基板又はゲート電極の表面まで貫通するように形成されたコンタクトプラグ３５０ととを備える。
【選択図】図１８
【解決手段】隣り合うゲート電極４０の側面に形成された側壁絶縁膜５０の間に形成されるスリット部を埋め込むように形成された絶縁膜３００と、半導体基板１０、ゲート電極、側壁絶縁膜及び絶縁膜上に形成されたストレスライナ膜３２０と、ストレスライナ膜上に形成された層間絶縁膜３３０と、層間絶縁膜の表面から半導体基板又はゲート電極の表面まで貫通するように形成されたコンタクトプラグ３５０ととを備える。
【選択図】図１８
Description
本発明は、半導体装置及びその製造方法に関する。
半導体製造工程では、トランジスタを形成した後、半導体基板及びゲート電極上に、コンタクトホールを形成する際にエッチングストッパ膜としての役割を果たすシリコンナイトライド（ＳｉＮ）膜を形成する。
このシリコンナイトライド膜は、トランジスタのチャネル領域に応力を加えるストレスライナ膜としての役割も果たし、チャネル領域に応力を加えることにより、キャリアの移動度を向上させ、トランジスタの駆動電流を向上させることができる。
ところで、このシリコンナイトライド膜の膜厚を厚くすると、チャネル領域に加えられる応力は大きくなる。チャネル領域に加えられる応力を大きくすれば、キャリアの移動度が大きくなるため、トランジスタの性能を向上させるには、シリコンナイトライド膜の膜厚は厚いほうが望ましい。
そこで、チャネル領域に加える応力を大きくしようとしてシリコンナイトライド膜を厚く形成すると、隣り合うゲート電極間の距離すなわちゲート電極間距離が短い領域によって形成されるスリット部（隙間）が、シリコンナイトライド膜によって完全に埋め込まれ、閉塞される。
このように、ゲート電極間距離が十分長い領域では、シリコンナイトライド膜の膜厚は、堆積膜厚と同一であるのに対して、ゲート電極間距離が短い領域では、シリコンナイトライド膜の膜厚は、シリコンナイトライド膜の堆積膜厚よりゲート電極の高さ分だけ厚くなる。
従って、シリコンナイトライド膜にエッチングを行ってコンタクトホールを形成する際、ゲート電極間距離が短い領域上に形成されたシリコンナイトライド膜を開口するために、エッチング量を増加させると、ゲート電極間距離が長い領域やゲート電極上に形成されたシリコンナイトライド膜に対して過剰にエッチングを行うことになる。
その結果、例えばゲート電極間距離が長い領域であって、かつリソグラフィの合わせずれによって、シリサイドと素子分離絶縁膜とを跨ぐようにコンタクトホールが形成される場合には、素子分離絶縁膜のシリサイドに対するエッチング選択比が高いことにより、ソース／ドレイン領域の接合深さより深い位置まで、素子分離絶縁膜にエッチングが過剰に進行する。
その後、このコンタクトホールを埋め込むようにコンタクトプラグを形成すると、当該コンタクトプラグを介して、ソース／ドレイン領域とウエル領域とが電気的に接続されることになり、その結果、接合リーク電流が発生し、トランジスタが正常に動作しないという問題があった。
また、ゲート電極間距離が長い領域やゲート電極上では、シリサイドを貫通するようにエッチングが過剰に進行する場合もあり、この場合、コンタクトホールがソース／ドレイン領域やゲート電極に達する。その後、このコンタクトホールを埋め込むようにコンタクトプラグを形成すると、接触抵抗が高くなるという問題があった。
以下、コンタクトホールの形成に関する文献名を記載する。
特開平１１−１９５７０４号公報
本発明は、トランジスタ特性を向上させることができる半導体装置及びその製造方法を提供する。
本発明の一態様による半導体装置の製造方法は、
半導体基板の表面部分のうち、所望の領域に溝を形成し、前記溝を素子分離絶縁膜で埋め込むステップと、
前記半導体基板上における、前記素子分離絶縁膜によって分離された素子領域に、ゲート絶縁膜を介して複数のゲート電極を形成するステップと、
前記ゲート電極の側面に側壁絶縁膜を形成するステップと、
前記ゲート電極及び前記側壁絶縁膜をマスクとして、イオン注入を行うことにより、ソース領域及びドレイン領域を形成するステップと、
前記半導体基板、前記ゲート電極及び前記ゲート絶縁膜上に、絶縁膜を形成するステップと、
前記絶縁膜にエッチングを行って、隣り合う前記ゲート電極の側面に形成された前記側壁絶縁膜の間に形成されるスリット部に選択的に前記絶縁膜を残存させることにより、前記側壁絶縁膜の間に形成される前記スリット部を前記絶縁膜で埋め込むステップと、
前記半導体基板、前記ゲート電極、前記ゲート絶縁膜及び前記絶縁膜上に、ストレスライナ膜を形成するステップと、
前記ストレスライナ膜上に層間絶縁膜を形成するステップと、
前記層間絶縁膜、前記ストレスライナ膜及び前記絶縁膜に順次エッチングを行って、所望の領域を除去することにより、コンタクトホールを形成するステップと
を備える。
半導体基板の表面部分のうち、所望の領域に溝を形成し、前記溝を素子分離絶縁膜で埋め込むステップと、
前記半導体基板上における、前記素子分離絶縁膜によって分離された素子領域に、ゲート絶縁膜を介して複数のゲート電極を形成するステップと、
前記ゲート電極の側面に側壁絶縁膜を形成するステップと、
前記ゲート電極及び前記側壁絶縁膜をマスクとして、イオン注入を行うことにより、ソース領域及びドレイン領域を形成するステップと、
前記半導体基板、前記ゲート電極及び前記ゲート絶縁膜上に、絶縁膜を形成するステップと、
前記絶縁膜にエッチングを行って、隣り合う前記ゲート電極の側面に形成された前記側壁絶縁膜の間に形成されるスリット部に選択的に前記絶縁膜を残存させることにより、前記側壁絶縁膜の間に形成される前記スリット部を前記絶縁膜で埋め込むステップと、
前記半導体基板、前記ゲート電極、前記ゲート絶縁膜及び前記絶縁膜上に、ストレスライナ膜を形成するステップと、
前記ストレスライナ膜上に層間絶縁膜を形成するステップと、
前記層間絶縁膜、前記ストレスライナ膜及び前記絶縁膜に順次エッチングを行って、所望の領域を除去することにより、コンタクトホールを形成するステップと
を備える。
また本発明の一態様による半導体装置は、
半導体基板の表面部分のうち、所望の領域に形成された素子分離絶縁膜と、
前記半導体基板上における、前記素子分離絶縁膜によって分離された素子領域に、ゲート絶縁膜を介して形成された複数のゲート電極と、
前記ゲート電極の側面に形成された側壁絶縁膜と、
前記半導体基板の表面部分において、前記ゲート電極の下方に位置するチャネル領域の両側にそれぞれ形成されたソース領域及びドレイン領域と、
隣り合う前記ゲート電極の側面に形成された前記側壁絶縁膜の間に形成されるスリット部を埋め込むように形成された絶縁膜と、
前記半導体基板、前記ゲート電極、前記ゲート絶縁膜及び前記絶縁膜上に形成されたストレスライナ膜と、
前記ストレスライナ膜上に形成された層間絶縁膜と、
前記層間絶縁膜の表面から前記半導体基板又は前記ゲート電極の表面まで貫通するように形成されたコンタクトプラグと
を備える。
半導体基板の表面部分のうち、所望の領域に形成された素子分離絶縁膜と、
前記半導体基板上における、前記素子分離絶縁膜によって分離された素子領域に、ゲート絶縁膜を介して形成された複数のゲート電極と、
前記ゲート電極の側面に形成された側壁絶縁膜と、
前記半導体基板の表面部分において、前記ゲート電極の下方に位置するチャネル領域の両側にそれぞれ形成されたソース領域及びドレイン領域と、
隣り合う前記ゲート電極の側面に形成された前記側壁絶縁膜の間に形成されるスリット部を埋め込むように形成された絶縁膜と、
前記半導体基板、前記ゲート電極、前記ゲート絶縁膜及び前記絶縁膜上に形成されたストレスライナ膜と、
前記ストレスライナ膜上に形成された層間絶縁膜と、
前記層間絶縁膜の表面から前記半導体基板又は前記ゲート電極の表面まで貫通するように形成されたコンタクトプラグと
を備える。
本発明の半導体装置及びその製造方法によれば、トランジスタ特性を向上させることができる。
以下、本発明の実施の形態について図面を参照して説明する。
（１）第１の実施の形態
図１〜図９に、本発明の第１の実施の形態による半導体装置の製造方法を示す。まず図１に示すように、ＳＴＩ法によって、半導体基板１０の表面部分のうち所望の領域に、例えばシリコン酸化（ＳｉＯ2）膜からなる素子分離絶縁膜２０を形成する。続いて、図示しないウエル領域を選択的に形成した後、半導体基板１０上に、ゲート絶縁膜３０を介して例えばポリシリコンからなるゲート電極４０を形成する。なお、この場合、ゲート電極４０の高さＨは、例えば１５０ｎｍ程度である。
図１〜図９に、本発明の第１の実施の形態による半導体装置の製造方法を示す。まず図１に示すように、ＳＴＩ法によって、半導体基板１０の表面部分のうち所望の領域に、例えばシリコン酸化（ＳｉＯ2）膜からなる素子分離絶縁膜２０を形成する。続いて、図示しないウエル領域を選択的に形成した後、半導体基板１０上に、ゲート絶縁膜３０を介して例えばポリシリコンからなるゲート電極４０を形成する。なお、この場合、ゲート電極４０の高さＨは、例えば１５０ｎｍ程度である。
図２に示すように、ゲート電極４０及びゲート絶縁膜３０の側面に、シリコンナイトライド（ＳｉＮ）膜からなる側壁絶縁膜５０を形成した後、イオン注入を行うことにより、自己整合的にソース／ドレイン領域６０を形成する。さらに、ゲート電極４０及びソース／ドレイン領域７０の表面部分に、ニッケル（Ｎｉ）などからなるシリサイド７０を形成する。
図３に示すように、ボロン（Ｂ）を添加したシリカガラス膜であるＢＳＧ（Boron-Silicate Glass）膜８０を８０ｎｍ程度全面に堆積する。このＢＳＧ膜８０は、段差を有する形状に対して、ほぼ均一に成膜される特性を有し、ボロンの濃度が５〜６重量％になるように調整される。
ところで、ＢＳＧ膜８０の堆積膜厚Ｔは、後に堆積されるシリコンナイトライド（ＳｉＮ）膜の膜厚に等しくなるように選定される。しかし、隣り合うゲート電極４０の側面に形成された側壁絶縁膜５０間の距離（以下、これをゲート側壁間距離と呼ぶ）Ｓが、ＢＳＧ膜８０の堆積膜厚Ｔの２倍以下である場合（Ｓ≦２Ｔ）には、当該ゲート側壁間距離が短い領域によって形成されるスリット部（隙間）は、ＢＳＧ膜８０によって完全に埋め込まれ、閉塞される。
例えば、領域９０Ａにおけるゲート側壁間距離Ｓ１は、１５０ｎｍであり、ＢＳＧ膜８０の堆積膜厚Ｔの２倍である１６０ｎｍより小さい。このため、領域９０Ａによって形成されるスリット部は、ＢＳＧ膜８０によって閉塞される。これにより、領域９０ＡにおけるＢＳＧ膜８０の膜厚は、堆積膜厚Ｔである８０ｎｍより、ゲート電極４０の高さＨである１５０ｎｍ分だけ厚くなり、ほぼ２３０ｎｍになる。
一方、ゲート側壁間距離ＳがＢＳＧ膜８０の堆積膜厚Ｔの２倍以下となる領域を除く領域では、ＢＳＧ膜８０の膜厚は、堆積膜厚のままである。例えば、領域９０Ｂにおけるゲート側壁間距離Ｓ２は、ＢＳＧ膜８０の堆積膜厚の２倍である１６０ｎｍより大きいため、当該領域９０ＢにおけるＢＳＧ膜８０の膜厚は、堆積膜厚Ｔである８０ｎｍと同一ある。同様に、ゲート電極４０上に形成されるＢＳＧ膜８０の膜厚も、堆積膜厚Ｔである８０ｎｍと同一である。
図４に示すように、例えばフッ化アンモニウム（ＮＨ4Ｆ）水溶液によるウエットエッチングなどの等方性エッチングによって、ＢＳＧ膜８０にエッチングを行う。この場合、エッチング量Ｙが、ＢＳＧ膜８０の堆積膜厚Ｔ以上であって、かつＢＳＧ膜８０の堆積膜厚Ｔよりゲート電極の高さＨだけ厚い膜厚より小さくなる（Ｔ≦Ｙ＜Ｔ＋Ｈ）ように、当該エッチング量Ｙを９０ｎｍに設定する。
その結果、ゲート側壁間距離ＳがＢＳＧ膜８０の堆積膜厚Ｔの２倍以下である領域９０Ａにのみ、ＢＳＧ膜８０が残存するが、当該領域９０Ａを除く領域、すなわちゲート側壁間距離ＳがＢＳＧ膜８０の堆積膜厚Ｔの２倍より大きい領域９０Ｂ及びゲート電極４０上に形成されたＢＳＧ膜８０は、除去される。
図５に示すように、エッチングストッパ膜及びストレスライナ膜としての役割を果たすシリコンナイトライド（ＳｉＮ）膜１００を８０ｎｍ程度全面に堆積する。このシリコンナイトライド膜１００の膜厚Ｔは、チャネル領域に加えられる応力が所望の値になるように選定されている。
本実施の形態の場合、ゲート側壁間距離Ｓが短い領域９０Ａによって形成されるスリット部は、ＢＳＧ膜８０によって埋め込まれ、閉塞されているため、当該スリット部がシリコンナイトライド膜１００によって閉塞されることはない。すなわち、シリコンナイトライド膜１００は、ゲート側壁間距離Ｓが短い領域９０Ａにおいても、ＢＳＧ膜８０を覆うように、当該領域９０Ａを除く領域と同一の膜厚Ｔで堆積される。
図６に示すように、例えばシリコン酸化膜からなる層間絶縁膜１１０を形成し、当該層間絶縁膜１１０の表面をＣＭＰなどによって平坦化する。
層間絶縁膜１１０上にフォトレジストを塗布し、露光及び現像を行うことにより、所定のパターンを有する図示しないレジストマスクを形成する。このレジストマスクをマスクとして、Ｃ4Ｆ8系のガスを使用するＲＩＥによって、層間絶縁膜１１０にエッチングを行うことにより、コンタクトホール１２０Ａ〜１２０Ｄを形成する。
この場合、シリコンナイトライド膜１００が、エッチングストッパ膜としての役割を果たすことにより、コンタクトホール１２０Ａ及び１２０Ｃを形成した後、コンタクトホール１２０Ｂ及び１２０Ｄを形成するために層間絶縁膜１１０にエッチングを行っている場合であっても、コンタクトホール１２０Ａにおけるエッチングが過剰に進行し、当該コンタクトホール１２０Ａがゲート電極４０に達することはなくなる。
図７に示すように、図示しないレジストマスクを除去した後、ＲＩＥによって、シリコンナイトライド膜１００に膜厚分だけエッチングを行うことにより、コンタクトホール１２０Ａ〜１２０Ｄを形成する。このように、コンタクトホール１２０Ａ及び１２０Ｂを形成することにより、シリサイド７０の上面の一部を露出させ、コンタクトホール１２０Ｃを形成することにより、ＢＳＧ膜８０の上面の一部を露出させ、コンタクトホール１２０Ｄを形成することにより、シリサイド７０及び素子分離絶縁膜２０の上面の一部を露出させる。
図８に示すように、例えば温度が８０℃であるフッ化水素（ＨＦ）水の蒸気を使用したウエットエッチングなどの等方性エッチングによって、ＢＳＧ膜８０にエッチングを行うことにより、当該ＢＳＧ膜８０のうち所望の領域を除去する。
かかるウエットエッチングの場合、ＢＳＧ膜のシリコン酸化膜、シリコンナイトライド膜又はポリシリコンに対するエッチング選択比は、５０以上であり、ＢＳＧ膜のエッチング速度は、シリコン酸化膜、シリコンナイトライド膜又はポリシリコンのエッチング速度より非常に速い。
従って、かかるウエットエッチングを行う際には、シリコン酸化膜からなる素子分離絶縁膜２０及び層間絶縁膜１１０、シリコンナイトライド膜からなる側壁絶縁膜５０、ポリシリコンからなるゲート電極４０にほとんどエッチングを行うことなく、ＢＳＧ膜８０のみを選択的に除去することができる。これにより、素子分離絶縁膜２０、ゲート電極４０及び他の部分に過剰なエッチングを行うことなく、コンタクトホール１２０Ｃを形成することができる。
図９に示すように、コンタクトホール１２０内に導電性材料を埋め込んで、コンタクトプラグ１３０を形成した後、上層配線１４０を形成することにより半導体装置１５０を製造する。
この図９に示すように、半導体基板１０の表面部分には素子分離絶縁膜２０が形成され、当該素子分離絶縁膜２０によって分離された素子領域には、半導体基板１０上にゲート絶縁膜３０を介してゲート電極４０が形成されている。
このゲート電極４０の側面には、側壁絶縁膜５０が形成され、またゲート電極４０の下方に位置し、かつ半導体基板１０の表面付近には、チャネル領域１６０が形成されている。このチャネル領域１６０の両側には、ソース／ドレイン領域６０が形成されている。
さらにゲート電極４０、ソース／ドレイン領域６０の表面部分には、シリサイド７０が形成されている。このシリサイド７０の上面には、コンタクトプラグ１３０が形成され、コンタクトプラグ１３０の上面には、上層配線１４０が形成されている。
コンタクトプラグ１３０のうち、ゲート側壁間距離Ｓが短い領域９０Ａに形成されるコンタクトプラグ１３０は、当該ゲート側壁間距離Ｓが短い領域９０Ａによって形成されるスリット部付近における幅が、当該スリット部を除く上部付近における幅より長くなるように形成されている。これにより、ゲート側壁間距離Ｓが短い領域９０Ａにおけるコンタクトプラグ１３０とシリサイド７０との接触面積が大きくなり、その結果、接触抵抗を低くすることができる。
また、本実施の形態の場合、ゲート側壁間距離Ｓが短い領域９０Ａによって形成されるスリット部を埋め込むように、チャネル幅方向に隣り合うコンタクトプラグ１３０間には、図示しないＢＳＧ膜８０が形成されている。
さらに、シリサイド７０、素子分離絶縁膜２０、側壁絶縁膜５０及び図示しないＢＳＧ膜８０上には、ほぼ同一の膜厚で均一に形成されたシリコンナイトライド膜１００が形成され、当該シリコンナイトライド膜１００上には層間絶縁膜１１０が形成されている。
このように本実施の形態によれば、チャネル領域１６０に加える応力を大きくしようとしてシリコンナイトライド膜１００を厚く形成しても、素子分離絶縁膜２０にエッチングが過剰に進行することがなくなり、接合リーク電流が発生することを抑制することができる。またこの場合、シリサイド７０を貫通するようにエッチングが過剰に進行することもなくなり、接触抵抗が高くなることを抑制することができる。
ここで図１０に、比較例として、ゲート側壁間距離Ｓが短い領域９０Ａによって形成されるスリット部をＢＳＧ膜８０によって埋め込むことなく、シリコンナイトライド膜２１０を全面に形成した場合における半導体装置２００の構成を示す。
この比較例の半導体装置２００を製造する工程では、シリコンナイトライド膜２１０を厚く形成すると、ゲート電極間距離Ｓが短い領域９０Ａによって形成されるスリット部が、シリコンナイトライド膜２１０によって完全に埋め込まれ、閉塞される。
かかる場合、その後の工程において、コンタクトホールを形成しようとすると、ソース／ドレイン領域６０の接合深さより深い位置まで、素子分離絶縁膜２０にエッチングが過剰に進行し、コンタクトプラグ２２０を介して接合リーク電流が発生するという問題が生じる。
また、その際、シリサイド７０を貫通するようにエッチングが過剰に進行し、コンタクトホールがソース／ドレイン領域７０やゲート電極４０に達する場合もあり、この場合、コンタクトプラグ２２０を形成すると、接触抵抗が高くなるという問題が生じる。
（２）第２の実施の形態
図１１〜図１８に、本発明の第２の実施の形態による半導体装置の製造方法を示す。なお、第１の実施の形態の図１及び図２における工程は、第２の実施の形態と同一であるため、説明を省略する。
図１１〜図１８に、本発明の第２の実施の形態による半導体装置の製造方法を示す。なお、第１の実施の形態の図１及び図２における工程は、第２の実施の形態と同一であるため、説明を省略する。
図１１に示すように、スピンコーティング法によって、ゲート側壁間距離Ｓが短い領域９０Ａによって形成されるスリット部を埋め込むように、ポリアレン系有機絶縁膜３００を１８０ｎｍ程度形成する。このように、ポリアレン系絶縁膜３００の膜厚を、ゲート電極４０の高さＨより厚くすることにより、ゲート側壁間距離Ｓが短い領域９０Ａによって形成されるスリット部を、ポリアレン系絶縁膜３００によって埋め込むことができる。
図１２に示すように、ポリアレン系絶縁膜３００上にフォトレジストを塗布し、露光及び現像を行うことにより、ゲート側壁間距離Ｓが短い領域９０Ａのみを覆うパターンを有するレジストマスク３１０を形成する。
図１３に示すように、このレジストマスク３１０をマスクとして、ポリアレン系絶縁膜３００にエッチングを行うことにより、ゲート側壁間距離Ｓが短い領域９０Ａにのみ、ポリアレン系絶縁膜３００を残存させる。
図１４に示すように、レジストマスク３１０を除去した後、エッチングストッパ膜及びストレスライナ膜としての役割を果たすシリコンナイトライド（ＳｉＮ）膜３２０を８０ｎｍ程度全面に堆積する。
本実施の形態の場合、第１の実施の形態と同様に、ゲート側壁間距離Ｓが短い領域９０Ａによって形成されるスリット部は、ポリアレン系絶縁膜３００によって埋め込まれ、閉塞されているため、当該スリット部がシリコンナイトライド膜３２０によって閉塞されることはない。すなわち、シリコンナイトライド膜３２０は、ゲート側壁間距離Ｓが短い領域９０Ａにおいても、ポリアレン系絶縁膜３００を覆うように、当該領域９０Ａを除く領域と同一の膜厚Ｔで堆積される。
図１５に示すように、例えばシリコン酸化膜からなる層間絶縁膜３３０を形成し、当該層間絶縁膜３３０の表面をＣＭＰなどによって平坦化する。
層間絶縁膜３３０上にフォトレジストを塗布し、露光及び現像を行うことにより、所定のパターンを有する図示しないレジストマスクを形成する。このレジストマスクをマスクとすると共に、シリコンナイトライド膜３２０をエッチングストッパ膜として、Ｃ４Ｆ８系のガスを使用するＲＩＥによって、層間絶縁膜３３０にエッチングを行うことにより、コンタクトホール３４０Ａ〜３４０Ｄを形成する。
図１６に示すように、図示しないレジストマスクを除去した後、ＲＩＥによって、シリコンナイトライド膜３２０に膜厚分だけエッチングを行うことにより、シリコンナイトライド膜３２０を開口する。
図１７に示すように、アンモニア（ＮＨ3）系のガスを使用したＲＩＥによって、ポリアレン系絶縁膜３００にエッチングを行うことにより、ポリアレン系絶縁膜３００の下方に形成されているシリサイド７０の上面の一部を露出する。
この場合、ポリアレン系絶縁膜のシリコン酸化膜、シリコンナイトライド膜又はポリシリコンに対するエッチング選択比は、１００以上であり、ポリアレン系絶縁膜のエッチング速度は、シリコン酸化膜、シリコンナイトライド膜又はポリシリコンのエッチング速度より非常に速い。
従って、かかるエッチングを行う際には、シリコン酸化膜からなる素子分離絶縁膜２０及び層間絶縁膜１１０、シリコンナイトライド膜からなる側壁絶縁膜５０、ポリシリコンからなるゲート電極４０にほとんどエッチングを行うことなく、ポリアレン系絶縁膜３００のみを選択的に除去することができる。これにより、素子分離絶縁膜２０、ゲート電極４０及び他の部分に過剰なエッチングを行うことなく、コンタクトホール３４０Ｃを形成することができる。
図１８に示すように、コンタクトホール３４０内に導電性材料を埋め込んで、コンタクトプラグ３５０を形成した後、上層配線３６０を形成することにより半導体装置３７０を製造する。
この図１８に示すように、本実施の形態の場合、ゲート側壁間距離Ｓが短い領域９０Ａによって形成されるスリット部を埋め込むように、ポリアレン系絶縁膜３００が形成され、当該ポリアレン系絶縁膜３００上には、ほぼ均一な膜厚を有するシリコンナイトライド膜３２０が形成されている。
このように本実施の形態によれば、第１の実施の形態と同様に、チャネル領域１６０に加える応力を大きくしようとしてシリコンナイトライド膜３２０を厚く形成しても、素子分離絶縁膜２０にエッチングが過剰に進行することがなくなり、接合リーク電流が発生することを抑制することができる。またこの場合、シリサイド７０を貫通するようにエッチングが過剰に進行することもなくなり、接触抵抗が高くなることを抑制することができる。
なお上述の実施の形態は一例であって、本発明を限定するものではない。例えば、ゲート側壁間距離Ｓが短い領域９０Ａによって形成されるスリット部を埋め込む埋め込み材としては、ＢＳＧ膜８０やポリアレン系絶縁膜３００ではなく、素子分離絶縁膜２０よりエッチング速度が速い他の種々の絶縁膜を使用することが可能である。
１０ 半導体基板
２０ 素子分離絶縁膜
４０ ゲート電極
５０ 側壁絶縁膜
６０ ソース／ドレイン領域
７０ シリサイド
８０ ＢＳＧ膜
１００、３２０ シリコンナイトライド膜
１１０、３３０ 層間絶縁膜
１２０、３４０ コンタクトホール
１３０、２２０、３５０ コンタクトプラグ
３００ ポリアレン系絶縁膜
３１０ レジストマスク
２０ 素子分離絶縁膜
４０ ゲート電極
５０ 側壁絶縁膜
６０ ソース／ドレイン領域
７０ シリサイド
８０ ＢＳＧ膜
１００、３２０ シリコンナイトライド膜
１１０、３３０ 層間絶縁膜
１２０、３４０ コンタクトホール
１３０、２２０、３５０ コンタクトプラグ
３００ ポリアレン系絶縁膜
３１０ レジストマスク
Claims (5)
- 半導体基板の表面部分のうち、所望の領域に溝を形成し、前記溝を素子分離絶縁膜で埋め込むステップと、
前記半導体基板上における、前記素子分離絶縁膜によって分離された素子領域に、ゲート絶縁膜を介して複数のゲート電極を形成するステップと、
前記ゲート電極の側面に側壁絶縁膜を形成するステップと、
前記ゲート電極及び前記側壁絶縁膜をマスクとして、イオン注入を行うことにより、ソース領域及びドレイン領域を形成するステップと、
前記半導体基板、前記ゲート電極及び前記ゲート絶縁膜上に、絶縁膜を形成するステップと、
前記絶縁膜にエッチングを行って、隣り合う前記ゲート電極の側面に形成された前記側壁絶縁膜の間に形成されるスリット部に選択的に前記絶縁膜を残存させることにより、前記側壁絶縁膜の間に形成される前記スリット部を前記絶縁膜で埋め込むステップと、
前記半導体基板、前記ゲート電極、前記側壁絶縁膜及び前記絶縁膜上に、ストレスライナ膜を形成するステップと、
前記ストレスライナ膜上に層間絶縁膜を形成するステップと、
前記層間絶縁膜、前記ストレスライナ膜及び前記絶縁膜に順次エッチングを行って、所望の領域を除去することにより、コンタクトホールを形成するステップと
を備えることを特徴とする半導体装置の製造方法。 - 前記絶縁膜のエッチング速度は、前記素子分離絶縁膜のエッチング速度より速いことを特徴とする請求項１記載の半導体装置の製造方法。
- 半導体基板の表面部分のうち、所望の領域に形成された素子分離絶縁膜と、
前記半導体基板上における、前記素子分離絶縁膜によって分離された素子領域に、ゲート絶縁膜を介して形成された複数のゲート電極と、
前記ゲート電極の側面に形成された側壁絶縁膜と、
前記半導体基板の表面部分において、前記ゲート電極の下方に位置するチャネル領域の両側にそれぞれ形成されたソース領域及びドレイン領域と、
隣り合う前記ゲート電極の側面に形成された前記側壁絶縁膜の間に形成されるスリット部を埋め込むように形成された絶縁膜と、
前記半導体基板、前記ゲート電極、前記側壁絶縁膜及び前記絶縁膜上に形成されたストレスライナ膜と、
前記ストレスライナ膜上に形成された層間絶縁膜と、
前記層間絶縁膜の表面から前記半導体基板又は前記ゲート電極の表面まで貫通するように形成されたコンタクトプラグと
を備えることを特徴とする半導体装置。 - 前記絶縁膜は、隣り合う前記ゲート電極の側面に形成された前記側壁絶縁膜の間の距離が前記ストレスライナ膜の膜厚の２倍以下となる前記スリット部を選択的に埋め込むように形成されたことを特徴とする請求項３記載の半導体装置
- 前記絶縁膜は、前記素子分離絶縁膜よりエッチング速度が速い膜であることを特徴とする請求項３記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005359259A JP2007165550A (ja) | 2005-12-13 | 2005-12-13 | 半導体装置及びその製造方法 |
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| JP2007165550A true JP2007165550A (ja) | 2007-06-28 |
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| JP2005359259A Pending JP2007165550A (ja) | 2005-12-13 | 2005-12-13 | 半導体装置及びその製造方法 |
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| JP (1) | JP2007165550A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009200244A (ja) * | 2008-02-21 | 2009-09-03 | Toshiba Corp | 半導体装置、およびその製造方法 |
-
2005
- 2005-12-13 JP JP2005359259A patent/JP2007165550A/ja active Pending
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| JP4568336B2 (ja) * | 2008-02-21 | 2010-10-27 | 株式会社東芝 | 半導体装置、およびその製造方法 |
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