KR20070101464A - 반도체 소자의 리세스 게이트 제조방법 - Google Patents

반도체 소자의 리세스 게이트 제조방법 Download PDF

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KR20070101464A
KR20070101464A KR1020060032481A KR20060032481A KR20070101464A KR 20070101464 A KR20070101464 A KR 20070101464A KR 1020060032481 A KR1020060032481 A KR 1020060032481A KR 20060032481 A KR20060032481 A KR 20060032481A KR 20070101464 A KR20070101464 A KR 20070101464A
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Abstract

본 발명은 리세스의 선폭을 좁게 유지하면서도 첨점의 형성을 방지할 수 있는 반도체 소자의 리세스 게이트 제조방법을 제공하기 위한 것으로, 본 발명은 소자분리막이 형성된 반도체 기판 상에 리세스 예정지역이 오픈된 마스크패턴을 형성하는 단계, 상기 마스크패턴의 측벽에 스페이서를 형성하는 단계, 상기 마스크패턴을 식각마스크로 하여 상기 반도체 기판을 식각하여 리세스를 형성하는 단계, 추가식각을 통해 소자분리막과 접할때까지 등방성식각하여 상기 리세스형성시 발생된 첨점을 제거하면서 예정된 선폭을 확보하는 단계를 포함하고, 상기한 본 발명은 리세스 선폭의 와이딩없이 리세스 첨점의 형성을 방지하여 수율 향상 및 리프레시 특성을 개선하여 소자의 신뢰성을 확보할 수 있는 효과가 있다.
첨점, 리세스, 스페이서, 와이딩

Description

반도체 소자의 리세스 게이트 제조방법{METHOD FOR FABRICATING THE SAME OF SEMICONDUCTOR DEVICE IN RECESS GATE}
도 1은 반도체 소자를 설명하기 위한 평면도,
도 2a 내지 도 2d는 종래 기술에 따른 반도체 소자의 리세스 게이트 제조방법을 설명하기 위한 공정 단면도와 TEM사진,
도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 리세스 게이트 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자분리막
33 : 하드마스크산화막 34 : 비정질카본
35 : SiON 36 : 감광막패턴
37 : 스페이서 38, 38a : 리세스
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 리세스 게이트 제조방법에 관한 것이다.
반도체 소자가 초고집적화 됨에 따라 게이트를 평탄한 활성영역 위에 형성하는 기존의 플라나 게이트(Planar Gate)배선 형성 방법은 게이트 채널길이(Gate channel Length)가 점점 작아지고 이온주입도핑(Implant Dopping)농도가 증가함에 따라 전계(Electric Filed) 증가에 의해 접합 누설전류(Junction Leakage)가 생겨 소자의 리프레시특성을 확보하기가 어렵다.
이를 개선하기 위해 게이트 배선 형성방법으로 활성영역 기판을 리세스패턴으로 식각 후 게이트를 형성하는 리세스게이트 공정이 실시되고 있다. 상기 리세스 게이트 공정을 적용하면 채널길이 증가 및 이온주입 도핑 농도의 감소가 가능하여 소자의 리프레시 특성이 개선된다.
도 1은 반도체 소자를 설명하기 위한 평면도이다.
도 1에 도시된 바와 같이, 반도체 기판(11) 상에 소자분리막(12)을 형성하여 활성영역을 정의하고 라인타입의 리세스 게이트(13)를 형성한다. 도 1의 Ａ―Ａ’는 리세스 게이트(13)에 수직한 방향이고, Ｂ―Ｂ’는 리세스 게이트(13)와 같은 방향이다.
도 2a 내지 도 2d는 종래 기술에 따른 반도체 소자의 리세스 게이트 제조방법을 설명하기 위한 공정 단면도와 TEM사진이다.
도 2a에 도시된 바와 같이, 도 1의 Ｂ―Ｂ’방향으로 자른 단면도를 보면 소 자분리막(12)과 접하는 리세스 게이트(13)의 끝단에 첨점(Horn;'Ｈ')이 형성되었다. 이러한 첨점('Ｈ')은 셀문턱전압과 리프레시 특성에 악영향을 끼치는 문제점이 있다.
도 2b에 도시된 바와 같이, 도 1의 Ｂ―Ｂ’방향으로 자른 TEM사진을 보면 소자분리막(12)과 접하는 리세스 게이트(13)의 끝단에 첨점('Ｈ')이 형성되었다. 이러한 첨점('Ｈ')은 셀문턱전압과 리프레시 특성에 악영향을 끼치는 문제점이 있다.
도 2c에 도시된 바와 같이, 먼저 도 1의 Ａ―Ａ’방향으로 자른 공정 단면도(가)를 살펴보면, 반도체 기판(11) 상에 소자분리막(12)을 형성한다. 이때, 소자분리막(12)은 반도체 기판(11) 보다 높게 형성된다.
이어서, 소자분리막(12)을 포함한 반도체 기판(11) 전면에 스텝커버리지가 좋은 산화막을 형성하여 후속 리세스를 위한 하드마스크패턴(14)을 형성한다.
이어서, 하드마스크패턴(14)을 이용하여 반도체 기판(11)을 식각하여 리세스(13)를 형성한다.
도 1의 Ｂ―Ｂ’방향으로 자른 공정 단면도(나)를 살펴보면, 소자분리막(11)과 만나는 리세스(13)의 끝단에 첨점('Ｈ')이 형성되었다.
첨점('Ｈ')이 발생되는 이유는 스텝커버리지가 좋은 하드마스크패턴(14)을 이용할 경우 유효산화막두께(Effective Field Height;EFH)가 반도체 기판(11)보다 높게되고 따라서 소자분리막(12) 주위로 산화막스페이서(14a)가 남게되고 이로 인해 첨점(Horn, 'Ｈ')이 증가하게 된다.
또한, 소자분리막(12)이 산화막의 갭필(Gapfill)을 위해 경사프로파일(Slope Profile)로 형성함으로써 첨점('Ｈ') 형성의 근본적인 원인이 된다.
위와 같은 첨점을 제거하기 위해, 도 2d에 도시된 바와 같이, 먼저 도 1의 Ａ―Ａ’방향으로 자른 공정 단면도(가)를 살펴보면 리세스(13)의 등방성식각(Isotropic Etch)을 실시한다. 따라서, 리세스(13)는 도면부호 13a까지 폭과 깊이가 더 넓어져서 도 1의 Ｂ―Ｂ’방향으로 자른 공정 단면도(나)를 살펴보면 첨점이 제거된 것을 알 수 있다. 이때, 리세스(13)의 등방성식각은 소자분리막과 완전히 접할때까지 실시한다.
그러나, 이러한 등방성식각은 첨점('Ｈ')은 제거할 수 있지만, 등방성식각 동안 리세스(13)의 측벽 및 바닥부가 식각되어 리세스(13)의 선폭(Critical Dimension;CD)이 증가하는 현상(이를, 리세스게이트 선폭 와이딩(RG CD Wideing)이라고 함)이 일어난다. 리세스(13) 선폭의 와이딩으로 인해 자기정렬콘택 페일(Self Aligned Contact;SAC Fail)가 유발되고, 오정렬(Misalign)에 의한 문턱전압 균일도(Vt Uniformity) 불량이 유발된다.
이러한 부작용을 막기 위해 리세스 마스크 선폭을 줄여야 하지만 이미 포토공정에서의 마진에 해당되어 쉽게 DICD를 감소시키지는 못한다. 따라서, CD 와이딩을 막을 다른 방법이 필요한 실정이다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 리세 스의 선폭을 좁게 유지하면서도 첨점의 형성을 방지할 수 있는 반도체 소자의 리세스 게이트 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 소자분리막이 형성된 반도체 기판 상에 리세스 예정지역이 오픈된 마스크패턴을 형성하는 단계, 상기 마스크패턴의 측벽에 스페이서를 형성하는 단계, 상기 마스크패턴을 식각마스크로 하여 상기 반도체 기판을 식각하여 리세스를 형성하는 단계, 추가식각을 통해 소자분리막과 접할때까지 등방성식각하여 상기 리세스형성시 발생된 첨점을 제거하면서 예정된 선폭을 확보하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 리세스 게이트 제조방법을 설명하기 위한 공정 단면도이다. 도면의 (가)는 리세스의 수직방향 즉, 도 1의 Ａ―Ａ’방향으로 자른 단면도이고, 도면의 (나)는 리세스와 같은 방향 즉, 도 1의 Ｂ―Ｂ’방향으로 자른 단면도이다. 설명의 편의를 위해 도면을 함께 도시하되, 먼저 도면의 (가)부분을 설명한 후, 도면의 (나)부분을 설명하기로 한다.
도 3a에 도시된 바와 같이, 반도체 기판(31)에 소자분리막(32)을 형성한다. 여기서, 소자분리막(32)은 활성영역을 정의하기 위한 것으로, 적어도 후속 형성되는 리세스보다 깊게 형성한다.
상기 소자분리막(32)은 반도체 기판(31)에 패드산화막과 패드질화막으로 마스크패턴을 형성한 후, 반도체 기판(31)을 식각하여 트렌치를 형성한 후, 트렌치를 매립할때까지 절연막을 형성하여 패드질화막을 타겟으로 평탄화 한 후, 패드질화막과 패드산화막을 제거하여 형성하는 것으로, 소자분리막(32)을 형성하는 절연막이 패드질화막을 타겟으로 평탄화되어 패드산화막과 패드질화막의 두께만큼 반도체 기판(31)보다 높게 형성된다(d).
이어서, 소자분리막(32)을 포함한 반도체 기판(31) 상에 하드마스크산화막(33), 비정질카본(34)과 SiON(35)을 형성한다. 여기서, 하드마스크산화막(33)은 스텝커버리지가 좋은 산화막으로 형성하되, LPTEOS, LTO, MTO 및 HTO의 그룹 중에서 선택된 어느 하나로 형성할 수 있다.
이어서, SiON(35) 상에 감광막을 형성하고 노광 및 현상으로 리세스 예정지역을 오픈시키는 감광막패턴(36)을 형성한다.
도면의 (나)를 살펴보면, 리세스와 같은 방향 즉, 리세스가 형성되는 방향으로 절단했기 때문에 감광막패턴(36)은 오픈된 부분이므로 보이지 않는다.
도 3b에 도시된 바와 같이, 감광막패턴(36)을 식각마스크로 SiON(35), 비정질카본(34)과 하드마스크산화막(33)을 식각한다. 하드마스크산화막(33) 식각시 타겟은 소자분리막(32)의 표면이 반도체 기판(31) 아래로 내려가도록 한다. 즉, 하드마스크산화막(33) 식각시 소자분리막(32)도 일부 식각하여 소자분리막(32)의 표면 이 반도체 기판(31)의 표면보다 낮게 되도록하되, 소자분리막(32)의 식각은 유효산화막두께(EFH)의 100％∼200％만큼 과도식각타겟(Over Etch Target)을 정하여 실시한다. 예컨대, 유효산화막두께(d)가 100Å이면 과도식각타겟인 d3는 100Å∼200Å의 두께로 실시한다.
따라서, 하드마스크산화막(33) 식각 후에 소자분리막(32)의 표면은 반도체 기판(31)보다 'd3'만큼 낮아진다.
이어서, 포토레지스트 스트립(Photo Resist Stripe)과 세정공정을 실시하여감광막패턴(36), SiON(35)과 비정질카본(34)이 제거함으로써 하드마스크산화막(33)만 잔류시킨다.
감광막패턴(36)을 이용한 식각공정, 포토레지스트 스트립과 세정공정은 같은 챔버에서 동시에 인시튜(In-Situ)로 실시한다.
도면의 (나)를 살펴보면 소자분리막(32)이 반도체 기판(31)보다 낮게 형성되어 소자분리막(32)의 측벽에 하드마스크산화막(33) 식각시 스페이서가 형성되지 않은 것을 알 수 있다.
소자분리막(32)을 반도체 기판(31)보다 낮게 형성함으로써, 도 2c의 (나)와 같이 반도체 기판(11)보다 높게 형성된 소자분리막(12) 측벽에 스페이서(14a)가 형성되는 것을 방지하여 스페이서(14a)에 의한 리세스(13)의 첨점형성을 방지할 수 있다.
도 3c에 도시된 바와 같이, 하드마스크산화막(33)의 측벽에 스페이서(37)를 형성한다. 스페이서(37)는 후속 리세스의 등방성식각에 의한 리세스 선폭증가를 방지하기 위한 것으로, 스페이서(37)의 총 두께는 리세스 선폭의 10％∼50％ 두께가 되도록 형성한다. 예컨대, 리세스의 선폭이 100Å이면 스페이서(37)의 총두께는 10Å∼50Å, 스페이서(37) 한쪽의 두께는 5Å∼25Å으로 형성할 수 있다.
스페이서는(37)는 하드마스크산화막(33)을 포함한 전면에 스페이서절연막을 형성한 후 전면식각(Blanket Etch)를 실시하여 하드마스크산화막(33)의 측벽에만 스페이서절연막을 잔류시킴으로써 형성한다. 여기서, 스페이서절연막은 산화막으로 형성하되, HTO, MTO, USG, PETEOS, LPTEOS 및 HDP의 그룹 중에서 선택된 어느 하나의 언도프드 산화막(Un-doped Oxide) 또는 BPSG, PSG 및 BSG의 그룹 중에서 선택된 어느 하나의 도프드 산화막(Doped Oxide)을 단독 또는 혼합하여 형성할 수 있다.
도면의 (나)를 살펴보면, 반도체 기판(31)과 접하는 소자분리막(32)의 측벽에는 스페이서절연막이 잔류하지 않거나, 스페이서절연막이 소량 잔류하여 스페이서(37)가 형성된 것을 알 수 있다.
그러나 여기서, 스페이서(37)는 종래 소자분리막(32)이 반도체 기판(31)의 높이보다 높아 하드마스크산화막(33) 식각시 형성된 스페이서와는 달리 반대 방향으로 형성되어 후속 리세스 형성시 첨점 형성에는 영향을 끼치지 않는다.
도 3d에 도시된 바와 같이, 하드마스크산화막(33)과 스페이서(37)를 식각마스크로 반도체 기판(31)을 식각하여 리세스(38)를 형성한다. 여기서, 리세스(38)는 스페이서(37)를 식각마스크로 하여 식각함으로써, 리세스(38)의 예정선폭보다 스페이서(37) 두께만큼 작은 선폭을 가지고 형성된다. 또한, 리세스(38)시 하드마스크 산화막(33)과 스페이서(37)가 소실되지 않도록, 산화막에 대해 고선택비를 가지고 식각을 실시한다.
도면의 (나)를 살펴보면, 소자분리막(32)의 경사프로파일로 인해 리세스(38)와 소자분리막(32)이 접하는 부분에 첨점('Ｈ')이 형성된 것을 알 수 있다. 여기서, 첨점은 종래기술에서 소자분리막과 반도체 기판의 높이 차이로 인해 소자분리막 측벽에 형성된 스페이서로 인한 것이 아니라, 소자분리막(32)의 경사프로파일로만 인한 첨점('Ｈ')으로써 도 2c의 첨점('Ｈ')보다 더 작게 형성된 것을 알 수 있다. 따라서, 후속 등방성식각시 공정마진을 확보할 수있다.
상기 리세스(38)를 형성하기 위한 반도체 기판(31)의 식각공정은 스페이서(37)를 형성하기 위한 스페이서절연막의 전면식각을 실시한 챔버에서 인시튜(In-Situ)로 실시할 수 있다.
이어서, 도시되지는 않았지만, 리세스(38) 형성 후 손상층(Damaged Layer)제거 및 첨점(Horn)감소 목적으로 작은 타겟으로 건식식각을 실시한다.
도 3e에 도시된 바와 같이, 리세스(38)에 등방성식각을 실시하여 소자분리막(32)에 접하는 리세스(38) 끝단의 첨점('Ｈ')을 제거한다.
상기 등방성식각은 건식 또는 습식식각을 단독 또는 혼합하여 실시할 수 있다. 여기서, 습식식각은 하드마스크산화막(33)과 스페이서(37)에 대한 식각선택비를 확보하기 위해 상온(25℃)∼100℃의 온도에서 NH4OH, H2O2 와 H2O용액을 혼합하여 실시할 수 있다.
이로 인해, 리세스(38)의 측벽과 바닥부가 식각되어 도면부호 38a로 프로파일이 변화된다. 그러나, 하드마스크산화막(33)의 측벽에 스페이서(37)를 형성하여 리세스(38)의 선폭을 예정선폭보다 좁게 형성하였기 때문에 등방성식각시 리세스(38)의 측벽과 바닥부가 식각되어도 과도한 리세스 선폭의 와이딩을 제어할 수 있다.
또한, 상기 등방성식각은 리세스(38) 형성 후 후세정(Post-Cleaning)공정 또는 후속 게이트절연막형성을 위한 산화(Oxidation)공정의 전세정(Pre-Cleaning)공정을 동시에 실시할 수 있다.
도면의 (나)를 살펴보면, 등방성식각으로 리세스(38)가 도면부호 38a로 증가하면서 소자분리막(32)에 접하는 리세스(38a)의 끝단에 첨점이 제거된 것을 알 수 있다.
따라서, 등방성식각으로 소자분리막(32)에 접하는 리세스(38a)의 끝단에 형성된 첨점을 제거하고, 리세스 형성시 스페이서(37)를 사용하여 리세스(38a)를 예정선폭보다 좁게 형성함으로써 등방성식각으로 인한 리세스(38a) 선폭의 과도한 와이딩을 제어할 수 있다.
상기한 본 발명은, 스페이서를 이용하여 예정된 선폭보다 작은 선폭으로 리세스를 형성한 후, 후속 등방성식각을 통해 예정선폭을 확보하면서 첨점을 제거할 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 반도체 소자의 리세스 게이트 제조방법은 리세스 선폭의 와이딩없이 리세스 첨점의 형성을 방지하여 수율 향상 및 리프레시 특성을 개선하여 소자의 신뢰성을 확보할 수 있는 효과가 있다.

Claims (11)

  1. 소자분리막이 형성된 반도체 기판 상에 리세스 예정지역이 오픈된 마스크패턴을 형성하는 단계;
    상기 마스크패턴의 측벽에 스페이서를 형성하는 단계;
    상기 마스크패턴을 식각마스크로 하여 상기 반도체 기판을 식각하여 리세스를 형성하는 단계; 및
    추가식각을 통해 소자분리막과 접할때까지 등방성식각하여 상기 리세스형성시 발생된 첨점을 제거하면서 예정된 선폭을 확보하는 단계
    를 포함하는 반도체 소자의 리세스 게이트 제조방법.
  2. 제1항에 있어서,
    상기 마스크패턴을 형성하는 단계는,
    상기 소자분리막이 형성된 반도체 기판 상에 하드마스크절연막, 비정질카본과 SiON을 순차로 형성하는 단계;
    상기 SiON 상에 리세스 예정지역이 오픈된 감광막패턴을 형성하는 단계;
    상기 감광막패턴을 식각마스크로 SiON, 비정질카본, 하드마스크절연막 및 소자분리막의 일부를 식각하되, 소자분리막이 반도체 기판보다 낮아질때까지 식각하는 단계; 및
    상기 비정질카본, SiON과 감광막패턴을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 제조방법.
  3. 제2항에 있어서,
    상기 하드마스크절연막은 산화막으로 형성하되, LPTEOS, LTO, MTO 및 HTO의 그룹 중에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 제조방법.
  4. 제2항에 있어서,
    상기 감광막패턴을 식각마스크로 하여 SiON, 비정질카본, 하드마스크절연막 및 소자분리막의 일부를 식각하는 단계는,
    한챔버에서 인시튜(In-Situ)로 실시하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 제조방법.
  5. 제2항에 있어서,
    상기 소자분리막이 반도체 기판보다 낮아질때까지 식각하는 단계는,
    과도식각 타겟을 유효산화막두께의 100％∼200％범위로 실시하는 것을 특징 으로 하는 반도체 소자의 리세스 게이트 제조방법.
  6. 제1항에 있어서,
    마스크패턴의 측벽에 스페이서를 형성하는 단계는,
    상기 마스크패턴을 포함한 전면에 스페이서절연막을 형성하는 단계; 및
    상기 스페이서절연막을 전면식각하여 마스크패턴의 측벽에 스페이서를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 제조방법.
  7. 제6항에 있어서,
    상기 스페이서절연막의 두께는 후속 리세스 선폭의 10％∼50％가 되도록 형성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 제조방법.
  8. 제7항에 있어서,
    상기 스페이서절연막은 산화막으로 형성하되, HTO, MTO, USG, PETEOS, LPTEOS 및 HDP의 그룹 중에서 선택된 어느 하나의 언도프드 산화막 또는 BPSG, PSG 및 BSG의 그룹 중에서 선택된 어느 하나의 도프드 산화막을 단독 또는 혼합하여 형 성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 제조방법.
  9. 제1항에 있어서,
    상기 리세스를 등방성식각하는 단계는,
    습식 또는 건식식각을 단독 또는 함께 실시하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 제조방법.
  10. 제9항에 있어서,
    상기 습식식각은 25℃∼100℃의 온도에서 NH4OH, H2O2 와 H2O용액을 혼합하여 실시하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 제조방법.
  11. 제1항에 있어서,
    상기 스페이서를 형성하는 단계와 리세스를 형성하는 단계는 같은 챔버에서 인시튜로 실시하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 제조방법.
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* Cited by examiner, † Cited by third party
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KR100979338B1 (ko) * 2008-05-08 2010-08-31 주식회사 하이닉스반도체 반도체 소자의 형성 방법

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