KR20060054667A - 다중 채널을 갖는 모스 트랜지스터 제조방법 - Google Patents

다중 채널을 갖는 모스 트랜지스터 제조방법 Download PDF

Info

Publication number
KR20060054667A
KR20060054667A KR1020040093289A KR20040093289A KR20060054667A KR 20060054667 A KR20060054667 A KR 20060054667A KR 1020040093289 A KR1020040093289 A KR 1020040093289A KR 20040093289 A KR20040093289 A KR 20040093289A KR 20060054667 A KR20060054667 A KR 20060054667A
Authority
KR
South Korea
Prior art keywords
gate
film
semiconductor substrate
pattern
single crystal
Prior art date
Application number
KR1020040093289A
Other languages
English (en)
Other versions
KR100615096B1 (ko
Inventor
이상현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040093289A priority Critical patent/KR100615096B1/ko
Priority to US11/246,401 priority patent/US7368348B2/en
Publication of KR20060054667A publication Critical patent/KR20060054667A/ko
Application granted granted Critical
Publication of KR100615096B1 publication Critical patent/KR100615096B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

다중 채널을 갖는 모스 트랜지스터 제조방법이 제공된다. 이 방법은 반도체기판 상에 라인 공간 형태의 게이트 희생막 패턴을 구비한다. 상기 게이트 희생막 패턴을 갖는 반도체기판 상에 단결정 실리콘막을 형성한다. 상기 단결정 실리콘막을 평탄화 시키고, 상기 평탄화된 단결정 실리콘막을 갖는 반도체기판 내에 트렌치 소자분리막을 형성하여 활성영역을 한정한다. 상기 활성영역을 갖는 반도체기판을 상기 활성영역을 가로지르도록 리세스 시킨다. 이때, 상기 게이트 희생막 패턴이 리세스된 트렌치 측벽을 통해 노출되도록 형성한다. 상기 게이트 희생막 패턴을 습식식각에 의해 제거하여 게이트 터널을 형성한다. 상기 반도체기판을 열처리하여 상기 게이트 터널 내부 및 상기 활성영역 상에 콘포말한 게이트 산화막을 형성한다. 상기 게이트 산화막을 갖는 반도체기판에 게이트 전극막을 형성한다. 이때, 상기 게이트 터널이 모두 채워지도록 형성한다. 상기 게이트 전극막을 패터닝하여 상기 활성영역을 가로지르는 게이트 패턴을 형성한다.
게이트 희생막 패턴, 단결정 실리콘막, 게이트 터널, 다중 채널

Description

다중 채널을 갖는 모스 트랜지스터 제조방법{Method of fabricating a MOS transistor having multiple channel}
도 1a 내지 도 7a는 본 발명의 실시예에 따른 다중 채널을 갖는 모스 트랜지스터 제조방법을 설명하기 위한 평면도들이다.
도 1b 내지 도 7b는 각각 도 1a 내지 도 7a의 절단선 X-X' 따라 취해진 단면도들이다.
도 1c 내지 도 7c는 각각 도 1a 내지 도 7a의 절단선 Y-Y' 따라 취해진 단면도들이다.
도 8a 내지 도 10a는 본 발명의 다른 실시예에 따른 다중 채널을 갖는 모스 트랜지스터 제조방법을 설명하기 위한 평면도들이다.
도 8b 내지 도 10b는 각각 도 8a 내지 도 10a의 절단선 X-X' 따라 취해진 단면도들이다.
도 8c 내지 도 10c는 각각 도 8a 내지 도 10a의 절단선 Y-Y' 따라 취해진 단면도들이다.
도 11a 내지 도 15a는 본 발명의 또 다른 실시예에 따른 다중 채널을 갖는 모스 트랜지스터 제조방법을 설명하기 위한 평면도들이다.
도 11b 내지 도 15b는 각각 도 11a 내지 도 15a의 절단선 X-X' 따라 취해진 단면도들이다.
도 11c 내지 도 15c는 각각 도 11a 내지 도 15a의 절단선 Y-Y' 따라 취해진 단면도들이다.
본 발명은 반도체소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는 다중 채널을 갖는 모스 트랜지스터 제조방법에 관한 것이다.
반도체소자가 고집적화 됨에 따라, 소자 형성 영역, 즉 활성영역의 크기가 감소하게 되고, 활성영역에 형성되는 모스 트랜지스터의 채널 길이가 줄어들게 된다. 모스 트랜지스터의 채널 길이가 작아지면, 채널 영역에서의 전계나 전위에 미치는 소오스 및 드레인의 영향이 현저해지는데 이러한 현상을 단채널 효과(short channel effect)라 한다. 또한, 활성영역의 축소에 따라 채널의 폭도 감소하게 되어 역치 전압(threshold voltage)이 증가하는 협채널 효과(narrow width effect)가 나타난다.
특히, 디램 소자의 메모리 셀에 채택되는 억세스 모스 트랜지스터에서 상기 단채널 효과가 발생하면, 상기 디램 셀의 문턱 전압이 감소되고 누설전류가 증가되어 상기 디램 소자의 리프레쉬 특성을 저하시킨다.
따라서, 기판 상에 형성되는 소자들의 크기를 축소시키면서 소자의 성능을 극대화시키기 위한 여러 가지 방법들이 연구 개발되고 있다. 그 대표적인 것으로 핀(fin) 구조, DELTA(fully DEpleted Lean-channel TrAnsistor) 구조와 같은 수직형 트랜지스터(vertical transistor) 구조 및 리세스된 게이트 전극을 갖는 모스 트랜지스터 등이 소개된 바 있다.
상기 리세스된 게이트 전극을 갖는 모스 트랜지스터는 반도체기판을 일부 리세스시켜 리세스된 영역에 게이트를 형성하고 게이트의 양측 실리콘 기판에 채널을 형성하는 것이다. 따라서, 반도체소자의 집적도가 증가 할지라도, 상기 채널 길이를 증가시켜 단채널 효과를 억제할 수 있는 모스 트랜지스터이다.
그러나, 상기 리세스된 게이트 전극을 갖는 모스 트랜지스터의 경우 채널 길이가 증가하여 단채널 효과는 억제할 수 있으나, 채널 폭은 그대로 이므로 소자의 고집적화에 따른 협채널 효과(narrow width effect)는 그대로 나타나게 된다.
미국 특허 제6,413,802호에는 평행한 복수개의 얇은 채널 핀(fin)이 소오스/드레인 영역 사이에 제공되고 상기 채널의 상면 및 측벽 상으로 게이트 전극이 확장되는 구조의 핀형 모스 트랜지스터가 개시되어 있다. 상기 핀형 모스 트랜지스터에 의하면, 채널 핀의 양 측면 상에 게이트 전극이 형성되어 상기 양 측면으로부터 게이트 제어가 이루어짐으로써 단채널 효과를 감소시킬 수 있다. 그러나, 핀형 모스 트랜지스터는 복수개의 채널 핀이 게이트의 폭 방향을 따라 평행하게 형성되기 때문에 채널 영역 및 소오스/드레인 영역이 차지하는 면적이 커지게 되고, 채널 수가 늘어남에 따라 소오스/드레인 접합 캐패시턴스(junction capacitance)가 증가하는 문제가 있다.
DELTA 구조의 모스 트랜지스터 예는 미국 특허 공보 제4,996,574호 등에 기 재되어 있다. DELTA 구조에서는 채널을 형성하는 활성영역 층이 일정 폭을 가지고 수직으로 돌출되도록 형성된다. 또한, 게이트 전극이 수직으로 돌출된 채널 영역을 감싸도록 형성된다. 따라서, 돌출된 부분의 높이가 채널의 폭을 이루고, 돌출된 부분의 폭이 채널층이 두께가 형성된다. 이렇게 형성된 채널에서는 돌출된 부분의 양 면을 모두 이용할 수 있으므로, 채널의 폭이 두 배가 되는 효과를 얻을 수 있어 협채널 효과를 방지할 수 있다. 또한, 돌출된 부분의 폭을 줄일 경우, 양 면에 형성되는 채널의 공핍층이 서로 겹치도록 만들어 채널 도전성을 증가시킬 수 있다.
그러나, 이러한 DELTA 구조의 모스 트랜지스터를 벌크형 실리콘 기판에 구현하는 경우, 기판에 채널을 이루게 될 부분이 돌출되도록 기판을 가공하고 돌출된 부분을 산화 방지막으로 덮은 상태에서 기판 산화를 실시하여야 한다. 이대, 산화를 과도하게 실시하면 채널을 이룰 돌출부와 기판 본체를 연결하는 부분이 산화 방지막으로 보호되지 않은 부분으로부터 측면 확산된 산소에 의해 산화됨으로써, 채널과 기판 본체가 격리된다. 이와 같이 과도한 산화에 의해 채널 격리가 이루어지면서 연결부 쪽 채널의 두께가 좁아지고, 단결정층이 산화 과정에서 응력을 받아 손상을 입는 문제가 발생한다.
따라서, 소자의 고집적화에 따른 단채널 효과 및 협채널 효과를 모두 억제할 수 있으면서 제조방법이 용이한 구조의 모스 트랜지스터에 대한 연구가 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 소자의 고집적화에 따른 단채널 효 과 및 협채널 효과를 모두 억제할 수 있으면서 제조방법이 용이한 구조를 갖는 다중 채널 모스 트랜지스터의 제조방법을 제공함에 있다.
상기 기술적 과제를 이루기 위한 본 발명의 일 양태에 따르면, 다중 채널을 갖는 모스 트랜지스터 제조방법이 제공된다. 이 방법은 반도체기판 상에 라인 공간 형태의 게이트 희생막 패턴을 구비한다. 상기 게이트 희생막 패턴을 갖는 반도체기판 상에 단결정 실리콘막을 형성한다. 상기 단결정 실리콘막을 평탄화 시키고, 상기 평탄화된 단결정 실리콘막을 갖는 반도체기판 내에 트렌치 소자분리막을 형성하여 활성영역을 한정한다. 상기 활성영역을 갖는 반도체기판을 상기 활성영역을 가로지르도록 리세스 시킨다. 이때, 상기 게이트 희생막 패턴이 리세스된 트렌치 측벽을 통해 노출되도록 형성한다. 상기 게이트 희생막 패턴을 습식식각에 의해 제거하여 게이트 터널을 형성한다. 상기 반도체기판을 열처리하여 상기 게이트 터널 내부 및 상기 활성영역 상에 콘포말한 게이트 산화막을 형성한다. 상기 게이트 산화막을 갖는 반도체기판에 게이트 전극막을 형성한다. 이때, 상기 게이트 터널이 모두 채워지도록 형성한다. 상기 게이트 전극막을 패터닝하여 상기 활성영역을 가로지르는 게이트 패턴을 형성한다.
상기 게이트 희생막 패턴은 실리콘 및 실리콘 산화막에 대해 습식식각 선택비를 갖는 물질로 형성하는 것이 바람직하다. 상기 게이트 희생막 패턴은 SiN 또는 SiGe 물질로 형성할 수 있다.
본 발명의 몇몇 실시예들에서, 상기 게이트 희생막 패턴을 갖는 반도체기판 상에 단결정 실리콘막을 형성하는 것은 상기 게이트 희생막 패턴을 갖는 반도체기판 상에 실리콘 적층 성장 방법을 이용하여 형성할 수 있다.
이와 달리, 다른 실시예들에서, 상기 게이트 희생막 패턴을 갖는 반도체기판 상에 단결정 실리콘막을 형성하는 것은 상기 게이트 희생막 패턴을 갖는 반도체기판 상에 실리콘 적층 성장 방법을 이용하여 하부 단결정 실리콘막을 형성하는 것을 포함할 수 있다. 이어, 상기 하부 단결정 실리콘막을 갖는 반도체기판 상에 상기 게이트 희생막 패턴을 덮도록 비정질 실리콘막을 형성한다. 상기 비정질 실리콘막을 갖는 반도체기판을 어닐링(annealing)하여 상기 비정질 실리콘막을 단결정화 시킨다.
또 다른 실시예들에서, 상기 게이트 희생막 패턴을 갖는 반도체기판 상에 단결정 실리콘막을 형성하는 것은 상기 게이트 희생막 패턴을 갖는 반도체기판 상에 비정질 실리콘막을 형성하는 것을 포함할 수 있다. 이어, 상기 비정질 실리콘막을 갖는 반도체기판을 어닐링(annealing)하여 상기 비정질 실리콘막을 단결정화 시킬 수 있다.
상기 단결정 실리콘막을 평탄화 시킨 후 상기 평탄화된 단결정 실리콘막을 갖는 반도체기판 상에 상부 게이트 희생막 패턴 및 상부 단결정 실리콘막을 차례로 형성하고, 상기 상부 단결정 실리콘막을 평탄화시키는 것을 더 포함할 수 있다.
상기 트렌치 소자분리막의 깊이는 상기 단결정 실리콘막의 깊이 보다 더 깊게 형성되는 것이 바람직하다.
상기 게이트 전극막은 폴리실리콘막으로 형성하는 것이 바람직하다.
상기 게이트 패턴을 형성한 후, 상기 활성영역 내에 불순물 이온을 주입하여 고농도 소오스/드레인 영역을 형성하는 것을 더 포함할 수 있다. 이때, 상기 고농도 소오스/드레인 영역은 상기 활성영역의 상부표면에서부터 상기 게이트 터널 깊이까지 수직방향으로 균일한 도핑 프로파일을 갖도록 형성할 수 있다.
상기 기술적 과제를 이루기 위한 본 발명의 다른 양태에 따르면, 다중 채널을 갖는 모스 트랜지스터 제조방법이 제공된다. 이 방법은 반도체기판 상에 적어도 두 층의 게이트 희생막들을 적층하되, 상기 게이트 희생막들 사이에 게이트 비정질 실리콘막을 형성하는 것을 포함한다. 상기 게이트 희생막들 및 상기 게이트 비정질 실리콘막을 차례로 패터닝하여 주형 게이트 패턴을 형성한다. 이때, 상기 주형 게이트 패턴은 게이트 희생막 패턴들 및 게이트 비정질 실리콘 패턴들로 구성된다. 상기 주형 게이트 패턴을 갖는 반도체기판 상에 상기 주형 게이트 패턴을 덮도록 단결정 실리콘막을 성장시킨다. 상기 단결정 실리콘막을 갖는 반도체기판을 어닐링(annealing)하여 상기 게이트 비정질 실리콘 패턴들을 단결정화 시킨다. 상기 단결정 실리콘막을 평탄화 시킨다. 이어, 상기 평탄화된 단결정 실리콘막을 갖는 반도체기판 내에 트렌치 소자분리막을 형성하여 활성영역을 한정한다. 상기 활성영역을 갖는 반도체기판을 상기 활성영역을 가로지르도록 리세스 시킨다. 이때, 상기 게이트 희생막 패턴들이 리세스된 트렌치 측벽을 통해 노출되도록 형성한다. 상기 게이트 희생막 패턴들을 습식식각에 의해 제거하여 게이트 터널을 형성한다. 상기 반도체기판을 열처리하여 상기 게이트 터널 내부 및 상기 활성영역 상에 콘포말한 게이트 산화막을 형성한다. 상기 게이트 산화막을 갖는 반도체기판에 게이트 전극막을 형성한다. 이때, 상기 게이트 터널이 모두 채워지도록 형성한다. 상기 게이트 전극막을 패터닝하여 상기 활성영역을 가로지르는 게이트 패턴을 형성한다.
상기 게이트 희생막들은 실리콘 및 실리콘 산화막에 대해 습식식각 선택비를 갖는 물질로 형성하는 것이 바람직하다. 상기 게이트 희생막들은 SiN 또는 SiGe 물질로 형성할 수 있다.
상기 트렌치 소자분리막의 깊이는 상기 단결정 실리콘막의 깊이 보다 더 깊게 형성되는 것이 바람직하다.
상기 활성영역을 한정한 후, 상기 반도체기판에 채널이온주입을 실시하여 상기 활성영역 내에 채널도핑영역을 형성하는 것을 더 포함할 수 있다.
상기 게이트 전극막은 폴리실리콘막으로 형성할 수 있다.
상기 게이트 패턴을 형성한 후, 상기 활성영역 내에 불순물 이온을 주입하여 고농도 소오스/드레인 영역을 형성하는 것을 더 포함할 수 있다. 이때, 상기 고농도 소오스/드레인 영역은 상기 활성영역의 상부표면에서부터 상기 게이트 터널 깊이까지 수직방향으로 균일한 도핑 프로파일을 갖도록 형성하는 것이 바람직하다.
상기 기술적 과제를 이루기 위한 본 발명의 또 다른 양태에 따르면, 다중 채널을 갖는 모스 트랜지스터 제조방법이 제공된다. 이 방법은 반도체기판 상에 적어도 두 층의 게이트 희생막들을 적층하되, 상기 게이트 희생막들 사이에 게이트 비정질 실리콘막을 형성하는 것을 포함한다. 상기 게이트 희생막들 및 상기 게이트 비정질 실리콘막을 차례로 패터닝하여 주형 게이트 패턴을 형성한다. 이때, 상기 주형 게이트 패턴은 게이트 희생막 패턴들 및 게이트 비정질 실리콘 패턴들로 구성 된다. 상기 주형 게이트 패턴을 갖는 반도체기판 상에 상기 주형 게이트 패턴을 덮도록 비정질 실리콘막을 형성한다. 상기 비정질 실리콘막을 갖는 반도체기판을 어닐링(annealing)하여 상기 비정질 실리콘막 및 상기 게이트 비정질 실리콘 패턴들을 단결정 실리콘막으로 형성한다. 상기 단결정 실리콘막을 평탄화 시킨다. 상기 평탄화된 단결정 실리콘막을 갖는 반도체기판 내에 트렌치 소자분리막을 형성하여 활성영역을 한정한다. 상기 활성영역을 갖는 반도체기판을 상기 활성영역을 가로지르도록 리세스 시킨다. 이때, 상기 게이트 희생막 패턴들이 리세스된 트렌치 측벽을 통해 노출되도록 형성한다. 상기 게이트 희생막 패턴들을 습식식각에 의해 제거하여 게이트 터널을 형성한다. 상기 반도체기판을 열처리하여 상기 게이트 터널 내부 및 상기 활성영역 상에 콘포말한 게이트 산화막을 형성한다. 상기 게이트 산화막을 갖는 반도체기판에 게이트 전극막을 형성한다. 이때, 상기 게이트 터널이 모두 채워지도록 형성한다. 상기 게이트 전극막을 패터닝하여 상기 활성영역을 가로지르는 게이트 패턴을 형성한다.
상기 게이트 희생막들은 실리콘 및 실리콘 산화막에 대해 습식식각 선택비를 갖는 물질로 형성하는 것이 바람직하다. 상기 게이트 희생막들은 SiN 또는 SiGe 물질로 형성할 수 있다.
상기 트렌치 소자분리막의 깊이는 상기 단결정 실리콘막의 깊이 보다 더 깊게 형성되는 것이 바람직하다.
상기 활성영역을 한정한 후, 상기 반도체기판에 채널이온주입을 실시하여 상기 활성영역 내에 채널도핑영역을 형성하는 것을 더 포함할 수 있다.
상기 게이트 전극막은 폴리실리콘막으로 형성할 수 있다.
상기 게이트 패턴을 형성한 후, 상기 활성영역 내에 불순물 이온을 주입하여 고농도 소오스/드레인 영역을 형성하는 것을 더 포함할 수 있다. 이때, 상기 고농도 소오스/드레인 영역은 상기 활성영역의 상부표면에서부터 상기 게이트 터널 깊이까지 수직방향으로 균일한 도핑 프로파일을 갖도록 형성하는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명 되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당 업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장 되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 7a는 본 발명의 실시예에 따른 다중 채널을 갖는 모스 트랜지스터 제조방법을 설명하기 위한 평면도들이다. 도 1b 내지 도 7b는 각각 도 1a 내지 도 7a의 절단선 X-X' 따라 취해진 단면도들이다. 또한, 도 1c 내지 도 7c는 각각 도 1a 내지 도 7a의 절단선 Y-Y' 따라 취해진 단면도들이다.
도 1a 내지 도 1c를 참조하면, 반도체기판(100) 상에 게이트 희생막을 형성한다. 상기 게이트 희생막은 실리콘 및 실리콘 산화막에 대해 습식식각 선택비를 갖는 물질로 형성하는 것이 바람직하다. 상기 게이트 희생막은 SiN 또는 SiGe 물질로 형성할 수 있다. 상기 게이트 희생막 상에 라인 공간 형태의 포토레지스트 패턴 을 형성한다. 상기 포토레지스트 패턴을 마스크로 이용하여 건식식각에 의해 상기 게이트 희생막을 식각하여 게이트 희생막 패턴(105)을 형성한다.
도 2b 내지 도 2c를 참조하면, 상기 게이트 희생막 패턴(105)을 갖는 반도체기판 상에 단결정 실리콘막을 형성한다. 이어, 상기 단결정 실리콘막을 평탄화시킨다. 그 결과, 평탄화된 단결정 실리콘막(110)이 형성된다. 상기 평탄화는 CMP(chemical mechanical polishing) 또는 에치백(etch back) 공정을 이용할 수 있다. 본 실시예에서는 상기 단결정 실리콘막을 실리콘 적층 성장 방법을 이용하여 상기 게이트 희생막 패턴을 덮도록 형성할 수 있다.
이와 달리, 다른 실시예들에서, 상기 게이트 희생막 패턴(105)을 갖는 반도체기판 상에 실리콘 적층 성장 방법을 이용하여 하부 단결정 실리콘막을 형성하고, 이어 상기 하부 단결정 실리콘막을 갖는 반도체기판 상에 상기 게이트 희생막 패턴을 덮도록 비정질 실리콘막을 형성할 수 있다. 그 후, 상기 비정질 실리콘막을 갖는 반도체기판을 어닐링(annealing)하여 상기 비정질 실리콘막을 단결정화 시켜 단결정 실리콘막을 형성할 수 있다.
또 다른 실시예들에서는, 상기 게이트 희생막 패턴(105)을 갖는 반도체기판 상에 상기 단결정 실리콘막을 형성하는 것은 상기 게이트 희생막 패턴(105)을 갖는 반도체기판 상에 비정질 실리콘막을 형성하는 것을 포함할 수 있다. 이어, 상기 비정질 실리콘막을 갖는 반도체기판을 어닐링(annealing)하여 상기 비정질 실리콘막을 단결정화 시킬 수 있다.
도 3a 내지 도 3c를 참조하면, 상기 평탄화된 단결정 실리콘막(110)을 갖는 반도체기판 내에 트렌치 소자분리막(115)을 형성한다. 그 결과, 활성영역(A)이 한정된다. 상기 트렌치 소자분리막(115)의 깊이는 상기 평탄화된 단결정 실리콘막(110) 보다 더 깊게 형성되는 것이 바람직하다. 상기 활성영역(A)을 한정한 후, 상기 반도체기판에 채널이온주입을 실시하여 상기 활성영역(A) 내에 채널도핑영역(도시하지 않음)을 형성할 수 도 있다.
도 4a 내지 도 4c를 참조하면, 상기 활성영역(A)을 갖는 반도체기판을 상기 활성영역을 가로지르도록 리세스 시킨다. 이때, 상기 트렌치 소자분리막(115)은 실리콘 산화막으로 형성되어 있어 상기 활성영역(A)의 단결정 실리콘에 비해 리세스 속도가 더 빠르게 된다. 따라서, 상기 리세스 조건을 조절하여 상기 활성영역(A)의 리세스 영역(120a)은 상기 게이트 희생막 패턴(105)이 노출되지 않도록 하며, 상기 트렌치 소자분리막(115)의 리세스 영역(120b)은 리세스된 트렌치 측벽을 통해 상기 게이트 희생막 패턴(105)이 노출(E)되도록 형성한다.
도 5a 내지 도 5c를 참조하면, 상기 리세스된 트렌치 측벽을 통해 노출된 상기 게이트 희생막 패턴(105)을 습식식각을 통해 제거한다. 그 결과, 상기 활성영역(A) 내부를 수평으로 관통하는 게이트 터널(T)이 형성된다. 상기 습식식각 용액은 실리콘 및 실리콘 산화막에 대해 습식식각 선택비를 갖는 용액을 사용하는 것이 바람직하다. 본 실시예서는, 인산용액을 사용할 수 있다.
도 6a 내지 도 6c를 참조하면, 상기 게이트 터널(T)을 갖는 반도체기판을 열처리한다. 그 결과, 상기 게이트 터널(T) 내부 및 상기 활성영역(A) 상에 콘포말한 게이트 산화막(123)이 형성된다. 상기 게이트 산화막(123)을 갖는 반도체기판에 게 이트 전극막(125)을 형성한다. 이때, 상기 게이트 전극막(125)에 의해 상기 게이트 터널(T) 내부가 모두 채워지도록 형성한다. 상기 게이트 전극막(125)은 폴리실리콘막으로 형성할 수 있다.
상기 게이트 전극막(125)을 갖는 반도체기판 상에 게이트 도전막(130) 및 마스크막(135)을 차례로 형성할 수 있다. 상기 게이트 도전막(130) 및 마스크막(135)은 각각 실리콘 질화막 및 텅스텐 실리사이드막으로 형성하는 것이 바람직하다.
도 7a 내지 도 7c를 참조하면, 상기 마스크막(135), 게이트 도전막(130) 및 게이트 전극막(125)을 차례로 패터닝하여 상기 활성영역(A)을 가로지르는 게이트 패턴(140)을 형성한다. 상기 게이트 패턴(140)은 차례로 적층된 게이트 전극(125a), 게이트 도전막 패턴(130a) 및 마스크 패턴(135a)으로 구성된다. 상기 게이트 패턴(140)을 갖는 반도체기판 상에 콘포말한 스페이서막을 형성할 수 있다. 이어, 상기 스페이서막을 에치백하여 상기 게이트 패턴(140)의 측벽을 덮는 게이트 스페이서(145)를 형성한다.
상기 게이트 스페이서(145)를 갖는 반도체기판에 불순물 이온을 주입하여 상기 활성영역(A) 내에 고농도 소오스/드레인 영역(150)을 형성한다. 상기 고농도 소오스/드레인 영역(150)은 상기 활성영역(A)의 상부 표면에서부터 상기 게이트 터널(T) 깊이까지 수직방향으로 균일한 도핑 프로파일을 갖도록 형성하는 것이 바람직하다. 상기 수직방향으로 균일한 도핑 프로파일은 불순물 이온을 주입할 때 주입 에너지를 달리하여 형성할 수 있다.
상기 공정에 의해 제작된 모스 트랜지스터는 도 7b에 나타낸 바와 같이 다중 채널(C)을 갖는다. 상기 다중 채널(C)은 상기 리세스 영역(120a) 하부에 형성된 리세스 채널(C1) 및 게이트 터널(T) 상,하부에 형성된 게이트 채널들(C2,C3)로 구성된다. 따라서, 상기 리세스 채널(C1)에 의해 채널 길이(length)를 증가시킬 수 있으며, 상기 게이트 채널들(C2,C3)에 의해 채널 폭(width)을 증가시킬 수 있게 된다. 결과적으로 상기 공정에 의해 제작된 다중 채널(C)을 갖는 모스트랜지스터는 소자의 고집적화에 따른 단채널 효과 및 협채널 효과를 모두 방지할 수 있게 된다.
도 8a 내지 도 10a는 본 발명의 다른 실시예에 따른 다중 채널을 갖는 모스 트랜지스터 제조방법을 설명하기 위한 평면도들이다. 도 8b 내지 도 10b는 각각 도 8a 내지 도 10a의 절단선 X-X' 따라 취해진 단면도들이다. 또한, 도 8c 내지 도 10c는 각각 도 8a 내지 도 10a의 절단선 Y-Y' 따라 취해진 단면도들이다.
도 8a 내지 도 8c를 참조하면, 상기 도 2a 내지 도 2c에서 설명한 바와 같이 반도체기판(200) 상에 제 1 게이트 희생막 패턴(205)을 형성한다. 상기 제 1 게이트 희생막 패턴(205)은 실리콘 및 실리콘 산화막에 대해 습식식각 선택비를 갖는 물질로 형성하는 것이 바람직하다. 상기 제 1 게이트 희생막 패턴(205)은 SiN 또는 SiGe 물질로 형성할 수 있다. 이어, 상기 제 1 게이트 희생막 패턴(205)을 갖는 반도체기판 상에 평탄화된 제 1 단결정 실리콘막(210)을 형성한다.
상기 평탄화된 제 1 단결정 실리콘막(210)을 갖는 반도체기판 상에 제 2 게이트 희생막 패턴(212)을 형성한다. 상기 제 2 게이트 희생막 패턴(212)은 상기 제 1 게이트 희생막 패턴(205)과 동일한 물질로 형성할 수 있다. 상기 제 2 게이트 희생막 패턴(212)은 상기 제 1 게이트 희생막 패턴(205)과 수직방향으로 일치하도록 형성한다.
도 9a 내지 도 9c를 참조하면, 상기 제 2 게이트 희생막 패턴(212)을 갖는 반도체기판 상에 제 2 단결정 실리콘막을 형성한다. 상기 제 2 단결정 실리콘막은 상기 제 1 단결정 실리콘막(210)의 형성방법과 동일하게 형성할 수 있다. 상기 제 2 단결정 실리콘막을 평탄화시켜 평탄화된 제 2 단결정 실리콘막(214)을 형성한다. 상기 평탄화는 CMP 또는 에치백 공정에 의해 형성될 수 있다.
도 10a 내지 도 10c를 참조하면, 상기 도 3a 내지 도 3c에서부터 도 6a 내지 도 6c에 나타낸 바와 동일한 공정을 진행하여 상기 평탄화된 제 2 단결정 실리콘막(214)을 갖는 반도체기판 내에 트렌치 소자분리막(215) 및 활성영역(A)을 형성한다. 상기 활성영역(A)을 갖는 반도체기판을 상기 활성영역(A)을 가로지르도록 리세스 시켜 상기 활성영역(A)의 리세스 영역(220a)과 상기 트렌치 소자분리막(215)의 리세스 영역(220b)을 형성한다. 이때, 상기 트렌치 소자분리막(215)은 실리콘 산화막으로 형성되어 있어 상기 활성영역(A)의 단결정 실리콘에 비해 리세스 속도가 더 빠르게 된다. 따라서, 상기 리세스 조건을 조절하여 상기 활성영역(A)의 리세스 영역(220a)은 상기 게이트 희생막 패턴(205)이 노출되지 않도록 하며, 상기 트렌치 소자분리막(215)의 리세스 영역(220b)은 리세스된 트렌치 측벽을 통해 상기 제 1 및 제 2 게이트 희생막 패턴들(205,212)이 노출되도록 형성한다.
상기 트렌치 소자분리막(215)의 리세스 영역(220b)을 통해 노출된 상기 제 1 및 제 2 게이트 희생막 패턴들(205,212)을 습식식각을 통해 제거하여 상기 활성영역(A) 내부를 수평으로 관통하는 제 1 및 제 2 게이트 터널들(T1, T2)을 형성한다. 상기 제 1 및 제 2 게이트 터널들(T1, T2) 내부 및 상기 활성영역(A) 상에 콘포말한 게이트 산화막(223)을 형성한다. 상기 게이트 산화막(223)을 갖는 반도체기판에 상기 활성영역(A)을 가로지르는 게이트 패턴(240)을 형성한다. 상기 게이트 패턴(240)은 차례로 적층된 게이트 전극(225a), 게이트 도전막 패턴(230a) 및 마스크 패턴(235a)으로 구성된다. 상기 제 1 및 제 2 게이트 터널들(T1, T2)은 상기 게이트 전극(225a)에 의해 터널 내부가 모두 채워지도록 형성한다. 상기 게이트 전극(225a)은 폴리실리콘막으로 형성할 수 있다. 상기 게이트 도전막 패턴(230a) 및 마스크 패턴(235a)은 각각 실리콘 질화막 및 텅스텐 실리사이드막으로 형성하는 것이 바람직하다.
상기 게이트 패턴(240)을 갖는 반도체기판 상에 콘포말한 스페이서막을 형성할 수 있다. 이어, 상기 스페이서막을 에치백하여 상기 게이트 패턴(240)의 측벽을 덮는 게이트 스페이서(245)를 형성할 수 있다.
상기 게이트 스페이서(245)를 갖는 반도체기판에 불순물 이온을 주입하여 상기 활성영역(A) 내에 고농도 소오스/드레인 영역(250)을 형성한다. 상기 고농도 소오스/드레인 영역(250)은 상기 활성영역(A)의 상부 표면에서부터 상기 제 1 게이트 터널(T1) 깊이까지 수직방향으로 균일한 도핑 프로파일을 갖도록 형성하는 것이 바람직하다. 상기 수직방향으로 균일한 도핑 프로파일은 불순물 이온을 주입할 때 주입 에너지를 달리하여 형성할 수 있다.
상기 공정에 의해 제작된 모스 트랜지스터는 도 10b에 나타낸 바와 같이 다중 채널(C)을 갖는다. 상기 다중 채널(C)은 상기 리세스 영역(220a) 하부에 형성된 리세스 채널(C1), 제 2 게이트 터널(T2) 상, 하부에 형성된 게이트 채널들(C2,C3) 및 제 1 게이트 터널(T1) 상, 하부에 형성된 게이트 채널들(C4,C5)로 구성된다. 따라서, 상기 리세스 채널(C1)에 의해 채널 길이(length)를 증가시킬 수 있으며, 상기 게이트 채널들(C2,C3,C4,C5)에 의해 채널 폭(width)을 증가시킬 수 있게 된다.
따라서, 상기 공정에 의해 제작된 다중 채널(C)을 갖는 모스트랜지스터는 소자의 고집적화에 따른 단채널 효과 및 협채널 효과를 모두 방지할 수 있게 된다. 또한, 게이트 채널 수를 증가시키기 위해서 수직방향으로 게이트 터널들을 더 형성할 수 있다.
도 11a 내지 도 15a는 본 발명의 또 다른 실시예에 따른 다중 채널을 갖는 모스 트랜지스터 제조방법을 설명하기 위한 평면도들이다. 도 11b 내지 도 15b는 각각 도 11a 내지 도 15a의 절단선 X-X' 따라 취해진 단면도들이다. 또한, 도 11c 내지 도 15c는 각각 도 11a 내지 도 15a의 절단선 Y-Y' 따라 취해진 단면도들이다.
도 11a 내지 도 11c를 참조하면, 반도체기판(300) 상에 제 1 게이트 희생막(305)을 형성한다. 상기 제 1 게이트 희생막(305)은 실리콘 및 실리콘 산화막에 대해 습식식각 선택비를 갖는 물질로 형성하는 것이 바람직하다. 상기 제 1 게이트 희생막(305)은 SiN 또는 SiGe 물질로 형성할 수 있다. 상기 제 1 게이트 희생막(305) 상에 층간 비정질 실리콘막(310)을 형성한다. 이어, 상기 층간 비정질 실리콘막(310) 상에 제 2 게이트 희생막(312)을 형성한다. 상기 제 2 게이트 희생막(312)은 상기 제 1 게이트 희생막(305)과 동일한 물질일 수 있다. 상기 제 2 게이트 희생막(312) 상에 층간 비정질 실리콘막을 사이에 두고 여러 층의 게이트 희생 막을 더 형성할 수 도 있다.
도 12a 내지 도 12c를 참조하면, 상기 제 2 게이트 희생막(312) 상에 라인 공간 형태의 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 마스크로 이용하여 건식식각에 의해 상기 제 2 게이트 희생막(312), 층간 비정질 실리콘막(310) 및 제 1 게이트 희생막(305)을 차례로 식각하여 주형 게이트 패턴(313)을 형성한다. 상기 주형 게이트 패턴(313)은 차례로 적층된 제 1 게이트 희생막 패턴(305a), 층간 비정질 실리콘막 패턴(310a) 및 제 2 게이트 희생막 패턴(312a)으로 구성된다.
도 13a 내지 도 13c를 참조하면, 상기 주형 게이트 패턴(313)을 갖는 반도체기판 상에 상부 단결정 실리콘막(315)을 형성한다. 상기 상부 단결정 실리콘막(315)은 실리콘 적층 성장 방법을 이용하여 상기 주형 게이트 패턴(313)을 덮도록 형성할 수 있다.
도 14a 내지 도 14c를 참조하면, 상기 상부 단결정 실리콘막(315)을 갖는 반도체기판을 어닐링(annealing)하여 상기 층간 비정질 실리콘막 패턴(310a)을 단결정화 시켜 층간 단결정 실리콘막 패턴(310b)을 형성할 수 있다. 이어, 상기 상부 단결정 실리콘막(315)을 평탄화시킬 수 있다. 그 결과, 평탄화된 단결정 실리콘막(315a)이 형성된다. 상기 평탄화는 CMP 또는 에치백 공정을 이용할 수 있다.
이어, 도 3a 내지 도 3c에서부터 도 6a 내지 도 6c에 나타낸 바와 동일한 공정을 진행하여 도 10a 내지 10c에서 나타낸 다중 채널을 갖는 모스 트랜지스터를 형성한다.
이와 달리, 도 14a 내지 14c를 형성하는데 있어 다른 방법으로 형성할 수 있다.
도 15a 내지 도 15c를 참조하면, 상기 도 12a 내지 도 12c에서 나타낸 상기 주형 게이트 패턴(313)을 갖는 반도체기판 상에 상부 비정질 실리콘막(314)을 형성할 수 있다. 상기 상부 비정질 실리콘막(314)은 상기 주형 게이트 패턴(313)을 모두 덮도록 형성한다.
이어, 상기 상부 비정질 실리콘막(314)을 갖는 반도체기판을 어닐링(annealing)하여 상기 층간 비정질 실리콘막 패턴(310a) 및 상부 비정질 실리콘막(314)을 단결정화 시켜, 도 14a 내지 도 14b에서 나타낸 바와 같이 층간 단결정 실리콘막 패턴(310b) 및 상부 단결정 실리콘막(315)을 형성할 수 도 있다. 그 후, 상기 상부 단결정 실리콘막(315)을 평탄화시킬 수 있다. 그 결과, 평탄화된 단결정 실리콘막(315a)이 형성된다. 상기 평탄화는 CMP 또는 에치백 공정을 이용할 수 있다.
상기와 같이 이루어진 본 발명에 의하면, 내부에 게이트 희생막 패턴을 갖도록 단결정 실리콘막을 형성한 후, 상기 게이트 희생막 패턴을 제거하여 게이트 터널을 형성하고, 상기 게이트 터널을 게이트 전극막으로 채움으로써 상기 게이트 터널의 상, 하부에 채널을 형성할 수 있게 된다. 따라서, 채널의 폭을 증가시킬 수 있게 된다. 또한 상기 게이트 터널 형성 공정 중에 리세스 채널이 형성되어 채널의 길이를 증가시킬 수 있게 된다. 따라서, 소자의 고집적화에 따른 단채널 효과 및 협채널 효과를 모두 방지할 수 있게 된다.

Claims (30)

  1. 반도체기판 상에 라인 공간 형태의 게이트 희생막 패턴을 형성하고,
    상기 게이트 희생막 패턴을 갖는 반도체기판 상에 단결정 실리콘막을 형성하고,
    상기 단결정 실리콘막을 평탄화 시키고,
    상기 평탄화된 단결정 실리콘막을 갖는 반도체기판 내에 트렌치 소자분리막을 형성하여 활성영역을 한정하고,
    상기 활성영역을 갖는 반도체기판을 상기 활성영역을 가로지르도록 리세스 시키되, 상기 게이트 희생막 패턴이 리세스된 트렌치 측벽을 통해 노출되도록 형성하고,
    상기 게이트 희생막 패턴을 습식식각에 의해 제거하여 게이트 터널을 형성하고,
    상기 반도체기판을 열처리하여 상기 게이트 터널 내부 및 상기 활성영역 상에 콘포말한 게이트 산화막을 형성하고,
    상기 게이트 산화막을 갖는 반도체기판에 게이트 전극막을 형성하되, 상기 게이트 터널이 모두 채워지도록 형성하고,
    상기 게이트 전극막을 패터닝하여 상기 활성영역을 가로지르는 게이트 패턴을 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  2. 제 1항에 있어서,
    상기 게이트 희생막 패턴을 형성하는 것은
    상기 반도체기판 상에 게이트 희생막을 형성하고,
    상기 게이트 희생막 상에 라인 공간 형태의 포토레지스트 패턴을 형성하고,
    상기 포토레지스트 패턴을 마스크로 이용하여 건식식각에 의해 상기 게이트 희생막을 식각하여 게이트 희생막 패턴을 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  3. 제 1항에 있어서,
    상기 게이트 희생막 패턴은 실리콘 및 실리콘 산화막에 대해 습식식각 선택비를 갖는 물질로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  4. 제 3항에 있어서,
    상기 게이트 희생막 패턴은 SiN 또는 SiGe 물질로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  5. 제 1항에 있어서,
    상기 게이트 희생막 패턴을 갖는 반도체기판 상에 단결정 실리콘막을 형성하는 것은
    상기 게이트 희생막 패턴을 갖는 반도체기판 상에 실리콘 적층 성장 방법을 이용하여 단결정 실리콘막을 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  6. 제 1항에 있어서,
    상기 게이트 희생막 패턴을 갖는 반도체기판 상에 단결정 실리콘막을 형성하는 것은
    상기 게이트 희생막 패턴을 갖는 반도체기판 상에 실리콘 적층 성장 방법을 이용하여 하부 단결정 실리콘막을 형성하고,
    상기 하부 단결정 실리콘막을 갖는 반도체기판 상에 상기 게이트 희생막 패턴을 덮도록 비정질 실리콘막을 형성하고,
    상기 비정질 실리콘막을 갖는 반도체기판을 어닐링(annealing)하여 상기 비정질 실리콘막을 단결정화 시키는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  7. 제 1항에 있어서,
    상기 게이트 희생막 패턴을 갖는 반도체기판 상에 단결정 실리콘막을 형성하는 것은
    상기 게이트 희생막 패턴을 갖는 반도체기판 상에 비정질 실리콘막을 형성하고,
    상기 비정질 실리콘막을 갖는 반도체기판을 어닐링(annealing)하여 상기 비정질 실리콘막을 단결정화 시키는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  8. 제 1항에 있어서,
    상기 단결정 실리콘막을 평탄화 시키는 것은
    CMP 또는 에치백 공정을 통해 평탄화시키는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  9. 제 1항에 있어서,
    상기 단결정 실리콘막을 평탄화 시킨 후
    상기 평탄화된 단결정 실리콘막을 갖는 반도체기판 상에 상부 게이트 희생막 패턴 및 상부 단결정 실리콘막을 차례로 형성하고, 상기 상부 단결정 실리콘막을 평탄화시키는 것을 더 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  10. 제 1항에 있어서,
    상기 트렌치 소자분리막의 깊이는 상기 단결정 실리콘막의 깊이 보다 더 깊게 형성되는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  11. 제 1항에 있어서,
    상기 활성영역을 한정한 후,
    상기 반도체기판에 채널이온주입을 실시하여 상기 활성영역 내에 채널도핑영역을 형성하는 것을 더 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  12. 제 1항에 있어서,
    상기 게이트 전극막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  13. 제 1항에 있어서,
    상기 게이트 전극막을 형성한 후,
    상기 게이트 전극막 상에 게이트 도전막 및 마스크막을 차례로 형성하는 것을 더 포함하고,
    상기 마스크막, 게이트 도전막 및 게이트 전극막을 차례로 패터닝하여 상기 활성영역을 가로지르는 게이트 패턴을 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  14. 제 13항에 있어서,
    상기 마스크막 및 상기 게이트 도전막은 각각 실리콘 질화막 및 텅스텐 실리사이드막으로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  15. 제 1항에 있어서,
    상기 게이트 패턴을 형성한 후,
    상기 게이트 패턴을 갖는 반도체기판 상에 콘포말한 스페이서막을 형성하고,
    상기 스페이서막을 에치백하여 상기 게이트 패턴의 측벽들을 덮는 게이트 스페이서를 형성하는 것을 더 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  16. 제 1항에 있어서,
    상기 게이트 패턴을 형성한 후,
    상기 활성영역 내에 불순물 이온을 주입하여 고농도 소오스/드레인 영역을 형성하는 것을 더 포함하되, 상기 고농도 소오스/드레인 영역은 상기 활성영역의 상부표면에서부터 상기 게이트 터널 깊이까지 수직방향으로 균일한 도핑 프로파일을 갖도록 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  17. 반도체기판 상에 적어도 두 층의 게이트 희생막들을 적층하되, 상기 게이트 희생막들 사이에 게이트 비정질 실리콘막을 형성하고,
    상기 게이트 희생막들 및 상기 게이트 비정질 실리콘막을 차례로 패터닝하여 주형 게이트 패턴을 형성하되, 상기 주형 게이트 패턴은 게이트 희생막 패턴들 및 게이트 비정질 실리콘 패턴들로 구성되고,
    상기 주형 게이트 패턴을 갖는 반도체기판 상에 상기 주형 게이트 패턴을 덮도록 단결정 실리콘막을 성장시키고,
    상기 단결정 실리콘막을 갖는 반도체기판을 어닐링(annealing)하여 상기 게이트 비정질 실리콘 패턴들을 단결정화 시키고,
    상기 단결정 실리콘막을 평탄화 시키고,
    상기 평탄화된 단결정 실리콘막을 갖는 반도체기판 내에 트렌치 소자분리막을 형성하여 활성영역을 한정하고,
    상기 활성영역을 갖는 반도체기판을 상기 활성영역을 가로지르도록 리세스 시키되, 상기 게이트 희생막 패턴들이 리세스된 트렌치 측벽을 통해 노출되도록 형성하고,
    상기 게이트 희생막 패턴들을 습식식각에 의해 제거하여 게이트 터널을 형성하고,
    상기 반도체기판을 열처리하여 상기 게이트 터널 내부 및 상기 활성영역 상에 콘포말한 게이트 산화막을 형성하고,
    상기 게이트 산화막을 갖는 반도체기판에 게이트 전극막을 형성하되, 상기 게이트 터널이 모두 채워지도록 형성하고,
    상기 게이트 전극막을 패터닝하여 상기 활성영역을 가로지르는 게이트 패턴을 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  18. 제 17항에 있어서,
    상기 게이트 희생막들은 실리콘 및 실리콘 산화막에 대해 습식식각 선택비를 갖는 물질로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  19. 제 18항에 있어서,
    상기 게이트 희생막들은 SiN 또는 SiGe 물질로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  20. 제 17항에 있어서,
    상기 트렌치 소자분리막의 깊이는 상기 단결정 실리콘막의 깊이 보다 더 깊게 형성되는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  21. 제 17항에 있어서,
    상기 활성영역을 한정한 후,
    상기 반도체기판에 채널이온주입을 실시하여 상기 활성영역 내에 채널도핑영역을 형성하는 것을 더 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  22. 제 17항에 있어서,
    상기 게이트 전극막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  23. 제 17항에 있어서,
    상기 게이트 패턴을 형성한 후,
    상기 활성영역 내에 불순물 이온을 주입하여 고농도 소오스/드레인 영역을 형성하는 것을 더 포함하되, 상기 고농도 소오스/드레인 영역은 상기 활성영역의 상부표면에서부터 상기 게이트 터널 깊이까지 수직방향으로 균일한 도핑 프로파일을 갖도록 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  24. 반도체기판 상에 적어도 두 층의 게이트 희생막들을 적층하되, 상기 게이트 희생막들 사이에 게이트 비정질 실리콘막을 형성하고,
    상기 게이트 희생막들 및 상기 게이트 비정질 실리콘막을 차례로 패터닝하여 주형 게이트 패턴을 형성하되, 상기 주형 게이트 패턴은 게이트 희생막 패턴들 및 게이트 비정질 실리콘 패턴들로 구성되고,
    상기 주형 게이트 패턴을 갖는 반도체기판 상에 상기 주형 게이트 패턴을 덮도록 비정질 실리콘막을 형성하고,
    상기 비정질 실리콘막을 갖는 반도체기판을 어닐링(annealing)하여 상기 비정질 실리콘막 및 상기 게이트 비정질 실리콘 패턴들을 단결정 실리콘막으로 형성하고,
    상기 단결정 실리콘막을 평탄화 시키고,
    상기 평탄화된 단결정 실리콘막을 갖는 반도체기판 내에 트렌치 소자분리막을 형성하여 활성영역을 한정하고,
    상기 활성영역을 갖는 반도체기판을 상기 활성영역을 가로지르도록 리세스 시키되, 상기 게이트 희생막 패턴들이 리세스된 트렌치 측벽을 통해 노출되도록 형성하고,
    상기 게이트 희생막 패턴들을 습식식각에 의해 제거하여 게이트 터널을 형성 하고,
    상기 반도체기판을 열처리하여 상기 게이트 터널 내부 및 상기 활성영역 상에 콘포말한 게이트 산화막을 형성하고,
    상기 게이트 산화막을 갖는 반도체기판에 게이트 전극막을 형성하되, 상기 게이트 터널이 모두 채워지도록 형성하고,
    상기 게이트 전극막을 패터닝하여 상기 활성영역을 가로지르는 게이트 패턴을 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  25. 제 24항에 있어서,
    상기 게이트 희생막들은 실리콘 및 실리콘 산화막에 대해 습식식각 선택비를 갖는 물질로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  26. 제 25항에 있어서,
    상기 게이트 희생막들은 SiN 또는 SiGe 물질로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  27. 제 24항에 있어서,
    상기 트렌치 소자분리막의 깊이는 상기 단결정 실리콘막의 깊이 보다 더 깊게 형성되는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  28. 제 24항에 있어서,
    상기 활성영역을 한정한 후,
    상기 반도체기판에 채널이온주입을 실시하여 상기 활성영역 내에 채널도핑영역을 형성하는 것을 더 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  29. 제 24항에 있어서,
    상기 게이트 전극막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  30. 제 24항에 있어서,
    상기 게이트 패턴을 형성한 후,
    상기 활성영역 내에 불순물 이온을 주입하여 고농도 소오스/드레인 영역을 형성하는 것을 더 포함하되, 상기 고농도 소오스/드레인 영역은 상기 활성영역의 상부표면에서부터 상기 게이트 터널 깊이까지 수직방향으로 균일한 도핑 프로파일을 갖도록 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
KR1020040093289A 2004-11-15 2004-11-15 다중 채널을 갖는 모스 트랜지스터 제조방법 KR100615096B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040093289A KR100615096B1 (ko) 2004-11-15 2004-11-15 다중 채널을 갖는 모스 트랜지스터 제조방법
US11/246,401 US7368348B2 (en) 2004-11-15 2005-10-07 Methods of forming MOS transistors having buried gate electrodes therein

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040093289A KR100615096B1 (ko) 2004-11-15 2004-11-15 다중 채널을 갖는 모스 트랜지스터 제조방법

Publications (2)

Publication Number Publication Date
KR20060054667A true KR20060054667A (ko) 2006-05-23
KR100615096B1 KR100615096B1 (ko) 2006-08-22

Family

ID=36386911

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040093289A KR100615096B1 (ko) 2004-11-15 2004-11-15 다중 채널을 갖는 모스 트랜지스터 제조방법

Country Status (2)

Country Link
US (1) US7368348B2 (ko)
KR (1) KR100615096B1 (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100827529B1 (ko) * 2007-04-17 2008-05-06 주식회사 하이닉스반도체 다중채널을 갖는 반도체 소자 및 그의 제조 방법
US8357578B2 (en) 2009-08-28 2013-01-22 Hynix Semiconductor Inc. Semiconductor device and method for manufacturing the same
US8697502B2 (en) 2012-05-29 2014-04-15 SK Hynix Inc. Method for forming semiconductor device
US8853018B2 (en) 2012-05-17 2014-10-07 SK Hynix Inc. Method of manufacturing semiconductor device having multi-channels
US9905659B2 (en) 2015-02-12 2018-02-27 Samsung Electronics Co., Ltd. Semiconductor device having buried gate structure and method of fabricating the same

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100577562B1 (ko) 2004-02-05 2006-05-08 삼성전자주식회사 핀 트랜지스터 형성방법 및 그에 따른 구조
US7709313B2 (en) * 2005-07-19 2010-05-04 International Business Machines Corporation High performance capacitors in planar back gates CMOS
KR100756808B1 (ko) * 2006-04-14 2007-09-07 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100702315B1 (ko) * 2006-05-10 2007-03-30 주식회사 하이닉스반도체 반도체 소자의 형성 방법
KR100739658B1 (ko) * 2006-07-03 2007-07-13 삼성전자주식회사 반도체 장치의 제조 방법.
KR100945499B1 (ko) * 2006-12-01 2010-03-09 주식회사 하이닉스반도체 상변환 기억 소자의 트랜지스터 및 그의 제조방법
JP5248995B2 (ja) * 2007-11-30 2013-07-31 株式会社半導体エネルギー研究所 光電変換装置の製造方法
KR101061178B1 (ko) * 2008-12-30 2011-09-01 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
EP2325874A1 (en) * 2009-11-23 2011-05-25 Nxp B.V. Method of Forming a Transistor and Semiconductor Device
KR102029923B1 (ko) * 2013-05-31 2019-11-29 에스케이하이닉스 주식회사 반도체 장치 및 그의 제조 방법
KR20180066785A (ko) * 2016-12-09 2018-06-19 삼성전자주식회사 안티-퓨즈 소자 및 그 안티-퓨즈 소자를 포함한 메모리 소자
KR102596497B1 (ko) 2018-11-16 2023-10-30 삼성전자주식회사 반도체 장치 및 그 제조 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3460863B2 (ja) * 1993-09-17 2003-10-27 三菱電機株式会社 半導体装置の製造方法
JP2004006736A (ja) 1993-09-17 2004-01-08 Mitsubishi Electric Corp 半導体装置の製造方法
JPH118390A (ja) 1997-06-18 1999-01-12 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6787424B1 (en) * 2001-02-09 2004-09-07 Advanced Micro Devices, Inc. Fully depleted SOI transistor with elevated source and drain
KR100414217B1 (ko) 2001-04-12 2004-01-07 삼성전자주식회사 게이트 올 어라운드형 트랜지스터를 가진 반도체 장치 및그 형성 방법
KR100481209B1 (ko) * 2002-10-01 2005-04-08 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법
US6936516B1 (en) * 2004-01-12 2005-08-30 Advanced Micro Devices, Inc. Replacement gate strained silicon finFET process

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100827529B1 (ko) * 2007-04-17 2008-05-06 주식회사 하이닉스반도체 다중채널을 갖는 반도체 소자 및 그의 제조 방법
US7719038B2 (en) 2007-04-17 2010-05-18 Hynix Semiconductor Inc. Semiconductor device having multi-channel and method of fabricating the same
US8017479B2 (en) 2007-04-17 2011-09-13 Hynix Semiconductor Inc. Semiconductor device having multi-channel and method of fabricating the same
US8357578B2 (en) 2009-08-28 2013-01-22 Hynix Semiconductor Inc. Semiconductor device and method for manufacturing the same
US8853018B2 (en) 2012-05-17 2014-10-07 SK Hynix Inc. Method of manufacturing semiconductor device having multi-channels
US8697502B2 (en) 2012-05-29 2014-04-15 SK Hynix Inc. Method for forming semiconductor device
US9905659B2 (en) 2015-02-12 2018-02-27 Samsung Electronics Co., Ltd. Semiconductor device having buried gate structure and method of fabricating the same
US10263084B2 (en) 2015-02-12 2019-04-16 Samsung Electronics Co., Ltd. Semiconductor device having buried gate structure and method of fabricating the same
US10886375B2 (en) 2015-02-12 2021-01-05 Samsung Electronics Co., Ltd. Semiconductor device having buried gate structure and method of fabricating the same

Also Published As

Publication number Publication date
US20060105529A1 (en) 2006-05-18
KR100615096B1 (ko) 2006-08-22
US7368348B2 (en) 2008-05-06

Similar Documents

Publication Publication Date Title
US9893190B2 (en) Fin FET and method of fabricating same
KR100618861B1 (ko) 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자 및그 제조 방법
US7368348B2 (en) Methods of forming MOS transistors having buried gate electrodes therein
US7473963B2 (en) Metal oxide semiconductor (MOS) transistors having three dimensional channels
US7394116B2 (en) Semiconductor device including a multi-channel fin field effect transistor including protruding active portions and method of fabricating the same
US8143121B2 (en) DRAM cell with double-gate fin-FET, DRAM cell array and fabrication method thereof
KR100499159B1 (ko) 리세스 채널을 갖는 반도체장치 및 그 제조방법
EP2948982B1 (en) Non-volatile memory cells with enhanced channel region effective width, and method of making same
KR101374335B1 (ko) 국부적으로 두꺼운 유전막을 갖는 리세스 채널트랜지스터의 제조방법 및 관련된 소자
KR102459430B1 (ko) 반도체 소자 및 그 제조방법
KR100668511B1 (ko) 핀 트랜지스터 및 그 제조 방법
US20230363139A1 (en) Semiconductor structure and manufacturing method thereof
KR20070068736A (ko) 매몰절연막 상에 형성된 다중 채널을 갖는 모스트랜지스터를 구비하는 반도체 장치 제조 방법
KR100549005B1 (ko) 선택적 에피성장층을 채택하여 비대칭 소오스/드레인트랜지스터를 제조하는 방법 및 그것에 의해 제조된비대칭 소오스/드레인 트랜지스터
US20080073730A1 (en) Semiconductor device and method for formimg the same
KR100534104B1 (ko) 삼차원 구조의 채널을 구비하는 모스 트랜지스터 및 그제조방법
KR19980028402A (ko) 디램(dram) 셀의 구조 및 그 제조 방법
KR100558007B1 (ko) 트랜지스터 및 그 제조방법
US20040235252A1 (en) Semiconductor device with increased effective channel length and method of manufacturing the same
KR100678456B1 (ko) 리세스드 채널을 갖는 핀구조의 모스 트랜지스터 및 그제조방법
KR20050083305A (ko) 핀 전계효과 트랜지스터의 제조방법
US7652323B2 (en) Semiconductor device having step gates and method of manufacturing the same
KR20080045451A (ko) 리세스 채널을 구비한 모스 트랜지스터를 갖는 반도체소자및 그 제조방법
KR20090002632A (ko) 다면 채널을 갖는 트랜지스터 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120801

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140731

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160801

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180731

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190731

Year of fee payment: 14