CN116264230A - 半导体器件 - Google Patents

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成石铉
朴赞教
吴昇澈
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Abstract

提供了能够改善器件的性能和可靠性的半导体器件。所述半导体器件包括：位于衬底上的第一有源图案，所述第一有源图案包括在第一方向上延伸的第一下部图案和位于该第一下部图案上的第一片图案；位于所述衬底上的第二有源图案，所述第二有源图案包括在第二方向上与所述第一下部图案间隔开的第二下部图案和位于所述第二下部图案上的第二片图案，其中，所述第一下部图案和所述第二下部图案通过鳍沟槽间隔开。

Description

半导体器件
相关申请的交叉引用
本申请要求于2021年12月14日在韩国知识产权局提交的韩国专利申请No.10-2021-0178913的优先权，其内容通过引用整体合并于此。
技术领域
本发明涉及半导体器件，尤其涉及包括多桥沟道场效应晶体管(MBCFETTM)的半导体器件。
背景技术
作为用于增加半导体器件的密度的微缩技术，已经提出了其中在衬底上形成鳍型或纳米线型多沟道有源图案(或硅体)并且在多沟道有源图案的表面上形成栅极的多栅极晶体管。
因为多栅晶体管使用三维(3D)沟道，所以可以促进微缩。另外，可以在不增加多栅极晶体管的栅极长度的情况下改善电流控制能力。另外，可以有效地抑制短沟道效应(SCE)，即，可以有效地抑制沟道区的电位受漏极电压影响的现象。
发明内容
本公开的各方面提供了能够改善性能和可靠性的半导体器件。
然而，本公开的各方面不限于本文阐述的那些方面。通过参考以下给出的本公开的详细描述，本公开的以上和其他方面对于本公开所属领域的普通技术人员将变得更加明显。
根据本公开的一方面，提供了一种半导体器件，所述半导体器件包括：第一有源图案，所述第一有源图案位于衬底上，并且包括在第一方向上延伸的第一下部图案和位于所述第一下部图案上的第一片图案；第二有源图案，所述第二有源图案位于所述衬底上，并且包括在第二方向上与所述第一下部图案间隔开的第二下部图案和位于所述第二下部图案上的第二片图案，其中，所述第一下部图案和所述第二下部图案通过鳍沟槽间隔开；场绝缘膜，所述场绝缘膜设置在所述第一下部图案与所述第二下部图案之间，并且与所述第一下部图案和所述第二下部图案接触；第一栅极结构，所述第一栅极结构位于所述衬底上，并且与所述第一有源图案相交；第二栅极结构，所述第二栅极结构位于所述衬底上，并且与所述第二有源图案相交；以及栅极分隔图案，所述栅极分隔图案设置在所述场绝缘膜上，并且与所述第一栅极结构和所述第二栅极结构接触，其中，所述第一栅极结构包括设置在所述第一有源图案与所述栅极分隔图案之间的第一端子区域，所述第二栅极结构包括设置在所述第二有源图案与所述栅极分隔图案之间的第二端子区域，所述栅极分隔图案与所述第一片图案之间的距离小于所述栅极分隔图案与所述第二片图案之间的距离，并且从所述鳍沟槽的底表面所在的垂直高度到所述第一端子区域的最下部的第一高度大于从所述鳍沟槽的底表面所在的所述垂直高度到所述第二端子区域的最下部的第二高度。
根据本公开的另一方面，提供了一种半导体器件，所述半导体器件包括：第一有源图案，所述第一有源图案位于衬底上，并且包括在第一方向上延伸的第一下部图案和位于所述第一下部图案上的第一片图案；第二有源图案，所述第二有源图案位于所述衬底上，并且包括在第二方向上与所述第一下部图案间隔开的第二下部图案和位于所述第二下部图案上的第二片图案；场绝缘膜，所述场绝缘膜设置在所述第一下部图案与所述第二下部图案之间，并且与所述第一下部图案和所述第二下部图案接触；第一栅极结构，所述第一栅极结构位于所述衬底上，并且与所述第一有源图案相交；第二栅极结构，所述第二栅极结构位于所述衬底上，并且与所述第二有源图案相交；栅极分隔图案，所述栅极分隔图案设置在所述场绝缘膜上，并且包括面向所述第一片图案的第一侧壁和面向所述第二片图案的第二侧壁；以及第一分隔侧壁图案，所述第一分隔侧壁图案设置在所述栅极分隔图案的所述第一侧壁的一部分上，其中，所述第一分隔侧壁图案的上表面低于所述第一片图案的上表面。
根据本公开的又一方面，提供了一种半导体器件，所述半导体器件包括：第一有源图案，所述第一有源图案位于衬底上，并且包括在第一方向上延伸的第一下部图案和位于所述第一下部图案上的第一片图案；第二有源图案，所述第二有源图案位于所述衬底上，并且包括在第二方向上与所述第一下部图案间隔开的第二下部图案和位于所述第二下部图案上的第二片图案；场绝缘膜，所述场绝缘膜设置在所述第一下部图案与所述第二下部图案之间，并且与所述第一下部图案和所述第二下部图案接触；第一栅极结构，所述第一栅极结构位于所述衬底上，与所述第一有源图案相交，并且包括第一栅极绝缘膜和第一栅电极；第二栅极结构，所述第二栅极结构位于所述衬底上，与所述第二有源图案相交，并且包括第二栅极绝缘膜和第二栅电极；以及栅极分隔结构，所述栅极分隔结构设置在所述场绝缘膜上，并且与所述第一片图案和所述第二片图案接触，其中，所述栅极分隔结构包括设置为低于所述第一片图案的上表面的下部和设置为高于所述第一片图案的上表面的上部，所述第一栅极结构和所述第二栅极结构与所述栅极分隔结构的所述上部的侧壁接触，所述第一栅极绝缘膜和所述第二栅极绝缘膜沿着所述栅极分隔结构的所述上部的所述侧壁延伸，并且所述栅极分隔结构的所述上部与所述第一片图案之间的在所述第二方向上的距离小于所述栅极分隔结构的所述上部与所述第二片图案之间的在所述第二方向上的距离。
应当注意，本公开的效果不限于上面描述的那些，并且根据以下描述，本公开的其他效果将是明显的。
附图说明
通过参考附图详细描述本公开的示例性实施例，本公开的以上和其他方面和特征将变得更加明显，其中：
图1是根据本公开的一些实施例的半导体器件的示例性布局图。
图2和图3是沿着图1的线A-A截取的示例性截面图。
图4是沿着图1的线B-B截取的示例性截面图。
图5是根据本公开的一些实施例的半导体器件的截面图。
图6是根据本公开的一些实施例的半导体器件的截面图。
图7是根据本公开的一些实施例的半导体器件的截面图。
图8是根据本公开的一些实施例的半导体器件的截面图。
图9是根据本公开的一些实施例的半导体器件的截面图。
图10是根据本公开的一些实施例的半导体器件的截面图。
图11是根据本公开的一些实施例的半导体器件的截面图。
图12是根据本公开的一些实施例的半导体器件的截面图。
图13是根据本公开的一些实施例的半导体器件的截面图。
图14是根据本公开的一些实施例的半导体器件的电路图。
图15是图14的半导体器件的扩展布局图。
图16是沿着图15的线C-C截取的截面图。
具体实施方式
根据本公开的一些实施例的半导体器件可以包括隧穿场效应晶体管(FET)、三维(3D)晶体管、基于二维(2D)材料的FET及其异质结构。另外，根据本公开的一些实施例的半导体器件可以包括双极结型晶体管和横向扩散金属氧化物半导体(LDMOS)晶体管。
在下文中将参照图1至图4描述根据本公开的一些实施例的半导体器件。
图1是根据本公开的一些实施例的半导体器件的示例性布局图。图2和图3是沿着图1的线A-A截取的示例性截面图。图4是沿着图1的线B-B截取的示例性截面图。
参照图1至图4，根据本公开的一些实施例的半导体器件可以包括形成在衬底100上的第一有源图案AP1、第二有源图案AP2、第一栅极结构115、第二栅极结构215和栅极分隔结构160ST。
衬底100可以是体硅衬底或绝缘体上硅(SOI)衬底。或者，衬底100可以是硅衬底或绝缘体上硅锗(SGOI)，和/或可以包括另一种材料，例如硅锗(SiGe)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓，但是本公开不限于此。
第一有源图案AP1和第二有源图案AP2可以设置在衬底100上。第一有源图案AP1和第二有源图案AP2可以在第一方向DR1上延伸。第一有源图案AP1和第二有源图案AP2可以在第二方向DR2上彼此相邻。第一有源图案AP1和第二有源图案AP2可以设置为在第二方向DR2上彼此间隔开。例如，第一方向DR1可以与第二方向DR2正交。
例如，第一有源图案AP1和第二有源图案AP2中的一者可以是形成P型金属氧化物半导体(PMOS)的区域，而另一个有源图案可以是形成N型金属氧化物半导体(NMOS)的区域。第一有源图案AP1和第二有源图案AP2中的一者可以包括PMOS的沟道区，而另一个有源图案可以包括NMOS的沟道区。在另一示例中，第一有源图案AP1和第二有源图案AP2中的每一者可以是形成PMOS的区域。在又一示例中，第一有源图案AP1和第二有源图案AP2中的每一者可以是形成NMOS的区域。
例如，第一有源图案AP1和第二有源图案AP2可以是包括在静态随机存取存储器(SRAM)区域中的有源区域。在另一示例中，第一有源图案AP1和第二有源图案AP2可以是包括在逻辑区域中的有源区域。
第一有源图案AP1可以包括第一下部图案BP1和多个第一片图案NS1。第二有源图案AP2可以包括第二下部图案BP2和多个第二片图案NS2。
第一下部图案BP1和第二下部图案BP2中的每一者可以从衬底100突出。第一下部图案BP1和第二下部图案BP2中的每一者可以在第一方向DR1上延伸。第一下部图案BP1和第二下部图案BP2中的每一者可以具有鳍型图案形状。
第一下部图案BP1可以在第二方向DR2上与第二下部图案BP2间隔开。第一下部图案BP1和第二下部图案BP2可以通过在第一方向DR1上延伸的鳍沟槽FT隔开。
多个第一片图案NS1可以设置在第一下部图案BP1上。多个第一片图案NS1可以在第三方向DR3上与第一下部图案BP1间隔开。
多个第二片图案NS2可以设置在第二下部图案BP2上。多个第二片图案NS2可以在第三方向D3上与第二下部图案BP2间隔开。
第一片图案NS1可以在第三方向DR3上顺序地布置。每个第一片图案NS1可以在第三方向DR3上与其他第一片图案NS1间隔开。第二片图案NS2可以在第三方向DR3上顺序地布置。每个第二片图案NS2可以在第三方向DR3上与其他第二片图案NS2间隔开。这里，第三方向DR3可以与第一方向DR1和第二方向DR2正交。例如，第三方向DR3可以是衬底100的厚度方向。
每个第一片图案NS1可以包括上表面。在以下描述中，上表面NS1_US可以是最上面的第一片图案NS1的上表面。此外，上表面NS1_US可以是第一有源图案AP1的上表面。类似地，上表面NS2_US可以是最上面的第二片图案NS2的上表面。
为了便于描述，这里可以使用诸如“下面”、“之下”、“下部”、“上方”、“上部”等的空间相对术语来描述位置关系。应当理解，除了图中所示的方向之外，空间相对术语还包括装置的不同方向。
图2和图3示出了三个第一片图案NS1在第三方向DR3上布置以及三个第二片图案NS2在第三方向D3上布置，但是本公开不限于此。
第一下部图案BP1和第二下部图案BP2中的每一者可以通过蚀刻衬底100的一部分来获得，并且可以包括从衬底100生长的外延层。第一下部图案BP1和第二下部图案BP2中的每一者可以包括作为元素半导体材料的硅(Si)或锗(Ge)。在某些实施例中，第一下部图案BP1和第二下部图案BP2中的每一者可以包括化合物半导体，例如IV-IV族化合物半导体或III-V族化合物半导体。
IV-IV族化合物半导体可以是例如包括Si、Ge和锡(Sn)中的至少两种的二元或三元化合物，或者是通过用IV族元素掺杂二元或三元化合物获得的化合物。
III-V族化合物半导体可以是例如通过组合作为III族元素的铝(Al)、镓(Ga)和铟(In)中的至少一种以及作为V族元素的磷(P)、砷(As)和锑(Sb)中的一种而获得的二元、三元或四元化合物。
第一片图案NS1可以包括元素半导体材料(例如，Si或Ge)、IV-IV族化合物半导体和III-V族化合物半导体中的一种。第二片图案NS2可以包括元素半导体材料(例如，Si或Ge)、IV-IV族化合物半导体和III-V族化合物半导体中的一种。
第一片图案NS1在第二方向DR2上的宽度可以与第一下部图案BP1在第二方向DR2上的宽度成比例地增大或减小。第二片图案NS2在第二方向DR2上的宽度可以与第二下部图案BP2在第二方向DR2上的宽度成比例地增大或减小。
场绝缘膜105可以形成在衬底100上。场绝缘膜105可以填充鳍沟槽FT的至少一部分。
场绝缘膜105可以设置在第一有源图案AP1与第二有源图案AP2之间的衬底100上。场绝缘膜105可以与第一有源图案AP1和第二有源图案AP2接触。
应当理解，当一个元件被称为与另一个元件“连接”或“耦接”或在另一个元件“上”时，其可以与另一个元件直接地连接或耦接或直接在另一个元件上，或者可以存在中间元件。相反，当一个元件被称为与另一个元件“直接连接”或“直接耦接”，或者被称为“接触”另一个元件或与另一个元件“接触”时，在接触点处不存在中间元件。
场绝缘膜105可以与第一有源图案AP1和第二有源图案AP2接触，这意味着在第一有源图案AP1与第二有源图案AP2之间没有用作晶体管的沟道区的有源图案。
场绝缘膜105可以设置在第一下部图案BP1与第二下部图案BP2之间。场绝缘膜105可以与第一下部图案BP1和第二下部图案BP2接触。
例如，场绝缘膜105可以大致覆盖限定鳍沟槽FT的第一下部图案BP1的侧壁BP1_SW和第二下部图案BP2的侧壁BP2_SW。场绝缘膜105可以不覆盖第一下部图案BP1_US的上表面和第二下部图案BP2_US的上表面。例如，场绝缘膜105可以暴露第一下部图案BP1_US的顶表面和第二下部图案BP2_US的顶表面。
第一片图案NS1和第二片图案NS2中的每一者可以定位成高于场绝缘膜105的上表面(例如，最上表面/顶表面)。场绝缘膜105可以包括或者可以是例如氧化物膜、氮化物膜、氮氧化物膜或它们的组合。
第一栅极结构115可以设置在衬底100上。第一栅极结构115可以设置在场绝缘膜105上。第一栅极结构115可以设置在第一有源图案AP1上，并且可以与第一有源图案AP1相交。
第一栅极结构115可以设置在第一下部图案BP1上。第一栅极结构115可以与第一下部图案BP1相交。第一栅极结构115可以围绕第一片图案NS1。
当作为示例描述多个第一片图案NS1之中的一个第一片图案NS1时，“第一栅极结构115可以围绕第一片图案NS1”意味着第一栅极结构115可以围绕第一片图案NS1的整个周围，例如，在如图4所示的截面图中。
第二栅极结构215可以设置在衬底100上。第二栅极结构215可以设置在场绝缘膜105上。第二栅极结构215可以设置在第二有源图案AP2上，并且可以与第二有源图案AP2相交。
第二栅极结构215可以设置在第二下部图案BP2上。第二栅极结构215可以与第二下部图案BP2相交。第二栅极结构215可以围绕第二片图案NS2。
第一栅极结构115可以包括第一栅电极120和第一栅极绝缘膜130。第二栅极结构215可以包括第二栅电极220和第二栅极绝缘膜230。
第一栅极绝缘膜130可以设置在第一有源图案AP1上。第一栅极绝缘膜130可以沿着场绝缘膜105的上表面和第一下部图案BP1的上表面BP1_US延伸和/或接触场绝缘膜105的上表面和第一下部图案BP1的上表面BP1_US。
第一栅极绝缘膜130可以分别设置在第一片图案NS1上。第一栅极绝缘膜130可以分别围绕第一片图案NS1。例如，在截面图中，第一栅极绝缘膜130可以沿着第一片图案NS1的整个周围设置。
第二栅极绝缘膜230可以设置在第二有源图案AP2上。第二栅极绝缘膜230可以沿着场绝缘膜105的上表面和第二下部图案BP2的上表面BP2_US延伸和/或接触场绝缘膜105的上表面和第二下部图案BP2的上表面BP2_US。
第二栅极绝缘膜230可以分别设置在片图案NS2上。第二栅极绝缘膜230可以分别围绕第二片图案NS2。例如，在截面图中，第二栅极绝缘膜230可以沿着第二片图案NS2的整个周围设置。
第一栅极绝缘膜130和第二栅极绝缘膜230可以包括氧化硅、氮氧化硅、氮化硅或介电常数大于氧化硅的高k材料，或者由氧化硅、氮氧化硅、氮化硅或介电常数大于氧化硅的高k材料形成。高k材料可以包括或者可以是例如氮化硼、氧化铪、氧化硅铪、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌中的一种。
图2至图4示出了第一栅极绝缘膜130和第二栅极绝缘膜230是单层膜，但是本公开不限于此。例如，每个第一栅极绝缘膜130可以是包括界面膜和位于界面膜上的高k绝缘膜的多层膜，并且每个第二栅极绝缘膜230可以是包括界面膜和位于界面膜上的高k绝缘膜的多层膜。
根据本公开的一些实施例的半导体器件可以包括使用负电容器的负电容(NC)FET。例如，第一栅极绝缘膜130和第二栅极绝缘膜230可以包括具有铁电性质的铁电材料膜和具有顺电性质的顺电材料膜。
铁电材料膜可以具有负电容，并且顺电材料膜可以具有正电容。例如，如果两个或更多个电容器串联连接并且具有正电容，则这两个或更多个电容器的总电容可能低于这两个或更多个电容器中的每一者的电容。相反，如果两个或多个电容器中的至少一者具有负电容，则这两个或多个电容器的总电容可以具有正值，并且可以大于这两个或多个电容器中的每一者的电容的绝对值。
如果具有负电容的铁电材料膜和具有正电容的顺电材料膜串联连接，则铁电材料膜和顺电材料膜的总电容会增加。因此，具有铁电材料膜的晶体管在室温下可以具有小于60mV/decade的亚阈值摆幅(SS)。
铁电材料膜可以具有铁电特性。铁电材料膜可以包括例如氧化铪、氧化锆铪、氧化钡锶钛、氧化钡钛和氧化铅锆钛中的至少一种。例如，氧化铪锆可以是通过用锆(Zr)掺杂氧化铪获得的材料。在另一示例中，氧化铪锆可以是铪(Hf)、Zr和氧(O)的化合物。
铁电材料膜可以进一步包括掺杂剂。例如，掺杂剂可以包括Al、Ti、Nb、镧(La)、钇(Y)、镁(Mg)、硅、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗、钪(Sc)、锶(Sr)和锡(Sn)中的至少一种。掺杂剂的类型可以根据铁电材料膜的材料类型而变化。
如果铁电材料膜包括氧化铪，则铁电材料膜的掺杂剂可以包括例如Gd、Si、Zr、Al和Y中的至少一种。
如果铁电材料膜的掺杂剂是Al，则铁电材料膜可以包括3原子％(at％)至8at％的Al。这里，铁电材料膜中的掺杂剂的比率可以是在铁电材料膜中Hf和Al的量之和与Al的量的比率。
如果铁电材料膜的掺杂剂是Si，则铁电材料膜可以包括2at％至10at％的Si。如果铁电材料膜的掺杂剂是Y，则铁电材料膜可以包括2at％至10at％的Y。如果铁电材料膜的掺杂剂是Gd，则铁电材料膜可以包括1at％至7at％的Gd。如果铁电材料膜的掺杂剂是Zr，则铁电材料膜可以包括50at％至80at％的Zr。
顺电材料膜可以包括顺电特性。顺电材料膜可以包括例如氧化硅和高k金属氧化物中的至少一种。高k金属氧化物可以包括例如氧化铪、氧化锆和氧化铝中的至少一种，但是本公开不限于此。
铁电材料膜和顺电材料膜可以包括相同的材料。铁电材料膜可以具有铁电特性，但是顺电材料膜可以不具有铁电特性。例如，如果铁电材料膜和顺电材料膜包括氧化铪，则包括在铁电材料膜中的氧化铪可以具有与包括在顺电材料膜中的氧化铪不同的晶体结构。
铁电材料膜可以足够厚以展现铁电特性。铁电材料膜可以具有例如0.5nm至10nm的厚度，但是本公开不限于此。可以展现出铁电特性的临界厚度可以根据铁电材料的类型而变化，因此，铁电材料膜的厚度可以根据包括在铁电材料膜中的铁电材料的类型而变化。
例如，第一栅极绝缘膜130和第二栅极绝缘膜230中的每一者可以包括一个铁电材料膜。在另一示例中，第一栅极绝缘膜130和第二栅极绝缘膜230均可以包括彼此间隔开的多个铁电材料膜。第一栅极绝缘膜130和第二栅极绝缘膜230均可以具有多个铁电材料膜和多个顺电材料膜交替地堆叠的结构。
第一栅电极120设置在第一有源图案AP1上。第一栅电极120设置在第一栅极绝缘膜130上。
第一栅电极120可以围绕第一片图案NS1。例如，在截面图中，第一栅电极120可以围绕第一片图案NS1的整个周围。
第二栅电极220设置在第二有源图案AP2上。第二栅电极220设置在第二栅极绝缘膜230上。
第二栅电极220可以围绕第二片图案NS2。例如，在截面图中，第二栅电极220可以围绕第二片图案NS2的整个周围。
第一栅电极120和第二栅电极220包括金属、金属合金、导电金属氮化物、金属硅化物、掺杂半导体材料、导电金属氧化物和导电金属氮氧化物中的至少一种。第一栅电极120和第二栅电极220均可以包括例如氮化钛(TiN)、碳化钽(TaC)、氮化钽(TaN)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)、氮化钽钛(TaTiN)、氮化钛铝(TiAlN)、氮化钽铝(TaAlN)、氮化钨(WN)、钌(Ru)、钛铝(TiAl)、碳氮化钛铝(TiAlC-N)、碳化钛铝(TiAlC)、碳化钛(TiC)、碳氮化钽(TaCN)、钨(W)、Al、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、氮化铌(NbN)、碳化铌(NbC)、钼(Mo)、氮化钼(MoN)、碳化钼(MoC)、碳化钨(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)、钒(V)和它们的组合中的至少一种，但是本公开不限于此。这里，导电金属氧化物和导电金属氮氧化物可以包括前述材料的氧化物，但是本公开不限于此。
源极/漏极图案150可以设置在第一下部图案BP1上。源极/漏极图案150可以设置在第一栅极结构115的至少一侧。源极/漏极图案150可以与第一片图案NS1连接(例如，直接地连接)。
源极/漏极图案150可以被包括在使用第一片图案NS1作为沟道区的晶体管的源极/漏极中，或者可以是使用第一片图案NS1作为沟道区的晶体管的源极/漏极。
尽管未具体地示出，但是与第二片图案NS2连接(例如，直接地连接)的源极/漏极图案可以设置在第二下部图案BP2上。
栅极间隔物140可以设置在第一栅极结构115的侧壁上。栅极间隔物140可以在第二方向DR2上延伸。栅极间隔物140可以设置在第一下部图案BP1上。
参考图2，栅极间隔物140可以包括外部间隔物141和内部间隔物142。内部间隔物142可以设置在沿第三方向DR3彼此相邻的两个第一片图案NS1之间。例如，内部间隔物142可以与第一片图案NS1垂直地交叠。第一栅极结构115的位于两个第一片图案NS1之间的部分可以不与源极/漏极图案150接触。第一栅极结构115的位于两个第一片图案NS1之间的部分可以与内部间隔物142接触。例如，内部间隔物142可以设置在第一栅极结构115与源极/漏极图案150之间。例如，内部间隔物142可以在第一方向DR1(水平方向)上与第一栅极结构115和源极/漏极图案150交叠。
参考图3，栅极间隔物140可以不包括内部间隔物142，并且可以仅包括外部间隔物141。第一栅极结构115的位于两个第一片图案NS1之间的部分可以与源极/漏极图案150接触。
外部间隔物141和内部间隔物142可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氧化硅(SiOCN)、硼氮化硅(SiBN)、硼氮氧化硅(SiOBN)、碳氧化硅(SiOC)和它们的组合中的至少一种。
尽管未具体地示出，但是第二有源图案AP2可以沿着第一方向DR1(例如，在垂直于第二方向DR2的平面中)具有与图2或图3中示出的截面图相同或相似的截面图。
第一栅极覆盖图案145可以设置在第一栅极结构115上。第一栅极覆盖图案145可以沿着第一栅电极120的上表面120US延伸和/或接触第一栅电极120的上表面120US。
第二栅极覆盖图案245可以设置在第二栅极结构215上。第二栅极覆盖图案245可以沿着第二栅电极220的上表面220US延伸和/或接触第二栅电极220的上表面220US。
第一栅极覆盖图案145可以设置在栅极间隔物140上。第一栅极覆盖图案145的上表面145US可以位于与层间绝缘膜190的上表面相同的平面上。或者，第一栅极覆盖图案145可以设置在栅极间隔物140之间。例如，第一栅极覆盖图案145可以与栅极间隔物140水平地交叠。
第一栅极覆盖图案145和第二栅极覆盖图案245可以包括例如氮化硅、氮氧化硅、碳氮化硅(SiCN)、SiOCN和它们的组合中的至少一种或由氮化硅、氮氧化硅、碳氮化硅(SiCN)、SiOCN和它们的组合中的至少一种形成。第一栅极覆盖图案145和第二栅极覆盖图案245可以包括相对于层间绝缘膜190具有蚀刻选择性的材料或者由相对于层间绝缘膜190具有蚀刻选择性的材料形成。
栅极分隔结构160ST设置在第一栅极结构115与第二栅极结构215之间。栅极分隔结构160ST设置在场绝缘膜105上。
栅极分隔结构160ST将第一栅极结构115和第二栅极结构215彼此隔开并且电绝缘。栅极分隔结构160ST与第一栅极结构115和第二栅极结构215接触。
栅极分隔结构160ST包括上部160ST_UP和下部160ST_LP。上部160ST_UP设置在下部160ST_LP上。上部160ST_UP与下部160ST_LP直接连接。
基于第一片图案NS1的上表面NS1_US和/或第二片图案NS2的上表面NS2_US，栅极分隔结构160ST可以被分成上部160ST_UP和下部160ST_LP。例如，最上面的第一片图案NS1的上表面NS1_US和/或最上面的第二片图案NS2的上表面NS2_US的垂直高度可以是将栅极分隔结构160ST分成上部160ST_UP和下部160ST_LP的基准/参考高度。上部160ST_UP可以设置为高于第一片图案NS1的上表面NS1_US和/或第二片图案NS2的上表面NS2_US。上部160ST_UP可以突出超过第一片图案NS1的上表面NS1_US和/或第二片图案NS2的上表面NS2_US。下部160ST_LP可以设置为低于第一片图案NS1的上表面NS1_US和/或第二片图案NS2的上表面NS2_US。
栅极分隔结构160ST包括栅极分隔图案160。栅极分隔图案160包括第一侧壁160_SW1和第二侧壁160_SW2。栅极分隔图案160的第一侧壁160_SW1可以在第二方向DR2上与栅极分隔图案160的第二侧壁160_SW2相反。例如，栅极分隔图案160的第一侧壁160_SW1可以在第二方向DR2上与栅极分隔图案160的第二侧壁160_SW2相对。
栅极分隔图案160的第一侧壁160_SW1面向第一片图案NS1。栅极分隔图案160的第二侧壁160_SW2面向第二片图案NS2。
栅极分隔图案160的上表面160US是栅极分隔结构160ST的上表面。上表面160US可以位于与第一栅极覆盖图案145的上表面145US和第二栅极覆盖图案245的上表面245US相同的平面上。
栅极分隔结构160ST的侧壁可以是栅极分隔图案160的第一侧壁160_SW1和第二侧壁160_SW2。栅极分隔结构160ST的上部160ST_UP的第一侧壁可以是栅极分隔图案160的第一侧壁160_SW1的一部分。栅极分隔结构160ST的上部160ST_UP的第二侧壁可以是栅极分隔图案160的第二侧壁160_SW2的一部分。
栅极分隔图案160在第三方向DR3上不与第一片图案NS1交叠。栅极分隔图案160不在第三方向DR3上隔开第二片图案NS2。
栅极分隔图案160可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)、硼氮化硅(SiBN)、硼氮氧化硅(SiOBN)、碳氧化硅(SiOC)、氧化铝(AlO)和它们的组合中的至少一种，或者由氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)、硼氮化硅(SiBN)、硼氮氧化硅(SiOBN)、碳氧化硅(SiOC)、氧化铝(AlO)和它们的组合中的至少一种形成。栅极分隔图案160被示出为单层膜，但是本公开不限于此。
栅极分隔图案160与第一片图案NS1之间的第一距离L1可以小于栅极分隔图案160与第二片图案NS2之间的第二距离L2。栅极分隔图案160可以比第二片图案NS2更靠近第一片图案NS1。
例如，第一距离L1可以是多个第一片图案NS1之中的设置在最上面的第一片图案NS1与栅极分隔图案160之间的距离。例如，第二距离L2可以是多个第二片图案NS2之中的设置在最上面的第二片图案NS2与栅极分隔图案160之间的距离。
第一距离L1可以是栅极分隔结构160ST的上部160ST_UP与第一片图案NS1之间的距离。具体地，第一距离L1可以是从栅极分隔结构160ST的上部160ST_UP的第一侧壁到多个第一片图案NS1之中的设置在最上面的第一片图案NS1的距离。第二距离L2可以是栅极分隔结构160ST的上部160ST_UP与第二片图案NS2之间的距离。具体地，第二距离L2可以是从栅极分隔结构160ST的上部160ST_UP的第二侧壁到多个第二片图案NS2之中的设置在最上面的第二片图案NS2的距离。可以在第二方向DR2上测量距离L1和L2。
第一栅极结构115包括第一端子区域115_EP和第一延伸区域115_EX。第一端子区域115_EP设置在第一有源图案AP1与栅极分隔图案160之间。
基于最上面的第一片图案NS1，第一栅极结构115可以被分成第一栅极结构115的第一端子区域115_EP和第一栅极结构115的第一延伸区域115_EX。例如，最上面的第一片图案NS1在第二方向DR2上面向和/或最靠近栅极分隔图案160的端点可以是基准点/参考点，以将第一栅极结构115在第二方向DR2上分成第一端子区域115_EP和第一延伸区域115_EX。
第二栅极结构215包括第二端子区域215_EP和第二延伸区域215_EX。第二端子区域215_EP设置在第二有源图案AP2与栅极分隔图案160之间。
基于最上面的第二片图案NS2，第二栅极结构215可以被分成第二栅极结构215的第二端子区域215_EP和第二栅极结构215的第二延伸区域215_EX。例如，最上面的第二片图案NS2在第二方向DR2上面向和/或最靠近栅极分隔图案160的端点可以是基准点/参考点，以将第二栅极结构215在第二方向DR2上分成第二端子区域215_EP和第二延伸区域215_EX。
从鳍沟槽FT的底表面所在的垂直高度到第一端子区域115_EP的最下部的第一高度H1可以大于从鳍沟槽FT的底表面所在的垂直高度到第二端子区域215_EP的最下部的第二高度H2。
在根据一些实施例的半导体器件中，从鳍沟槽FT的底表面所在的垂直高度到第一端子区域115_EP的最下部的第一高度H1可以小于从鳍沟槽FT的底表面所在的垂直高度到第一下部图案BP1的上表面BP1_US的第三高度H3。第二高度H2可以小于从鳍沟槽FT的底表面到第一下部图案BP1的上表面BP1_US的第三高度H3。例如，高度H1、H2和H3可以是在第三方向DR3上的距离。
第一栅极绝缘膜130可以沿着栅极分隔图案160的第一侧壁160_SW1延伸和/或与栅极分隔图案160的第一侧壁160_SW1接触。第二栅极绝缘膜230可以沿着栅极分隔图案160的第二侧壁160_SW2延伸和/或与栅极分隔图案160的第二侧壁160_SW2接触。
第一栅极绝缘膜130没有设置在栅极分隔图案160与第一栅极覆盖图案145之间。例如，栅极分隔图案160可以与第一栅极覆盖图案145接触。第二栅极绝缘膜230没有设置在栅极分隔图案160与第二栅极覆盖图案245之间。例如，栅极分隔图案160可以与第二栅极覆盖图案245接触。
例如，第二栅电极220的上表面220US可以包括升高区域220US_CL。在第二栅电极220的升高区域220US_CL中，第二栅电极220的上表面220US可以在从栅极分隔图案160的第二侧壁160_SW2远离的方向上逐渐降低。例如，第二栅电极220的上表面220US可以在接近栅极分隔图案160的第二侧壁160_SW2的方向上逐渐上升。第二栅电极220的升高区域220US_CL设置在第二栅结构215与栅极分隔图案160之间的边界附近。
与第二栅电极220的上表面220US类似，第一栅电极120的上表面120US可以包括升高区域。例如，第一栅电极120的上表面220US可以在接近栅极分隔图案160的第一侧壁160_SW1的方向上逐渐上升。
层间绝缘膜190可以设置在源极/漏极图案150上。层间绝缘膜190可以包括例如氧化硅、氮化硅、氮氧化硅、可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、未掺杂硅酸盐玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、等离子体增强原硅酸四乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、碳掺杂氧化硅(CDO)、干凝胶、气凝胶、无定形氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合材料或它们的组合，或者层间绝缘膜190可以由例如氧化硅、氮化硅、氮氧化硅、可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、未掺杂硅酸盐玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、等离子体增强原硅酸四乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、碳掺杂氧化硅(CDO)、干凝胶、气凝胶、无定形氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合材料或它们的组合形成，但是本公开不限于此。
源极/漏极接触180设置在源极/漏极图案150上。源极/漏极接触180与源极/漏极图案150电连接。
如这里所使用的，被描述为“电连接”的组件被配置成使得电信号可以从一个组件传送到另一组件(尽管这种电信号在传送时强度可能衰减，并且可以选择性地传送)。
源极/漏极接触180可以包括接触阻挡膜181和接触填充膜182或者由接触阻挡膜181和接触填充膜182形成。可以进一步在源极/漏极接触180与源极/漏极图案150之间设置金属硅化物膜155。
接触阻挡膜181可以包括例如钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钌(Ru)、钴(Co)、镍(Ni)、镍硼(NiB)、钨(W)、氮化钨(WN)、碳氮化钨(WCN)、Zr、氮化锆(ZrN)、钒(V)、氮化钒(VN)、铌(Nb)、氮化铌(NbN)、铂(Pt)、铱(Ir)、铑(Rh)和2D材料中的至少一种，或者由例如钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钌(Ru)、钴(Co)、镍(Ni)、镍硼(NiB)、钨(W)、氮化钨(WN)、碳氮化钨(WCN)、Zr、氮化锆(ZrN)、钒(V)、氮化钒(VN)、铌(Nb)、氮化铌(NbN)、铂(Pt)、铱(Ir)、铑(Rh)和2D材料中的至少一种形成。2D材料可以是金属材料和/或半导体材料。2D材料可以包括2D同素异形体或2D化合物，例如石墨烯、二硫化钼(MoS2)、二硒化钼(MoSe2)、二硒化钨(WSe2)和二硫化钨(WS2)中的至少一种，但是本公开不限于此。或者，接触填充膜182可以包括铝(Al)、钨(W)、钴(Co)、钌(Ru)、银(Ag)、金(Au)、锰(Mn)和Mo中的至少一种。金属硅化物膜155可以包括金属硅化物或者由金属硅化物形成。
与图2和图3所示的实施例不同，在某些实施例中，源极/漏极接触180可以不包括接触阻挡膜181。
图5是根据本公开的一些实施例的半导体器件的截面图。图6是根据本公开的一些实施例的半导体器件的截面图。图7是根据本公开的一些实施例的半导体器件的截面图。在下文中将主要侧重于与图1至图4的实施例的区别来描述图5至图7的实施例。
参考图5，第一栅极绝缘膜130不沿着栅极分隔图案160的第一侧壁160_SW1延伸，并且第二栅极绝缘膜230不沿着栅极分隔图案160的第二侧壁160_SW2延伸。
第一栅电极120可以与栅极分隔图案160的第一侧壁160_SW1接触。第二栅电极220可以与栅极分隔图案160的第二侧壁160_SW2接触。
第二栅电极220的上表面220US可以不包括升高区域(参见图4的“220US_CL”)。第一栅电极120的上表面120US可以不包括升高区域。
参照图6，场绝缘膜105可以包括场衬垫105a和位于场衬垫105a上的场填充膜105b。
场衬垫105a可以沿着鳍沟槽FT的侧壁和底表面延伸和/或与鳍沟槽FT的侧壁和底表面接触。场填充膜105b可以填充其中形成有场衬垫105a的鳍沟槽FT。
参考图7，在根据一些实施例的半导体器件中，场绝缘膜105可以覆盖限定鳍沟槽FT的第一下部图案BP1的侧壁BP1_SW的一部分和/或限定鳍沟槽FT的第二下部图案BP2的侧壁BP2_SW的一部分。
第一下部图案BP1的侧壁BP1_SW的另一部分和/或第二下部图案BP2的侧壁BP2_SW的另一部分可以在第三方向DR3上突出到场绝缘膜105的上表面之外。例如，第一下部图案BP1的最上部和/或第二下部图案BP2的最上部可以处于比场绝缘膜105的最上部高的垂直高度处。
第一栅极绝缘膜130可以沿着第一下部图案BP1的侧壁BP1_SW的其余部分(另一部分)延伸。第一栅极绝缘膜130可以与第一下部图案BP1的侧壁BP1_SW的其余部分接触。
第二栅极绝缘膜230可以沿着第二下部图案BP2的侧壁BP2_SW的其余部分(另一部分)延伸。第二栅极绝缘膜230可以与第二下部图案BP2的侧壁BP2_SW的其余部分接触。
图8是根据本公开的一些实施例的半导体器件的截面图。在下文中将主要侧重于与图1至图4的实施例的区别来描述图8的实施例。
参考图8，在根据一些实施例的半导体器件中，栅极分隔结构160ST可以包括栅极分隔图案160和第一分隔侧壁图案161。
第一分隔侧壁图案161可以设置在栅极分隔图案160与第一片图案NS1之间。第一分隔侧壁图案161可以从栅极分隔图案160向第一片图案NS1突出。
第一分隔侧壁图案161可以覆盖栅极分隔图案160的第一侧壁160_SW1的一部分。第一分隔侧壁图案161可以设置在栅极分隔图案160的第一侧壁160_SW1的一部分上。
例如，第一分隔侧壁图案161可以与场绝缘膜105接触。第一分隔侧壁图案161可以与第一片图案NS1接触。栅极分隔结构160ST可以与第一片图案NS1接触。
栅极分隔结构160的下部160ST_LP可以包括第一分隔侧壁图案161。栅极分隔结构160的上部160ST_UP可以不包括第一分隔侧壁图案161。
例如，考虑到距鳍沟槽FT的底表面所在的垂直高度的高度，第一分隔侧壁图案161的上表面161US可以高于第一下部图案BP1的上表面BP1_US。例如，考虑到距第一下部图案BP1的上表面BP1_US的垂直高度的高度，第一分隔侧壁图案161的上表面161US可以低于最上面的第一片图案NS1的上表面NS1_US。
第一栅极结构115覆盖第一分隔侧壁图案161的上表面161US。第一栅极结构115与第一分隔侧壁图案161的上表面161US接触。
第一栅极结构115的一部分设置在第一分隔侧壁图案161上。第一栅极结构115的第一端子区域115_EP可以设置在第一分隔侧壁图案161的上表面161US上。
第一栅极结构115与栅极分隔结构160的上部160ST_UP接触。第一栅极结构115可以与栅极分隔图案160的第一侧壁160_SW1(即，栅极分隔结构160的上部160ST_UP的第一侧壁)的一部分接触。
第一栅极绝缘膜130沿着第一分隔侧壁图案161的上表面161US延伸。第一栅极绝缘膜130沿着栅极分隔图案160的第一侧壁160_SW1(例如，栅极分隔结构160的上部160ST_UP的第一侧壁)的一部分延伸。
第一分隔侧壁图案161可以包括面向第一片图案NS1的第一侧壁和面向栅极分隔图案160的第二侧壁。第一分隔侧壁图案161的第一侧壁可以包括面向第一片图案NS1的第一部分和在沿第三方向DR3彼此相邻的两个第一片图案NS1之间的第二部分。例如，第一分隔侧壁图案161的第一部分和第二部分可以在第三方向DR3上交替地设置。第一栅极绝缘膜130沿着第一分隔侧壁图案161的第一侧壁的第二部分延伸和/或与第一分隔侧壁图案161的第一侧壁的第二部分接触。
在根据图8所示的实施例的半导体器件中，从鳍沟槽FT的底表面所在的垂直高度到第一端子区域115_EP的最下部的第一高度H1可以大于从鳍沟槽FT的底表面所在的垂直高度到第一下部图案BP1的上表面BP1_US的第三高度H3。然而，从鳍沟槽FT的底表面所在的垂直高度到第二端子区域215_EP的最下部的第二高度H2可以低于从鳍沟槽FT的底表面所在的垂直高度到第一下部图案BP1的上表面BP1_US的第三高度H3。
从鳍沟槽FT的底表面所在的垂直高度到第一端子区域115_EP的最下部的第一高度H1可以低于从鳍沟槽FT的底表面所在的垂直高度到最上面的第一片图案NS1的上表面NS1_US的高度H3+H4。
第一分隔侧壁图案161可以包括绝缘材料或者由绝缘材料形成。例如，第一分隔侧壁图案161可以包括诸如氧化硅或氧化锗的半导体氧化物或者由诸如氧化硅或氧化锗的半导体氧化物形成，但是本公开不限于此。在栅极分隔图案160包括氧化硅的情况下，第一分隔侧壁图案161与栅极分隔图案160之间的边界可能不可区分。
在另一示例中，第一分隔侧壁图案161可以包括多个膜或者由多个膜形成。第一分隔侧壁图案161可以包括半导体氧化物和半导体氮化物或者由半导体氧化物和半导体氮化物形成，但是本公开不限于此。
在根据一些实施例的半导体器件中，第一栅极结构115可以不围绕多个第一片图案NS1中的第一片图案NS1的至少一部分。例如，第一片图案NS1的与第一分隔侧壁图案161接触的部分可以不被第一栅极结构115围绕。第二栅极结构215可以围绕多个第二片图案NS2。
第一栅极结构115可以不围绕第一片图案NS1。第一片图案NS1可以包括上部第一片图案NS1_1和下部第一片图案NS1_2。第一栅极结构115不围绕上部第一片图案NS1_1和下部第一片图案NS1_2。第一栅极绝缘膜130不围绕上部第一片图案NS1_1和下部第一片图案NS1_2。尽管未具体地示出，但是第一栅极结构115可以围绕上部第一片图案NS1_1，但是不围绕下部第一片图案NS1_2。
上部第一片图案NS1_1被示出为最上面的第一片图案NS1，但是本公开不限于此。上部第一片图案NS1_1和下部第一片图案NS1_2在图8中被示出为在第三方向DR3上彼此最接近的片图案，但是本公开不限于此。
第一分隔侧壁图案161的上表面161US被示出为凹表面，但是本公开不限于此。或者，第一分隔侧壁图案161的上表面161US可以是平坦表面。
第一分隔侧壁图案161在第一下部图案BP1的上表面BP1_US的垂直高度之上的在第二方向DR2上的宽度可以在远离场绝缘膜105的方向上逐渐增加。或者，第一分隔侧壁图案161在第一下部图案BP1的上表面BP1_US的垂直高度之上的在第二方向DR2上的宽度可以沿着第三方向DR3(例如，垂直方向)是一致的/恒定的。
图9是根据本公开的一些实施例的半导体器件的截面图。在下文中将主要侧重于与图1至图4的实施例的区别来描述图9的实施例。
参考图9，根据本公开的一些实施例的半导体器件可以进一步包括设置在栅极分隔图案160与第一片图案NS1之间的第一半导体材料图案165。
第一半导体材料图案165可以从栅极分隔图案160向第一片图案NS1突出。第一半导体材料图案165可以覆盖栅极分隔图案160的第一侧壁160_SW1的一部分。第一半导体材料图案165可以设置在栅极分隔图案160的第一侧壁160_SW1的该部分上。例如，第一半导体材料图案165可以与栅极分隔图案160接触。
第一半导体材料图案165可以设置在栅极分隔结构160的下部160ST_LP的第一侧壁上。或者，第一半导体材料图案165可以不设置在栅极分隔结构160的下部160ST_LP的第一侧壁上。
第一绝缘衬垫108可以设置在第一半导体材料图案165与第一片图案NS1之间。第一绝缘衬垫108被示出为沿着场绝缘膜105的上表面延伸，但是本公开不限于此。第一绝缘衬垫108可以包括氧化硅和氮化硅中的至少一种或者由氧化硅和氮化硅中的至少一种形成，但是本公开不限于此。
例如，考虑到距鳍沟槽FT的底表面所在的垂直高度的高度，第一半导体材料图案165的上表面165US可以高于第一下部图案BP1的上表面BP1_US。例如，考虑到距第一下部图案BP1的上表面BP1_US的垂直高度的高度，第一半导体材料图案165的上表面165US可以低于第一片图案NS1的上表面NS1_US。
第一栅极结构115覆盖第一半导体材料图案165的上表面165US。第一栅极结构115与第一半导体材料图案165的上表面165US接触。
第一栅极结构115的一部分设置在第一半导体材料图案165上。第一栅极结构115的第一端子区域115_EP可以设置在第一半导体材料图案165的上表面165US上。
第一栅极结构115与栅极分隔结构160的上部165ST_UP接触。第一栅极结构115可以与栅极分隔图案160的第一侧壁160_SW1(例如，栅极分隔结构160的上部165ST_UP的第一侧壁)的一部分接触。
第一栅极绝缘膜130可以沿着第一半导体材料图案165的上表面165US延伸和/或与第一半导体材料图案165的上表面165US接触。第一栅极绝缘膜130可以沿着第一绝缘衬垫108的一部分延伸和/或与第一绝缘衬垫108的一部分接触。
从鳍沟槽FT的底表面所在的垂直高度到第一端子区域115_EP的最下部的第一高度H1可以大于从鳍沟槽FT的底表面所在的垂直高度到第一下部图案BP1的上表面BP1_US的第三高度H3。从鳍沟槽FT的底表面所在的垂直高度到第一端子区域115_EP的最下部的第一高度H1可以低于从鳍沟槽FT的底表面所在的垂直高度到最上面的第一片图案NS1的上表面NS1_US的高度H3+H4。
第一半导体材料图案165可以包括诸如硅(Si)、硅锗(SiGe)或锗(Ge)的半导体材料或由诸如硅(Si)、硅锗(SiGe)或锗(Ge)的半导体材料形成。
在根据一些实施例的半导体器件中，第一栅极结构115不围绕至少一个第一片图案NS1。例如，第一片图案NS1的与第一绝缘衬垫108接触的部分可以不被第一栅极结构115围绕。例如，在截面图中，第二栅极结构215可以围绕多个第二片图案NS2。
图10是根据本公开的一些实施例的半导体器件的截面图。在下文中将主要侧重于与图8的实施例的区别来描述图10的实施例。
参考图10，根据本公开的一些实施例的半导体器件可以进一步包括设置在第一分隔侧壁图案161中的第一内部半导体图案165IN。
第一分隔侧壁图案161可以围绕第一内部半导体图案165IN。在某些实施例中，第一分隔侧壁图案161可以不必覆盖第一内部半导体图案165IN的全部外周。例如，第一内部半导体图案165IN的外周的一部分可以与除了第一分隔侧壁图案161之外的图案(例如，第一片图案NS1、第一栅极结构115或栅极分隔图案160)接触。
图11是根据本公开的一些实施例的半导体器件的截面图。在下文中将主要侧重于与图8的实施例的区别来描述图11的实施例。
参考图11，栅极分隔结构160ST可以包括栅极分隔图案160、第一分隔侧壁图案161和第二分隔侧壁图案162。
第二分隔侧壁图案162可以设置在栅极分隔图案160与第二片图案NS2之间。第二分隔侧壁图案162可以从栅极分隔图案160向第二片图案NS2突出。
第二分隔侧壁图案162覆盖栅极分隔图案160的第二侧壁160_SW2的一部分。第二分隔侧壁图案162设置在栅极分隔图案160的第二侧壁160_SW2的该部分上。
例如，第二分隔侧壁图案162可以与场绝缘膜105接触。第二分隔侧壁图案162可以与第二片图案NS2接触。例如，栅极分隔结构160ST可以与第一片图案NS1和第二片图案NS2接触。
栅极分隔结构160的下部160ST_LP可以包括第一分隔侧壁图案161和第二分隔侧壁图案162。栅极分隔结构160的上部160ST_UP可以不包括第一分隔侧壁图案161和第二分隔侧壁图案162。
例如，考虑到距鳍沟槽FT的底表面所在的垂直高度的高度，第二分隔侧壁图案162的上表面162US可以高于第二下部图案BP2的上表面BP2_US。例如，考虑到距第二下部图案BP2的上表面BP2_US的垂直高度的高度，第二分隔侧壁图案162的上表面162US可以低于最上面的第二片图案NS2的上表面NS2_US。
第二栅极结构215覆盖第二分隔侧壁图案162的上表面162US。第二栅极结构215与第二分隔侧壁图案162的上表面162US接触。
第二栅极结构215的一部分设置在第二分隔侧壁图案162上。第二栅极结构215的第二端子区域215_EP可以设置在第二分隔侧壁图案162的上表面162US上。
第二栅极结构215与栅极分隔结构160的上部160ST_UP接触。第二栅极结构215可以与栅极分隔结构160的上部160ST_UP的第二侧壁(例如，栅极分隔图案160的第二侧壁160_SW2的一部分)接触。
第二栅极绝缘膜230沿着第二分隔侧壁图案162的上表面162US延伸和/或与第二分隔侧壁图案162的上表面162US接触。第二栅极绝缘膜230沿着栅极分隔结构160的上部160ST_UP的第二侧壁(即，栅极分隔图案160的第二侧壁160_SW2的一部分)延伸和/或与栅极分隔结构160的上部160ST_UP的第二侧壁(即，栅极分隔图案160的第二侧壁160_SW2的一部分)接触。
第二分隔侧壁图案162可以具有面向第二片图案NS2和/或与第二片图案NS2接触的第一侧壁以及面向栅极分隔图案160和/或与栅极分隔图案160接触的第二侧壁。第二分隔侧壁图案162的第一侧壁可以包括面向第二片图案NS2和/或与第二片图案NS2接触的第一部分和位于沿第三方向DR3彼此相邻的两个第二片图案NS2之间的第二部分。例如，第二分隔侧壁图案162的第一部分和第二部分可以在第三方向DR3上交替地设置。第二栅极绝缘膜230沿着第二分隔侧壁图案162的第一侧壁的第二部分延伸和/或与第二分隔侧壁图案162的第一侧壁的第二部分接触。
在根据一些实施例的半导体器件中，从鳍沟槽FT的底表面所在的垂直高度到第一栅极结构115的第一端子区域115_EP的最下部的第一高度H1可以大于从鳍沟槽FT的底表面所在的垂直高度到第一下部图案BP1的上表面BP1_US的第三高度H3。从鳍沟槽FT的底表面所在的垂直高度到第二端子区域215_EP的最下部的第二高度H2可以大于从鳍沟槽FT的底表面所在的垂直高度到第一下部图案BP1的上表面BP1_US的第三高度H3。例如，从鳍沟槽FT的底表面所在的垂直高度到第一下部图案BP1的上表面BP1_US的高度可以与从鳍沟槽FT的底表面所在的垂直高度到第二下部图案BP2的上表面BP2_US的高度基本上相同。
如本文所使用的诸如“相同”、“相等”、“平面”或“共面”的术语涵盖相同性或接近相同性(包括例如由于制造工艺而可能发生的变化)。术语“基本上”在本文中可用于强调这一含义，除非上下文或其他陈述另有说明。
从鳍沟槽FT的底表面所在的垂直高度到第二端子区域215_EP的最下部的第二高度H2可以低于从鳍沟槽FT的底表面所在的垂直高度到最上面的第一片图案NS1的上表面NS1_US的高度H3+H4。例如，从鳍沟槽FT的底表面所在的垂直高度到最上面的第一片图案NS1的上表面NS1_US的高度可以与从鳍沟槽FT的底表面所在的垂直高度到最上面的第二片图案NS2的上表面NS2_US的高度基本上相同。
第二分隔侧壁图案162可以包括绝缘材料或者由绝缘材料形成。例如，第二分隔侧壁图案162可以包括诸如氧化硅或氧化锗的半导体氧化物或者由诸如氧化硅或氧化锗的半导体氧化物形成，但是本公开不限于此。在栅极分隔图案160包括氧化硅或由氧化硅形成的情况下，第二分隔侧壁图案162与栅极分隔图案160之间的边界可能不可区分。
在另一示例中，第二分隔侧壁图案162可以包括多个膜或者由多个膜形成。第二分隔侧壁图案162可以包括半导体氧化物和半导体氮化物或者由半导体氧化物和半导体氮化物形成，但是本公开不限于此。
第一分隔侧壁图案161在第二方向DR2上的宽度W1与第二分隔侧壁图案162在第二方向DR2上的宽度W2不同。例如，第一分隔侧壁图案161在第二方向DR2上的宽度W1可以小于第二分隔侧壁图案162在第二方向DR2上的宽度W2。第一分隔侧壁图案和第二分隔侧壁图案的宽度可以根据垂直高度而变化。在多个第一片图案NS1中的一个第一片图案NS1的垂直高度处，可以测量第一分隔侧壁图案161的宽度W1和第二分隔侧壁图案162的宽度W2。例如，宽度W1和W2可以是在相同的垂直高度上测量的。
在根据一些实施例的半导体器件中，第一栅极结构115不围绕至少一个第一片图案NS1。第二栅极结构215不围绕至少一个第二片图案NS2。例如，如图11所示，第一栅极结构115可以不围绕第一片图案NS1的与第一分隔侧壁图案161接触的部分，并且第二栅极结构215可以不围绕第二片图案NS2的与第二分隔侧壁图案162接触的部分。
第二片图案NS2可以包括上部第二片图案NS2_1和下部第二片图案NS2_2。第二栅极结构215可以围绕上部第二片图案NS2_1。第二栅极结构215不围绕下部第二片图案NS2_2。第二栅极绝缘膜230围绕上部第二片图案NS2_1，但是不围绕下部第二片图案NS2_2。或者，第二栅极结构215可以不围绕上部第二片图案NS2_1和下部第二片图案NS2_2。
上部第二片图案NS2_1被示出为最上面的第二片图案NS2，但是本公开不限于此。上部第二片图案NS2_1和下部第二片图案NS2_2被示出为在第三方向DR3上彼此相邻，但是本公开不限于此。
图12是根据本公开的一些实施例的半导体器件的截面图。在下文中将主要侧重于与图8的实施例的区别来描述图12的实施例。
参考图12，根据本公开的一些实施例的半导体器件可以进一步包括设置在栅极分隔图案160与第二片图案NS2之间的第二半导体材料图案166。
第二半导体材料图案166可以从栅极分隔图案160向第二片图案NS2突出。第二半导体材料图案166覆盖栅极分隔图案160的第二侧壁160_SW2的一部分。第二半导体材料图案166设置在栅极分隔图案160的第二侧壁160_SW2的一部分上。例如，第二半导体材料图案166可以与栅极分隔图案160接触。
第二半导体材料图案166可以设置在栅极分隔结构160的下部160ST_LP的第二侧壁上。第二半导体材料图案166可以不设置在栅极分隔结构160的上部160ST_UP的第二侧壁上。
第二绝缘衬垫109可以设置有第二半导体材料图案166与第二片图案NS2之间。在图12中，第二绝缘衬垫109被示出为沿着场绝缘膜105的上表面延伸并且与场绝缘膜105的上表面接触，但是本公开不限于此。第二绝缘衬垫109可以包括氧化硅和氮化硅中的至少一种或者由氧化硅和氮化硅中的至少一种形成，但是本公开不限于此。
例如，考虑到距鳍沟槽FT的底表面所在的垂直高度的高度，第二半导体材料图案166的上表面166US可以高于第二下部图案BP2的上表面BP2_US。例如，考虑从第二下部图案BP2的上表面BP2_US的垂直高度，第二半导体材料图案166的上表面166US可以低于最上面的第二片图案NS2的上表面NS2_US。
第二栅极结构215覆盖第二半导体材料图案166的上表面166US。第二栅极结构215与第二半导体材料图案166的上表面166US接触。
第二栅极结构215的一部分设置在第二半导体材料图案166上。第二栅极结构215的第二端子区域215_EP可以设置在第二半导体材料图案166的上表面166US上。
第二栅极结构215与栅极分隔结构160的上部160ST_UP接触。第二栅极结构215可以与栅极分隔图案160的第二侧壁160_SW2(例如，栅极分隔结构160的上部160ST_UP的第二侧壁)的一部分接触。
第二栅极绝缘膜230沿着第二半导体材料图案166的上表面166US延伸和/或与第二半导体材料图案166的上表面166US接触。第二栅极绝缘膜230沿着第二绝缘衬垫109的一部分延伸和/或与第二绝缘衬垫109的一部分接触。
从鳍沟槽FT的底表面所在的垂直高度到第二端子区域215_EP的最下部的第二高度H2可以大于从鳍沟槽FT的底表面所在的垂直高度到第一下部图案BP1的上表面BP1_US的第三高度H3。从鳍沟槽FT的底表面所在的垂直高度到第二端子区域215_EP的最下部的第二高度H2可以低于从鳍沟槽FT的底表面所在的垂直高度到最上面的第一片图案NS1的上表面NS1_US的高度H3+H4。
第二半导体材料图案166可以包括诸如Si、SiGe或Ge的半导体材料，或者由诸如Si、SiGe或Ge的半导体材料形成。
在根据一些实施例的半导体器件中，第一栅极结构115不围绕多个第一片图案NS1中的至少一者。第二栅极结构215不围绕多个第二片图案NS2中的至少一者。例如，第一片图案NS1的一些部分可以不被覆盖或不与第一栅极结构115接触，并且第二片图案NS2的一些部分可以不被覆盖或不与第二栅极结构215接触。
与图12的图示不同，在某些实施例中，代替第一分隔侧壁图案161，如图9所示的第一半导体材料图案165可以设置在栅极分隔图案160与第一片图案NS1之间。
图13是根据本公开的一些实施例的半导体器件的截面图。在下文中将主要侧重于与图11的实施例的区别来描述图13的实施例。
参考图13，根据本公开的一些实施例的半导体器件可以进一步包括设置在第二分隔侧壁图案162中的第二内部半导体图案166IN。
第二分隔侧壁图案162可以围绕第二内部半导体图案166IN。在某些实施例中，第二内部半导体图案166IN的外周的一部分可以不被第二分隔侧壁图案162覆盖。
图14是根据本公开的一些实施例的半导体器件的电路图。图15是图14的半导体器件的扩展布局图。图16是沿着图15的线C-C截取的截面图。
例如，图15示出了参考图14描述的成对的反相器(INV1和INV2)逐个地布置的布局。图15未示出后道工序(BEOL)中包括的布线。
图16的半导体器件可以与图8的半导体器件相同或相似，但是本公开不限于此。或者，沿着图15的线C-C截取的截面图可以与图4至图7和图9至图13中的任一幅图的半导体器件相同或相似。
参考图14，根据本公开的一些实施例的半导体器件可以包括并联地连接在电源节点VCC与接地节点VSS之间的成对的第一反相器INV1和第二反相器INV2以及与第一反相器INV1和第二反相器INV2中的每一者的输出节点连接的第一传输晶体管PS1和第二传输晶体管PS2。
第一传输晶体管PS1和第二传输晶体管PS2可以分别与位线BL和互补位线/BL电连接。第一传输晶体管PS1和第二晶体管PS2的栅极可以与字线WL电连接。
第一反相器INV1可以包括串联连接在电源节点VCC与接地节点VSS之间的第一上拉晶体管PU1和第一下拉晶体管PD1，并且第二反相器INV2可以包括串联连接在电源节点VCC与接地节点VSS之间的第二上拉晶体管PU2和第二下拉晶体管PD2。
第一上拉晶体管PU1和第二上拉晶体管PU2可以是P型晶体管，并且第一下拉晶体管PD1和第二下拉晶体管PD2可以是N型晶体管。
为了形成单个锁存电路，第一反相器INV1的输入节点可以与第二反相器INV2的输出节点电连接，并且第二反相器INV2的输入节点可以与第一反相器INV1的输出节点电连接。
参照图15和图16，根据本公开的一些实施例的半导体器件可以包括：第三至第七有源图案AP3、AP4、AP5、AP6和AP7，第三至第十栅电极320、420、520、620、720、820、920和1020，多个桥接触271、272、273和274，多个节点接触276、277、288和279，多个源极/漏极接触281、282、283、284、285、286、287、288和289，以及多个栅极接触291、292、293和294。
有源图案AP3、AP4、AP5、AP6和AP7可以设置在SRAM区域中。第三有源图案AP3、第四有源图案AP4和第六有源图案AP6可以设置在SRAM的PMOS区域中。第五有源图案AP5和第七有源图案AP7可以设置在SRAM的NMOS区域中。
有源图案AP3、AP4、AP5、AP6和AP7可以从衬底100突出。与图1至图4的第一有源图案AP1和第二有源图案AP2类似，有源图案AP3、AP4、AP5、AP6和AP7可以包括下部图案和位于下部图案上的片图案组。有源图案AP3、AP4、AP5、AP6和AP7可以与第一有源图案AP1和/或第二有源图案AP2相同或基本上相同。
有源图案AP3、AP4、AP5、AP6和AP7可以在第一方向DR1上延伸。第三有源图案AP3、第四有源图案AP4和第六有源图案AP6可以设置在沿第二方向DR2彼此间隔开的第五有源图案AP5和第七有源图案AP7之间。
第三有源图案AP3和第四有源图案AP4可以沿着第一方向DR1布置。例如，第三有源图案AP3和第四有源图案AP4可以平行于第一方向DR1延伸，并且第三有源图案AP3和第四有源图案AP4可以设置在沿第一方向DR1延伸的同一直线上。第三有源图案AP3和第四有源图案AP4可以在第一方向DR1上彼此间隔开。第五有源图案AP5可以在第二方向DR2上与第三有源图案AP3和第四有源图案AP4间隔开。第六有源图案AP6可以在第二方向DR2上与第三有源图案AP3和第四有源图案AP4间隔开。第六有源图案AP6可以在第二方向DR2上与第三有源图案AP3和第四有源图案AP4的一部分交叠。第三有源图案AP3、第四有源图案AP4和第六有源图案AP6可以在第一方向DR1上以之字形布置。第六有源图案AP6可以在第二方向DR2上与第七有源图案AP7间隔开。
栅电极320、420、520、620、720、820、920和1020可以在第二方向DR2上延伸。第三栅电极320和第七栅电极720可以沿着第二方向DR2布置。例如，第三栅电极320和第七栅电极720可以平行于第二方向DR2延伸，并且第三栅电极320和第七栅电极720可以设置在沿第二方向DR2延伸的同一直线上。第三栅电极320和第七栅电极720可以在第二方向DR2上彼此间隔开。第四栅电极420和第五栅电极520可以沿着第二方向DR2布置。第四栅电极420和第五栅电极520可以在第二方向DR2上彼此间隔开。第六栅电极620和第八栅电极820可以沿着第二方向DR2布置。第六栅电极620和第八栅电极820可以在第二方向DR2上彼此间隔开。第九栅电极920和第十栅电极1020可以沿着第二方向DR2布置。第九栅电极920和第十栅电极1020可以在第二方向DR2上彼此间隔开。第三栅电极320、第五栅电极520、第六栅电极620和第九栅电极920可以在第一方向DR1上彼此间隔开。
第三栅电极320、第四栅电极420、第八栅电极820和第九栅电极920可以与第五有源图案AP5相交。第三栅电极320可以与第三有源图案AP3和第六有源图案AP6相交。第九栅电极920可以与第四有源图案AP4和第六有源图案AP6相交。第五栅电极520、第六栅电极620、第七栅电极720和第十栅电极1020可以与第七有源图案AP7相交。第五栅电极520可以与第三有源图案AP3和第六有源图案AP6相交。第六栅电极620可以与第四有源图案AP4和第六有源图案AP6相交。第三栅电极320和第九栅电极920可以与第六有源图案AP6的端部相交。第五栅电极520可以与第三有源图案AP3的端部相交。第六栅电极620可以与第四有源图案AP4的端部相交。
栅电极320、420、520、620、720、820、920和1020可以与图1至图4的第一栅电极120和/或第二栅电极220相同或基本上相同。
第一上拉晶体管PU1可以限定在第三栅电极320与第三有源图案AP3之间的相交点处，第一下拉晶体管PD1可以限定在第三栅电极320与第五有源图案AP5之间的相交点处，并且第一传输晶体管PS1可以限定在第四栅电极420与第五有源图案AP5之间的相交点处。
第二上拉晶体管PU2可以限定在第五栅电极520与第六有源图案AP6之间的相交点处，第二下拉晶体管PD2可以限定在第五栅电极520与第七有源图案AP7之间的相交点处，并且第二传输晶体管PS2可以限定在第七栅电极720与第七有源图案AP7之间的相交点处。
第三上拉晶体管PU3可以限定在第九栅电极920与第四有源图案AP4之间的相交点处，第三下拉晶体管PD3可以限定在第九栅电极920与第五有源图案AP5之间的相交点处，并且第三传输晶体管PS3可以限定在第八栅电极820与第五有源图案AP5之间的相交点处。
第四上拉晶体管PU4可以限定在第六栅电极620与第六有源图案AP6之间的相交点处，第四下拉晶体管PD4可以限定在第六栅电极620与第七有源图案AP7之间的相交点处，并且第四传输晶体管PS4可以限定在第十栅电极1020与第七有源图案AP7之间的相交点处。
第一上拉晶体管PU1和第二上拉晶体管PU2、第一下拉晶体管PD1和第二下拉晶体管PD2以及第一传输晶体管PS1和第二传输晶体管PS2可以被包括在第一SRAM单元中。第三上拉晶体管PU3和第四上拉晶体管PU4、第三下拉晶体管PD3和第四下拉晶体管PD4以及第三传输晶体管PS3和第四传输晶体管PS4可以被包括在第二SRAM单元中。
第一SRAM单元和第二SRAM单元可以与其相应的位线BL和其相应的互补位线/BL电连接。
图15示出了下拉晶体管或传输晶体管限定在栅电极与有源图案之间的相交点处，但是本公开不限于此。或者，下拉晶体管或传输晶体管可以限定在栅电极与一个以上的有源图案之间的相交点处。
桥接触271、272、273和274均可以是与上拉晶体管的源极/漏极区、下拉晶体管的源极/漏极区和传输晶体管的源极/漏极区电连接的接触。由于桥接触271、272、273和274与源极/漏极区电连接，所以桥接触271、272、273和274可以是桥源极/漏极接触。
第一桥接触271电连接到第一上拉晶体管PU1的源极/漏极区、第一下拉晶体管PD1的源极/漏极区和第一传输晶体管PS1的源极/漏极区。第一桥接触271可以设置在第三栅电极320与第四栅电极420之间以及第三栅电极320与第五栅电极520之间。第二桥接触272电连接到第二上拉晶体管PU2的源极/漏极区、第二下拉晶体管PD2的源极/漏极区和第二传输晶体管PS2的源极/漏极区。第二桥接触272可以设置在第三栅电极320与第五栅电极520之间以及第五栅电极520与第七栅电极720之间。第三桥接触273电连接到第三上拉晶体管PU3的源极/漏极区、第三下拉晶体管PD3的源极/漏极区和第三传输晶体管PS3的源极/漏极区。第三桥接触273可以设置在第六栅电极620与第九栅电极920之间以及第八栅电极820与第九栅电极920之间。第四桥接触274电连接到第四上拉晶体管PU4的源极/漏极区、第四下拉晶体管PD4的源极/漏极区和第四传输晶体管PS4的源极/漏极区。第四桥接触274可以设置在第六栅电极620与第九栅电极920之间以及第八栅电极820与第十栅电极1020之间。
节点接触276、277、278和279中的每一者可以是将如图14所示的串联连接在电源节点VCC与接地节点VSS之间的上拉晶体管和下拉晶体管的相应的栅极与桥接触271、272、273和274中的相应的桥接触电连接的接触。
第一节点接触276将第一桥接触271与第五栅电极520电连接。第五栅电极520可以与第二上拉晶体管PU2和第二下拉晶体管PD2的栅极相对应。第二节点接触277将第二桥接触272与第三栅电极320电连接。第三栅电极320可以与第一上拉晶体管PU1和第一下拉晶体管PD1的栅极相对应。第三节点接触278将第三桥接触273与第六栅电极620电连接。第六栅电极620可以与第四上拉晶体管PU4和第四下拉晶体管PD4的栅极相对应。第四节点接触279将第四桥接触274与第九栅电极920电连接。第九栅电极920可以与第三上拉晶体管PU3和第三下拉晶体管PD3的栅极相对应。
多个源极/漏极接触281、282、283、284、285、286、287、288和289中的每一者可以是与如图14所示的电源节点VCC、接地节点VSS、位线BL和/或互补位线/BL电连接的接触。
多个栅极接触291、292、293和294中的每一者可以是与如图14所示的字线WL连接的接触。
参照图16，第三有源图案AP3可以包括第三下部图案BP3和多个第三片图案NS3。第三片图案NS3设置在第三下部图案BP3的上表面BP3_US上。第五有源图案AP5可以包括第五下部图案BP5和多个第五片图案NS5。第五片图案NS5设置在第五下部图案BP5的上表面BP5_US上。
上表面NS3_US可以是最上面的第三片图案NS3的上表面。上表面NS5_US可以是最上面的第五片图案NS5的上表面。
场绝缘膜105可以大体上覆盖限定鳍沟槽FT的第三下部图案BP3的侧壁BP3_SW和第五下部图案BP5的侧壁BP5_SW，但是本公开不限于此。
第三栅极结构315可以设置在第三有源图案AP3上，并且可以与第三有源图案AP3相交。第三栅极结构315可以设置在第三下部图案BP3上。第三栅极结构315可以与第三下部图案BP3相交。第三栅极结构315可以围绕第三片图案NS3。第三栅结构315可以包括第三栅电极320和第三绝缘膜330。
第五栅极结构515可以设置在第五有源图案AP5上，并且可以与第五有源图案AP5相交。第五栅极结构515设置在第五下部图案BP5上。第五栅极结构515可以与第五下部图案BP5相交。第五栅极结构515可以围绕至少一个第五片图案NS5。第五栅极结构515包括第五栅电极520和第五栅极绝缘膜530。
第三栅极覆盖图案345沿着第三栅电极320的上表面320US延伸和/或与第三栅电极320的上表面320US接触。第五栅极覆盖图案545沿着第五栅电极520的上表面520US延伸和/或与第五栅电极520的上表面520US接触。
栅极分隔结构160ST可以包括栅极分隔图案160和第一分隔侧壁图案161。第一分隔侧壁图案161可以设置在栅极分隔图案160与第五片图案NS5之间。
基于最上面的第三片图案NS3的上表面NS3_US或最上面的第五片图案NS5的上表面NS5_US，栅极分隔结构160ST可以被分成和/或可以包括上部160ST_UP和下部160ST_LP。例如，最上面的第三片图案NS3的上表面NS3_US和/或最上面的第五片图案NS5的上表面NS5_US的垂直高度可以是将栅极分隔结构160ST分成上部160ST_UP和下部160ST_LP的基准/参考高度。例如，上部160ST_UP可以是栅极分隔结构160ST的高于基准/参考水平的部分，下部160ST_LP可以是栅极分隔结构160ST的低于基准/参考水平的另一部分。
栅极分隔图案160被示出为比第三片图案NS3更靠近第五片图案NS5，但是本公开不限于此。或者，栅极分隔图案160可以比第五片图案NS5更靠近第三片图案NS3，在此情况下，第一分隔侧壁图案161可以设置在栅极分隔图案160与第三片图案NS3之间。
第三有源图案AP3、第五有源图案AP5、第三栅极结构315、第五栅极结构515和栅极分隔结构160ST可以分别与图1至图4或图8的第一有源图案AP1、第二有源图案AP2、第一栅极结构115、第二栅极结构215和栅极分隔结构160ST相同或基本上相同。
在总结详细描述时，本领域技术人员将理解，在基本上不脱离本发明构思的原理的情况下，可以对优选实施例进行许多变化和修改。因此，本发明的所公开的优选实施例仅以一般的和描述性的意义使用，而非出于限制的目的。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
第一有源图案，所述第一有源图案位于衬底上，并且包括在第一方向上延伸的第一下部图案和位于所述第一下部图案上的第一片图案；
第二有源图案，所述第二有源图案位于所述衬底上，并且包括在第二方向上与所述第一下部图案间隔开的第二下部图案和位于所述第二下部图案上的第二片图案，其中，所述第一下部图案和所述第二下部图案通过鳍沟槽间隔开；
场绝缘膜，所述场绝缘膜设置在所述第一下部图案与所述第二下部图案之间，并且与所述第一下部图案和所述第二下部图案接触；
第一栅极结构，所述第一栅极结构位于所述衬底上，并且与所述第一有源图案相交；
第二栅极结构，所述第二栅极结构位于所述衬底上，并且与所述第二有源图案相交；以及
栅极分隔图案，所述栅极分隔图案设置在所述场绝缘膜上，并且与所述第一栅极结构和所述第二栅极结构接触，
其中，
所述第一栅极结构包括设置在所述第一有源图案与所述栅极分隔图案之间的第一端子区域，
所述第二栅极结构包括设置在所述第二有源图案与所述栅极分隔图案之间的第二端子区域，
所述栅极分隔图案与所述第一片图案之间的距离小于所述栅极分隔图案与所述第二片图案之间的距离，并且
从所述鳍沟槽的底表面所在的垂直高度到所述第一端子区域的最下部的第一高度大于从所述鳍沟槽的底表面所在的垂直高度到所述第二端子区域的最下部的第二高度。
2.根据权利要求1所述的半导体器件，其中，所述第一高度大于第三高度，
所述第三高度是从所述鳍沟槽的底表面所在的垂直高度到所述第一下部图案的上表面的高度。
3.根据权利要求2所述的半导体器件，其中，所述第二高度大于所述第三高度。
4.根据权利要求1所述的半导体器件，所述半导体器件还包括：
第一分隔侧壁图案，所述第一分隔侧壁图案设置在所述栅极分隔图案与所述第一片图案之间，
其中，
所述第一分隔侧壁图案覆盖所述栅极分隔图案的侧壁的一部分，并且
所述第一栅极结构覆盖所述第一分隔侧壁图案的上表面，并且与所述第一分隔侧壁图案的所述上表面接触。
5.根据权利要求4所述的半导体器件，所述半导体器件还包括：
第二分隔侧壁图案，所述第二分隔侧壁图案设置在所述栅极分隔图案与所述第二片图案之间，
其中，所述第二分隔侧壁图案覆盖所述栅极分隔图案的侧壁的一部分。
6.根据权利要求5所述的半导体器件，其中，
所述第二栅极结构还包括栅极绝缘膜，
所述第二片图案包括下部第二片图案和位于所述下部第二片图案上的上部第二片图案，并且
所述栅极绝缘膜围绕所述上部第二片图案，并且不围绕所述下部第二片图案。
7.根据权利要求4所述的半导体器件，其中，所述第一分隔侧壁图案与所述第一片图案接触。
8.根据权利要求4所述的半导体器件，其中，所述第一分隔侧壁图案的所述上表面低于所述第一片图案的上表面。
9.根据权利要求1所述的半导体器件，其中，
所述第一栅极结构围绕所述第一片图案，并且
所述第二栅极结构围绕所述第二片图案。
10.根据权利要求1所述的半导体器件，其中，
所述第一栅极结构包括栅极绝缘膜和位于所述栅极绝缘膜上的栅电极，并且
所述栅极绝缘膜沿着所述栅极分隔图案的侧壁延伸。
11.根据权利要求1所述的半导体器件，其中，
所述第一栅极结构包括栅极绝缘膜和位于所述栅极绝缘膜上的栅电极，并且
所述栅极绝缘膜不沿着所述栅极分隔图案的侧壁延伸。
12.根据权利要求1所述的半导体器件，所述半导体器件还包括：
半导体材料图案，所述半导体材料图案设置在所述栅极分隔图案与所述第一片图案之间，
其中，
所述半导体材料图案覆盖所述栅极分隔图案的侧壁的一部分，并且
所述半导体材料图案的上表面低于所述第一片图案的上表面。
13.一种半导体器件，所述半导体器件包括：
第一有源图案，所述第一有源图案位于衬底上，并且包括在第一方向上延伸的第一下部图案和位于所述第一下部图案上的第一片图案；
第二有源图案，所述第二有源图案位于所述衬底上，并且包括在第二方向上与所述第一下部图案间隔开的第二下部图案和位于所述第二下部图案上的第二片图案；
场绝缘膜，所述场绝缘膜设置在所述第一下部图案与所述第二下部图案之间，并且与所述第一下部图案和所述第二下部图案接触；
第一栅极结构，所述第一栅极结构位于所述衬底上，并且与所述第一有源图案相交；
第二栅极结构，所述第二栅极结构位于所述衬底上，并且与所述第二有源图案相交；
栅极分隔图案，所述栅极分隔图案设置在所述场绝缘膜上，并且包括面向所述第一片图案的第一侧壁和面向所述第二片图案的第二侧壁；以及
第一分隔侧壁图案，所述第一分隔侧壁图案设置在所述栅极分隔图案的所述第一侧壁的一部分上，
其中，以所述第一下部图案的上表面为基准，所述第一分隔侧壁图案的上表面低于所述第一片图案的上表面。
14.根据权利要求13所述的半导体器件，其中，所述栅极分隔图案与所述第一片图案之间的第一距离小于所述栅极分隔图案与所述第二片图案之间的第二距离。
15.根据权利要求13所述的半导体器件，其中，所述第一栅极结构覆盖所述第一分隔侧壁图案的上表面，并且与所述栅极分隔图案的所述第一侧壁接触。
16.根据权利要求13所述的半导体器件，其中，所述第二栅极结构包括围绕所述第二片图案的栅极绝缘膜和位于所述栅极绝缘膜上的栅电极。
17.根据权利要求13所述的半导体器件，所述半导体器件还包括：
第二分隔侧壁图案，所述第二分隔侧壁图案设置在所述栅极分隔图案的所述第二侧壁的一部分上，并且与所述第二片图案接触。
18.根据权利要求17所述的半导体器件，其中，所述第一分隔侧壁图案在所述第二方向上的厚度与所述第二分隔侧壁图案在所述第二方向上的厚度不同。
19.一种半导体器件，所述半导体器件包括：
第一有源图案，所述第一有源图案位于衬底上，并且包括在第一方向上延伸的第一下部图案和位于所述第一下部图案上的第一片图案；
第二有源图案，所述第二有源图案位于所述衬底上，并且包括在第二方向上与所述第一下部图案间隔开的第二下部图案和位于所述第二下部图案上的第二片图案；
场绝缘膜，所述场绝缘膜设置在所述第一下部图案与所述第二下部图案之间，并且与所述第一下部图案和所述第二下部图案接触；
第一栅极结构，所述第一栅极结构位于所述衬底上，与所述第一有源图案相交，并且包括第一栅极绝缘膜和第一栅电极；
第二栅极结构，所述第二栅极结构位于所述衬底上，与所述第二有源图案相交，并且包括第二栅极绝缘膜和第二栅电极；以及
栅极分隔结构，所述栅极分隔结构设置在所述场绝缘膜上，并且与所述第一片图案和所述第二片图案接触，
其中，
所述栅极分隔结构包括设置为低于所述第一片图案的上表面的下部和设置为高于所述第一片图案的所述上表面的上部，
所述第一栅极结构和所述第二栅极结构与所述栅极分隔结构的所述上部的侧壁接触，
所述第一栅极绝缘膜和所述第二栅极绝缘膜沿着所述栅极分隔结构的所述上部的所述侧壁延伸，并且
所述栅极分隔结构的所述上部与所述第一片图案之间的在所述第二方向上的距离小于所述栅极分隔结构的所述上部与所述第二片图案之间的在所述第二方向上的距离。
20.根据权利要求19所述的半导体器件，其中，
所述栅极分隔结构包括栅极分隔图案、第一分隔侧壁图案和第二分隔侧壁图案，
所述栅极分隔结构具有面向所述第一片图案的第一侧壁和面向所述第二片图案的第二侧壁，
所述第一分隔侧壁图案设置在所述栅极分隔图案的所述第一侧壁的一部分上，并且
所述第二分隔侧壁图案设置在所述栅极分隔图案的所述第二侧壁的一部分上。
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US11101348B2 (en) * 2018-07-25 2021-08-24 Globalfoundries U.S. Inc. Nanosheet field effect transistor with spacers between sheets
US10510620B1 (en) * 2018-07-27 2019-12-17 GlobalFoundries, Inc. Work function metal patterning for N-P space between active nanostructures
US11276691B2 (en) * 2018-09-18 2022-03-15 Intel Corporation Gate-all-around integrated circuit structures having self-aligned source or drain undercut for varied widths
US11164866B2 (en) * 2019-02-20 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for manufacturing the same
KR102712328B1 (ko) * 2019-05-22 2024-09-30 삼성전자주식회사 반도체 장치
US10950610B2 (en) * 2019-07-18 2021-03-16 Globalfoundries U.S. Inc. Asymmetric gate cut isolation for SRAM
KR20220141944A (ko) * 2021-04-13 2022-10-21 삼성전자주식회사 반도체 소자 및 그의 제조 방법

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