TWI822809B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI822809B
TWI822809B TW108123771A TW108123771A TWI822809B TW I822809 B TWI822809 B TW I822809B TW 108123771 A TW108123771 A TW 108123771A TW 108123771 A TW108123771 A TW 108123771A TW I822809 B TWI822809 B TW I822809B
Authority
TW
Taiwan
Prior art keywords
gate
contact plug
layer
plug
semiconductor device
Prior art date
Application number
TW108123771A
Other languages
English (en)
Other versions
TW202017136A (zh
Inventor
安國一
趙槿彙
河大元
河承錫
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202017136A publication Critical patent/TW202017136A/zh
Application granted granted Critical
Publication of TWI822809B publication Critical patent/TWI822809B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Geometry (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Bipolar Transistors (AREA)
  • Noodles (AREA)

Abstract

一種半導體裝置包括：基底；閘極結構，在基底上；以及第一導電連接組，在閘極結構上。閘極結構包括閘極間隔件及閘極電極。第一導電連接組包括鐵電材料層。所述鐵電材料層的至少一部分設置於閘極間隔件的上表面上方。

Description

半導體裝置
本揭露是有關於一種半導體裝置，且更具體而言，是有關於一種包括具有負電容（negative capacitance）且使用鐵電材料的負電容器的半導體裝置。 [相關申請案的交叉參考]
本申請案主張於2018年7月6日在韓國智慧財產局提出申請的韓國專利申請案第10-2018-0078671號以及於2018年11月2日在韓國智慧財產局提出申請的韓國專利申請案第10-2018-0133386號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
在開發出金屬氧化物半導體場效電晶體（metal oxide semiconductor field effect transistor，MOSFET）之後，積體電路的積集度已持續增大。舉例而言，積體電路的積集度顯示出每兩年每單位晶片面積的電晶體的總數目加倍的趨勢。為增大積體電路的積集度，單個電晶體的大小已持續減小。此外，已出現改善微型化電晶體的效能的半導體技術。
在此種半導體技術中，可存在改善閘極電容並減小漏電流（leakage current）的高介電常數金屬閘極（high-K metal gate，HKMG）技術以及能夠改善通道區的電位（potential）受汲極電壓影響的短通道效應（short channel effect，SCE）的鰭場效電晶體（fin field effect transistor，FinFET）技術。
然而，相較於電晶體大小的微型化而言，電晶體的驅動電壓的降低並未得到極大改善。因此，互補金屬氧化物（complementary metal oxide，CMOS）電晶體的功率密度（power density）呈指數增加。為減小功率密度，必然需要降低驅動電壓的功率。然而，由於矽系MOSFET具有基於熱發射的物理操作特性，因此難以達成非常低的電源電壓（supply voltage）。
由於此原因，已出現開發具有低於60毫伏/十進位（mV/decade）的次臨限擺動（其被稱為常溫下次臨限擺動（subthreshold swing，SS）的物理限制）的電晶體的必要性。
根據本發明概念的示範性實施例，一種半導體裝置包括：基底；閘極結構，位於所述基底上；以及第一導電連接組，位於所述閘極結構上。所述閘極結構包括閘極間隔件及閘極電極。所述第一導電連接組包括鐵電材料層。所述鐵電材料層的至少一部分設置於所述閘極間隔件的上表面上方。
根據本發明概念的示範性實施例，一種半導體裝置包括：基底；閘極結構，在所述基底上包括閘極電極；源極/汲極區，設置於所述基底的與所述閘極結構的至少一側相鄰的區中；第一導電連接組，設置於所述閘極電極上且連接至所述閘極電極；以及第二導電連接組，連接至所述源極/汲極區且設置於所述源極/汲極區上。所述第一導電連接組包括鐵電材料層。所述第一導電連接組包括與所述閘極電極接觸的閘極接觸插塞。所述第二導電連接組包括與所述源極/汲極區接觸的源極/汲極接觸插塞。所述閘極接觸插塞的上表面自所述基底的上表面定位在與所述源極/汲極接觸插塞的上表面實質上相同的高度處。自所述閘極結構的上表面至所述鐵電材料層的最上表面的高度等於或大於自所述閘極結構的所述上表面至所述源極/汲極接觸插塞的所述上表面的高度。
根據本發明概念的示範性實施例，一種半導體裝置包括：基底，包括主動區及場區；第一閘極電極，位於所述基底上，所述第一閘極電極在第一方向上在所述主動區及所述場區之上延伸；以及第一閘極接觸插塞，位於所述第一閘極電極上，所述第一閘極接觸插塞連接至所述第一閘極電極且包括鐵電材料層。所述第一閘極接觸插塞在所述第一方向上的寬度小於所述第一閘極電極在所述第一方向上的寬度。
在根據本揭露的一些實施例的半導體裝置的圖中，例示性地示出包括鰭型圖案形狀的通道區的鰭型電晶體（FinFET）或平面電晶體，但本揭露並不限於此。當然，根據本揭露的一些實施例的半導體裝置可包括穿隧（tunneling）場效電晶體（field effect transistor，FET）、包括奈米線（nanowire）的電晶體、包括奈米層片（nanosheet）的電晶體或者三維（three-dimensional，3D）電晶體。此外，根據本揭露的一些實施例的半導體裝置可包括雙極接面電晶體（bipolar junction transistor）或橫向雙擴散式電晶體（lateral double diffused transistor，LDMOS）等。
圖1是用於闡釋根據本揭露的一些實施例的半導體裝置的圖。
參照圖1，根據本揭露的一些實施例的半導體裝置可包括第一閘極結構115、第一源極/汲極區150、第一導電連接組（conductive connection group）155及第二導電連接組156。
基底100可為塊狀矽基底或絕緣體上矽（silicon-on-insulator，SOI）基底。作為另一選擇，基底100可為矽基底或者可包含但不限於其他材料，例如，矽鍺、絕緣體上矽鍺（silicon germanium on insulator，SGOI）、銻化銦、鉛碲化合物、砷化銦、磷化銦、砷化鎵或銻化鎵。
可在基底100中形成元件隔離膜101。元件隔離膜101可界定主動區。元件隔離膜101可包含例如氧化矽、氮氧化矽及氮化矽中的至少一者。
第一閘極結構115可形成於基底100上。第一閘極結構115可包括第一閘極間隔件140、第一閘極電極120、第一界面層135及第一閘極絕緣層130。
第一閘極間隔件140可形成於基底100上。第一閘極間隔件140可界定形成有第一界面層135、第一閘極絕緣層130及第一閘極電極120的空間。
第一閘極間隔件140可包含例如氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO2 ）及碳氧氮化矽（SiOCN）中的至少一者。
第一界面層135可形成於基底100上。第一界面層135可形成於第一閘極間隔件140中的兩個第一閘極間隔件之間。儘管第一界面層135被示出為僅形成於基底100的上表面上，但本揭露並不限於此。端視製作方法而定，第一界面層135可沿第一閘極間隔件140的側壁延伸。
當基底100包含矽時，第一界面層135可包括氧化矽層、氮氧化矽層及氮化矽層中的至少一者。
第一閘極絕緣層130可形成於第一界面層135上。第一閘極絕緣層130可沿基底100的上表面及第一閘極間隔件140的側壁延伸。
第一閘極絕緣層130可包含例如以下中的一或多者：氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭和鈮酸鉛鋅。
與所示情形不同，第一閘極絕緣層130可僅形成於基底100的上表面上，而不沿第一閘極間隔件140的側壁延伸。
另外，與所示情形不同，第一閘極絕緣層130可不形成於第一界面層135上。此外，第一界面層135可不形成於第一閘極絕緣層130與基底100之間。舉例而言，可省略第一界面層135，以使得第一閘極絕緣層130可與基底100的上表面接觸。
第一閘極電極120可形成於第一閘極絕緣層130上。第一閘極電極120可填充由第一閘極間隔件140界定的空間。舉例而言，第一閘極電極120的上表面可被放置於與第一閘極間隔件140的上表面相同的平面上。
第一閘極電極120可包含例如以下中的至少一者：氮化鈦（TiN）、碳化鉭（TaC）、氮化鉭（TaN）、氮化鈦矽（TiSiN）、氮化鉭矽（TaSiN）、氮化鉭鈦（TaTiN）、氮化鈦鋁（TiAlN）、氮化鉭鋁（TaAlN）、氮化鎢（WN）、釕（Ru）、鈦鋁（TiAl）、碳氮化鈦鋁（TiAlC-N）、碳化鈦鋁（TiAlC）、碳化鈦（TiC）、碳氮化鉭（TaCN）、鎢（W）、鋁（Al）、銅（Cu）、鈷（Co）、鈦（Ti）、鉭（Ta）、鎳（Ni）、鉑（Pt）、鎳鉑（Ni-Pt）、鈮（Nb）、氮化鈮（NbN）、碳化鈮（NbC）、鉬（Mo）、氮化鉬（MoN）、碳化鉬（MoC）、碳化鎢（WC）、銠（Rh）、鈀（Pd）、銥（Ir）、鋨（Os）、銀（Ag）、金（Au）、鋅（Zn）、釩（V）及其組合。
可在第一閘極結構115的至少一側上形成第一源極/汲極區150。作為實例，第一源極/汲極區150可藉由向基底100中植入雜質來形成。作為另一實例，第一源極/汲極區150可包括磊晶圖案。磊晶圖案可填充在基底100中形成的凹陷部（recess）。
儘管圖中未示出，但第一源極/汲極區150亦可包括金屬矽化物層。
可在基底100上形成第一層間絕緣層71。第一層間絕緣層71可覆蓋第一源極/汲極區150及第一閘極結構115。儘管第一層間絕緣層71被示出為單個層，但本揭露並不限於此。舉例而言，第一層間絕緣層71可為參照第一閘極間隔件140的上表面140u在不同製程中形成的多個絕緣層。
可在第一層間絕緣層71上依序地形成第二層間絕緣層72及第三層間絕緣層73。
第一層間絕緣層71、第二層間絕緣層72及第三層間絕緣層73中的每一者可包含但不限於例如以下材料：氧化矽、氮化矽、氮氧化矽、可流動氧化物（Flowable Oxide，FOX）、Tonen矽氮烷（Tonen SilaZane，TOSZ）、未經摻雜的矽石玻璃（Undoped Silica Glass，USG）、硼矽石玻璃（Borosilica Glass，BSG）、磷矽石玻璃（PhosphoSilica Glass，PSG）、硼磷矽石玻璃（BoroPhosphoSilica Glass，BPSG）、電漿增強型正矽酸四乙酯（Plasma Enhanced Tetra Ethyl Ortho Silicate，PETEOS）、氟矽酸鹽玻璃（Fluoride Silicate Glass，FSG）、摻雜有碳的氧化矽（Carbon Doped Silicon Oxide，CDO）、乾凝膠（Xerogel）、氣凝膠（Aerogel）、非晶氟化碳、有機矽酸鹽玻璃（Organo Silicate Glass，OSG）、派瑞林（Parylene）、雙-苯並環丁烯（bis-benzocyclobutenes，BCB）、SiLK、聚醯亞胺、多孔聚合物材料或其組合。
可在基底100上形成第一導電連接組155。第一導電連接組155可連接至第一閘極電極120。
第一導電連接組155可包括第一閘極接觸插塞165、第一下部通孔插塞176、第一下部層間配線177、第一上部通孔插塞186及第一上部層間配線187。第一下部層間配線177形成於與第一上部層間配線187的金屬層階（metal level）不同的金屬層階處。舉例而言，第一下部層間配線177的金屬層階低於第一上部層間配線187的金屬層階。
第一閘極接觸插塞165可形成於第一閘極結構115上。第一閘極接觸插塞165可連接至第一閘極電極120。第一閘極接觸插塞165可與第一閘極電極120接觸。
第一閘極接觸插塞165可形成於第一層間絕緣層71內部的第一閘極接觸孔洞165t中。第一閘極接觸孔洞165t可暴露出第一閘極電極120。
第一閘極接觸插塞165可包括位於第一閘極電極120上的第一閘極接觸障壁層165a、第一鐵電材料層50及第一閘極接觸填充層165b。第一閘極接觸插塞165的上表面高於第一閘極結構115的上表面。
第一閘極接觸障壁層165a可沿第一閘極接觸孔洞165t的側壁及底表面延伸。
第一鐵電材料層50可形成於第一閘極接觸障壁層165a上。第一鐵電材料層50可沿第一閘極接觸孔洞165t的側壁及底表面延伸。第一鐵電材料層50的至少一部分可設置於第一閘極間隔件140的上表面140u上方。在示例性實施例中，第一鐵電材料層50的最上表面高於第一閘極間隔件140的上表面140u。
第一閘極接觸填充層165b可形成於第一鐵電材料層50上。第一閘極接觸填充層165b可填充第一閘極接觸孔洞165t。
第一下部通孔插塞176可形成於第一閘極接觸插塞165上。第一下部通孔插塞176可連接至第一閘極接觸插塞165。第一下部通孔插塞176可與第一閘極接觸插塞165接觸。
第一下部通孔插塞176可形成於第二層間絕緣層72內部的第一下部通孔孔洞176t中。第一下部通孔孔洞176t可暴露出第一閘極接觸插塞165。
第一下部通孔插塞176可包括位於第一閘極接觸插塞165上的第一下部通孔障壁層176a及第一下部通孔填充層176b。
第一下部通孔障壁層176a可沿第一下部通孔孔洞176t的側壁及底表面形成。第一下部通孔填充層176b可形成於第一下部通孔障壁層176a上。第一下部通孔填充層176b可填充第一下部通孔孔洞176t。
第一下部層間配線177可形成於第一下部通孔插塞176上。第一下部層間配線177可連接至第一下部通孔插塞176。第一下部層間配線177可與第一下部通孔插塞176接觸。
第一下部層間配線177可形成於第二層間絕緣層72內部的第一下部配線溝槽177t中。第一下部通孔孔洞176t可形成於第一下部配線溝槽177t的底表面上。舉例而言，第一下部通孔孔洞176t可連接至第一下部配線溝槽177t的底表面。
第一下部層間配線177可包括位於第一下部通孔插塞176上的第一下部配線障壁層177a及第一下部配線填充層177b。
第一下部配線障壁層177a可沿第一下部配線溝槽177t的側壁及底表面形成。第一下部配線填充層177b可形成於第一下部配線障壁層177a上。第一下部配線填充層177b可填充第一下部配線溝槽177t。
第一下部配線障壁層177a與第一下部通孔障壁層176a可藉由相同的製作製程形成，且第一下部配線填充層177b與第一下部通孔填充層176b可藉由相同的製作製程形成。舉例而言，第一下部層間配線177與第一下部通孔插塞176可使用雙鑲嵌製程（dual-damascene process）一體地形成。因此，第一下部通孔插塞176與第一下部層間配線177可達成整體結構（integral structure）。
第一上部通孔插塞186可形成於第一下部層間配線177上。第一上部通孔插塞186可連接至第一下部層間配線177。
第一上部通孔插塞186可形成於第三層間絕緣層73內部的第一上部通孔孔洞186t中。第一上部通孔插塞186可包括位於第一下部層間配線177上的第一上部通孔障壁層186a及第一上部通孔填充層186b。
第一上部通孔障壁層186a可沿第一上部通孔孔洞186t的側壁及底表面形成。第一上部通孔填充層186b可形成於第一上部通孔障壁層186a上。第一上部通孔填充層186b可填充第一上部通孔孔洞186t。
第一上部層間配線187可形成於第一上部通孔插塞186上。第一上部層間配線187可連接至第一上部通孔插塞186。第一上部層間配線187可與第一上部通孔插塞186接觸。
第一上部層間配線187可形成於第三層間絕緣層73內部的第一上部配線溝槽187t中。第一上部通孔孔洞186t可形成於第一上部配線溝槽187t的底表面上。舉例而言，第一上部通孔孔洞186t可連接至第一上部配線溝槽187t的底表面。
第一上部層間配線187可包括位於第一上部通孔插塞186上的第一上部配線障壁層187a及第一上部配線填充層187b。
第一上部配線障壁層187a可沿第一上部配線溝槽187t的側壁及底表面形成。第一上部配線填充層187b可形成於第一上部配線障壁層187a上。第一上部配線填充層187b可填充第一上部配線溝槽187t。
第一上部配線障壁層187a與第一上部通孔障壁層186a可藉由相同的製作製程形成，且第一上部配線填充層187b與第一上部通孔填充層186b可藉由相同的製作製程形成。舉例而言，第一上部層間配線187與第一上部通孔插塞186可使用雙鑲嵌製程一體地形成。因此，第一上部通孔插塞186與第一上部層間配線187可達成整體結構。
與所示情形不同，可在第一上部通孔插塞186與第一下部層間配線177之間進一步形成其他通孔插塞及層間配線。
第二導電連接組156可形成於基底100上。第二導電連接組156可連接至第一源極/汲極區150。
第二導電連接組156可包括第一源極/汲極接觸插塞160、第二下部通孔插塞171、第二下部層間配線172、第二上部通孔插塞181及第二上部層間配線182。第二下部層間配線172形成於與第二上部層間配線182的金屬層階不同的金屬層階處。第一下部層間配線177與第二下部層間配線172可形成於相同的金屬層階處，且第一上部層間配線187與第二上部層間配線182可形成於相同的金屬層階處。
第一源極/汲極接觸插塞160可形成於第一源極/汲極區150上。第一源極/汲極接觸插塞160可連接至第一源極/汲極區150。第一源極/汲極接觸插塞160可與第一源極/汲極區150接觸。
第一源極/汲極接觸插塞160可形成於第一層間絕緣層71內部的第一源極/汲極接觸孔洞160t中。第一源極/汲極接觸孔洞160t可暴露出第一源極/汲極區150。
第一源極/汲極接觸插塞160可包括位於第一源極/汲極區150上的第一源極/汲極接觸障壁層160a及第一源極/汲極接觸填充層160b。
第一源極/汲極接觸障壁層160a可沿第一源極/汲極接觸孔洞160t的側壁及底表面延伸。第一源極/汲極接觸填充層160b可形成於第一源極/汲極接觸障壁層160a上。第一源極/汲極接觸填充層160b可填充第一源極/汲極接觸孔洞160t。
第一源極/汲極接觸插塞160的上表面高於第一閘極結構115的上表面。第一源極/汲極接觸插塞160的上表面可被放置於與第一閘極接觸插塞165的上表面相同的平面上。
在根據本揭露的一些實施例的半導體裝置中，自第一閘極結構115的上表面至第一鐵電材料層50的最上表面的高度h11可相同於或大於自第一閘極結構115的上表面至第一源極/汲極接觸插塞160的上表面的高度h12。舉例而言，第一鐵電材料層50的最上表面可被定位成在與基底100的上表面垂直的垂直方向上相同於或高於第一源極/汲極接觸插塞160的上表面。
舉例而言，自第一閘極結構115的上表面至第一鐵電材料層50的最上表面的高度h11可實質上相同於自第一閘極結構115的上表面至第一源極/汲極接觸插塞160的上表面的高度h12。
第二下部通孔插塞171可形成於第一源極/汲極接觸插塞160上。第二下部通孔插塞171可連接至第一源極/汲極接觸插塞160。第二下部通孔插塞171可與第一源極/汲極接觸插塞160接觸。
第二下部通孔插塞171可形成於第二層間絕緣層72內部的第二下部通孔孔洞171t中。第二下部通孔孔洞171t可暴露出第一源極/汲極接觸插塞160。
第二下部通孔插塞171可包括位於第一源極/汲極接觸插塞160上的第二下部通孔障壁層171a及第二下部通孔填充層171b。
第二下部通孔障壁層171a可沿第二下部通孔孔洞171t的側壁及底表面形成。第二下部通孔填充層171b可形成於第二下部通孔障壁層171a上。第二下部通孔填充層171b可填充第二下部通孔孔洞171t。
第二下部層間配線172可形成於第二下部通孔插塞171上。第二下部層間配線172可連接至第二下部通孔插塞171。第二下部層間配線172可與第二下部通孔插塞171接觸。
第二下部層間配線172可形成於第二層間絕緣層72內部的第二下部配線溝槽172t中。第二下部通孔孔洞171t可形成於第二下部配線溝槽172t的底表面上。舉例而言，第二下部通孔孔洞171t可連接至第二下部配線溝槽172t的底表面。
第二下部層間配線172可包括位於第二下部通孔插塞171上的第二下部配線障壁層172a及第二下部配線填充層172b。
第二下部配線障壁層172a可沿第二下部配線溝槽172t的側壁及底表面形成。第二下部配線填充層172b可形成於第二下部配線障壁層172a上。第二下部配線填充層172b可填充第二下部配線溝槽172t。
第二下部配線障壁層172a與第二下部通孔障壁層171a可藉由相同的製作製程形成，且第二下部配線填充層172b與第二下部通孔填充層171b可藉由相同的製作製程形成。舉例而言，第二下部通孔插塞171與第二下部層間配線172可使用雙鑲嵌製程一體地形成。因此，第二下部通孔插塞171與第二下部層間配線172可達成整體結構。
第二上部通孔插塞181可形成於第二下部層間配線172上。第二上部通孔插塞181可連接至第二下部層間配線172。
第二上部通孔插塞181可形成於第三層間絕緣層73內部的第二上部通孔孔洞181t中。第二上部通孔插塞181可包括位於第二下部層間配線172上的第二上部通孔障壁層181a及第二上部通孔填充層181b。
第二上部通孔障壁層181a可沿第二上部通孔孔洞181t的側壁及底表面形成。第二上部通孔填充層181b可形成於第二上部通孔障壁層181a上。第二上部通孔填充層181b可填充第二上部通孔孔洞181t。
第二上部層間配線182可形成於第二上部通孔插塞181上。第二上部層間配線182可連接至第二上部通孔插塞181。第二上部層間配線182可與第二上部通孔插塞181接觸。
第二上部層間配線182可形成於第三層間絕緣層73內部的第二上部配線溝槽182t中。第二上部通孔孔洞181t可形成於第二上部配線溝槽182t的底表面上。舉例而言，第二上部通孔孔洞181t可連接至第二上部配線溝槽182t的底表面。
第二上部層間配線182可包括位於第二上部通孔插塞181上的第二上部配線障壁層182a及第二上部配線填充層182b。
第二上部配線障壁層182a可沿第二上部配線溝槽182t的側壁及底表面形成。第二上部配線填充層182b可形成於第二上部配線障壁層182a上。第二上部配線填充層182b可填充第二上部配線溝槽182t。
第二上部配線障壁層182a與第二上部通孔障壁層181a可藉由相同的製作製程形成，且第二上部配線填充層182b與第二上部通孔填充層181b可藉由相同的製作製程形成。舉例而言，第二上部通孔插塞181與第二上部層間配線182可使用雙鑲嵌製程一體地形成。因此，第二上部通孔插塞181與第二上部層間配線182可達成整體結構。
第一鐵電材料層50可具有鐵電特性。第一鐵電材料層50可具有足以具有鐵電特性的厚度。舉例而言，第一鐵電材料層50的厚度可大於鐵電材料層50具有鐵電特性（ferroelectric characteristic）的臨界厚度（critical thickness）。由於顯示出鐵電特性的臨界厚度可因第一鐵電材料層50的鐵電材料的種類而變化，因此第一鐵電材料層50的厚度可端視鐵電材料的種類而變化。
第一鐵電材料層50可包含例如以下中的至少一者：氧化鉿、氧化鉿鋯、氧化鋯、氧化鋇鍶鈦、氧化鋇鈦及氧化鉛鋯鈦。此處，氧化鉿鋯可為藉由以鋯（Zr）對氧化鉿進行摻雜而獲得的材料，且可為鉿（Hf）、鋯（Zr）及氧（O）的化合物。
第一鐵電材料層50可更包含摻雜在上述材料中的摻雜元素。所述摻雜元素可為選自以下的元素：鋁（Al）、鈦（Ti）、鈮（Nb）、鑭（La）、釔（Y）、鎂（Mg）、矽（Si）、鈣（Ca）、鈰（Ce）、鏑（Dy）、鉺（Er）、釓（Gd）、鍺（Ge）、鈧（Sc）、鍶（Sr）及錫（Sn）。
障壁層160a、165a、171a、172a、176a、177a、181a、182a、186a及187a中的每一者可包含例如以下中的至少一者：鉭（Ta）、氮化鉭（TaN）、鈦（Ti）、氮化鈦（TiN）、釕（Ru）、鈷（Co）、鎳（Ni）、鎳硼（NiB）、鎢（W）、氮化鎢（WN）、碳氮化鎢（WCN）、鋯（Zr）、氮化鋯（ZrN）、釩（V）、氮化釩（VN）、鈮（Nb）、氮化鈮（NbN）、鉑（Pt）、銥（Ir）及銠（Rh）。
填充層160b、165b、171b、172b、176b、177b、181b、182b、186b及187b中的每一者可包含例如鋁（Al）、銅（Cu）、鎢（W）及鈷（Co）中的至少一者。
連接至第一閘極電極120的第一導電連接組155可包括第一鐵電材料層50。然而，連接至第一源極/汲極區150的第二導電連接組156不包括鐵電材料層。
在第一導電連接組155中所包括的第一鐵電材料層50的上部部分及下部部分上形成導電層。亦即，第一導電連接組155可包括包含第一鐵電材料層50的鐵電電容器。在圖1中，藉由在第一閘極接觸障壁層165a與第一閘極接觸填充層165b之間設置第一鐵電材料層50，可界定鐵電電容器。舉例而言，第一閘極接觸障壁層165a、第一鐵電材料層50及第一閘極接觸填充層165b的層狀結構（layered structure）可用作鐵電電容器。
鐵電電容器可具有負電容。鐵電電容器具有負電容意謂當鐵電材料接收到大於特定外部能量的能量時，分子的偶極矩（dipole moment）可能改變。與普通介電電容器不同，在鐵電電容器中，可在材料的相變時產生具有負能量的區段（section）。
因此，當使用具有鐵電特性的鐵電材料層時，可實施在特定區段中具有負電容的電容器。
另一方面，當鐵電電容器與閘極電極串聯連接時，總電容可能增加。因此，施加至閘極電極的電壓可被放大。
因此，可在電晶體的閘極電極中實施電壓放大，且可提高電晶體的開關速度。亦即，可實施在室溫（room temperature）下具有小於60毫伏/十進位的次臨限擺動（SS）的電晶體。
圖2是示出根據本揭露的一些實施例的半導體裝置的圖。為了便於闡釋起見，將主要闡述與使用圖1所闡述者的不同。
參照圖2，在根據本揭露的一些實施例的半導體裝置中，第一閘極接觸插塞165可包括依序地堆疊於第一閘極電極120上的第一鐵電材料層50、第一閘極接觸障壁層165a及第一閘極接觸填充層165b。
第一閘極接觸障壁層165a可設置於第一鐵電材料層50與第一閘極接觸填充層165b之間。舉例而言，第一鐵電材料層50可與第一閘極電極120接觸。
可藉由在第一閘極接觸障壁層165a與第一閘極電極120之間設置第一鐵電材料層50來界定鐵電電容器。
圖3是示出根據本揭露的一些實施例的半導體裝置的圖。圖4是示出根據本揭露的一些實施例的半導體裝置的圖。為了便於闡釋起見，將主要闡述與使用圖1所闡述者的不同。
參照圖3及圖4，在根據本揭露的一些實施例的半導體裝置中，第一下部通孔插塞176可包括第一鐵電材料層50。
第一下部通孔插塞176可包括形成於第一閘極接觸插塞165上的第一下部通孔障壁層176a、第一鐵電材料層50及第一下部通孔填充層176b。
第一鐵電材料層50可設置於第一下部通孔障壁層176a與第一下部通孔填充層176b之間。可藉由在第一下部通孔障壁層176a與第一下部通孔填充層176b之間設置第一鐵電材料層50來界定鐵電電容器。
在示例性實施例中，第一下部通孔障壁層176a可設置於第一鐵電材料層50與第一下部通孔填充層176b之間。
第一下部層間配線177可不包括第一鐵電材料層50。第一鐵電材料層50可不沿第一下部配線填充層177b的下表面延伸。亦即，第一鐵電材料層50可不沿第一下部配線溝槽177t的底表面延伸。
自第一閘極結構115的上表面至第一鐵電材料層50的最上表面的高度h11大於自第一閘極結構115的上表面至第一源極/汲極接觸插塞160的上表面的高度h12。
在圖3中，第一下部配線填充層177b可與第一鐵電材料層50接觸。第一下部配線填充層177b可直接連接至第一下部通孔填充層176b。
在圖4中，第一下部配線填充層177b可不與第一鐵電材料層50接觸。可在第一下部配線填充層177b與第一鐵電材料層50之間設置第一下部配線障壁層177a。第一下部配線填充層177b與第一下部通孔填充層176b可藉由第一下部配線障壁層177a彼此分離。
圖5是用於闡釋根據本揭露的一些實施例的半導體裝置的圖。為便於闡釋起見，將主要闡述與使用圖1所闡述者的不同。
參照圖5，在根據本揭露的一些實施例的半導體裝置中，第一下部通孔插塞176及第一下部層間配線177可包括第一鐵電材料層50。
第一鐵電材料層50可包括沿第一下部通孔孔洞176t的側壁及底表面延伸的第一部分50a以及沿第一下部配線溝槽177t的側壁及底表面延伸的第二部分50b。
第一下部通孔插塞176可包括形成於第一閘極接觸插塞165上的第一下部通孔障壁層176a、第一鐵電材料層的第一部分50a以及第一下部通孔填充層176b。
第一下部層間配線177可包括形成於第一下部通孔插塞176上的第一下部配線障壁層177a、第一鐵電材料層的第二部分50b以及第一下部配線填充層177b。
第一鐵電材料層50可設置於障壁層176a及177a與填充層176b及177b之間。可藉由在障壁層176a及177a與填充層176b及177b之間設置第一鐵電材料層50來界定鐵電電容器。
圖6是用於闡釋根據本揭露的一些實施例的半導體裝置的圖。圖7是用於闡釋根據本揭露的一些實施例的半導體裝置的圖。圖8是用於闡釋根據本揭露的一些實施例的半導體裝置的圖。為便於闡釋起見，將主要闡述與使用圖1所闡述者的不同。
參照圖6，在根據本揭露的一些實施例的半導體裝置中，第一上部通孔插塞186可包括第一鐵電材料層50。
第一上部通孔插塞186可包括形成於第一下部層間配線177上的第一上部通孔障壁層186a、第一鐵電材料層50及第一上部通孔填充層186b。
第一鐵電材料層50可設置於第一上部通孔障壁層186a與第一上部通孔填充層186b之間。可藉由在第一上部通孔障壁層186a與第一上部通孔填充層186b之間設置第一鐵電材料層50來界定鐵電電容器。
與所示情形不同，當然，可在第一鐵電材料層50與第一上部通孔填充層186b之間設置第一上部通孔障壁層186a。第一鐵電材料層50可與第一下部配線填充層177b接觸。
儘管示出第一上部層間配線187不包括第一鐵電材料層50，但本揭露並不限於此。舉例而言，第一上部層間配線187可包括第一鐵電材料層50。
參照圖7，根據本揭露的一些實施例的半導體裝置可更包括第一插入配線195及第二插入配線190。第一插入配線195可包括第一鐵電材料層50。
第一導電連接組155可包括第一插入配線195。第一插入配線195可設置於第一閘極接觸插塞165與第一下部通孔插塞176之間。
第一插入配線195可形成於第一閘極接觸插塞165上。第一插入配線195可連接至第一閘極接觸插塞165。第一插入配線195可與第一閘極接觸插塞165接觸。
第一插入配線195可形成於插入層間絕緣層74內部的第一插入配線溝槽195t中。第一插入配線溝槽195t可暴露出第一閘極接觸插塞165。
第一插入配線195可包括位於第一閘極接觸插塞165上的第一插入配線障壁層195a、第一鐵電材料層50及第一插入配線填充層195b。第一插入配線障壁層195a及第一鐵電材料層50可沿第一插入配線溝槽195t的側壁及底表面延伸。第一插入配線填充層195b可形成於第一鐵電材料層50上。
如圖所示，可藉由在第一插入配線障壁層195a與第一插入配線填充層195b之間設置第一鐵電材料層50來界定鐵電電容器。
另一方面，與以上所示情形不同，在第一插入配線障壁層195a設置於第一鐵電材料層50與第一插入配線填充層195b之間的情形中，第一鐵電材料層50設置在第一插入配線障壁層195a與第一閘極接觸插塞165之間，藉此來界定鐵電電容器。
第二導電連接組156可包括第二插入配線190。第二插入配線190可設置於第一源極/汲極接觸插塞160與第二下部通孔插塞171之間。
第二插入配線190可形成於第一源極/汲極接觸插塞160上。第二插入配線190可連接至第一源極/汲極接觸插塞160。第二插入配線190可與第一源極/汲極接觸插塞160接觸。
第二插入配線190可形成於插入層間絕緣層74內部的第二插入配線溝槽190t中。第二插入配線溝槽190t可暴露出第一源極/汲極接觸插塞160。
第二插入配線190可包括位於第一源極/汲極接觸插塞160上的第二插入配線障壁層190a及第二插入配線填充層190b。
參照圖8，在根據本揭露的一些實施例的半導體裝置中，第一閘極結構115可更包括位於第一閘極電極120上的第一頂蓋圖案145。
第一頂蓋圖案145的上表面可被放置於與第一閘極間隔件140的上表面140u相同的平面上。
第一閘極接觸孔洞165t可穿過第一頂蓋圖案145以暴露出第一閘極電極120。
圖9是用於闡釋根據本揭露的一些實施例的半導體裝置的佈局圖。圖10至圖12是沿圖9的線A-A、B-B及C-C截取的剖視圖。圖13a至圖13e是用於闡釋第二閘極接觸插塞的上表面可具有的示例性形狀的圖。
為便於闡釋起見，不再對層間配線進行闡述，將僅使用連接至第二閘極結構215_1的導電連接組中的第二閘極接觸插塞265及通孔插塞276來闡述以下實例。此外，將僅使用連接至第二源極/汲極區250的導電連接組中的第二源極/汲極接觸插塞260來提供闡釋。
此外，儘管圖9示出形成一個第二閘極接觸插塞265，但其僅為了便於闡釋，且實施例並不限於此。
參照圖9至圖12，根據本揭露的一些實施例的半導體裝置可包括：鰭型圖案210_1、210_2、210_3、210_4、210_5及210_6；第二閘極結構215_1、215_2、215_3、215_4及215_5；第二閘極接觸插塞265；以及第二源極/汲極接觸插塞260。
基底100可包括彼此相鄰的第一主動區ACT1及第二主動區ACT2以及場區FX。場區FX可用於使第一主動區ACT1與第二主動區ACT2彼此電性隔離。儘管場區FX被示出為僅在第一主動區ACT1與第二主動區ACT2之間界定，但此是為了便於闡釋，且實施例並不限於此。舉例而言，場區FX可環繞第一主動區ACT1及第二主動區ACT2中的每一者。
所述多個鰭型圖案210_1、201_2及210_3可形成於第一主動區ACT1的基底100上。此外，所述多個鰭型圖案210_4、201_5及210_6可形成於第二主動區ACT2的基底100上。
鰭型圖案210_1、210_2、210_3、210_4、210_5及210_6可各自在第一方向X上延長。
圖中示出在第一主動區ACT1與第二主動區ACT2中形成相同數目的鰭型圖案，但本揭露並不限於此。
鰭型圖案210_1、210_2、210_3、210_4、210_5及210_6可為基底100的一部分。舉例而言，鰭型圖案210_1、210_2、210_3、210_4、210_5及210_6可自基底100磊晶生長或者可藉由對基底100進行圖案化來形成。鰭型圖案210_1、210_2、210_3、210_4、210_5及210_6可分別包含作為元素半導體材料的矽或鍺。
此外，鰭型圖案210_1、210_2、210_3、210_4、210_5及210_6可包含化合物半導體，且可包含例如IV-IV族化合物半導體或III-V族化合物半導體。IV-IV族化合物半導體可為例如：包含碳（C）、矽（Si）、鍺（Ge）及錫（Sn）中的至少兩種或更多種的二元化合物（binary compound）；三元化合物（ternary compound）；或者藉由以IV族元素對該些元素進行摻雜而獲得的化合物。舉例而言，III-V族化合物半導體可為例如藉由作為III族元素的鋁（Al）、鎵（Ga）及銦（In）中的至少一者與作為V族元素的磷（P）、砷（As）及銻（Sb）中的一者的組合而形成的二元化合物、三元化合物或四元化合物。
可在基底100上形成場絕緣層105。場絕緣層105可界定鰭型圖案210_1、210_2、210_3、210_4、210_5及210_6。場絕緣層105可設置於鰭型圖案210_1、210_2、210_3、210_4、210_5及210_6的側壁的一部分上。
場絕緣層105可包括例如氧化矽層、氮化矽層及氮氧化矽層中的至少一者。
第二閘極結構215_1、215_2、215_3、215_4及215_5可形成於基底100上。第二閘極結構215_1、215_2、215_3、215_4及215_5可在第二方向Y上延長。
第二閘極結構215_1、215_2、215_3、215_4及215_5可形成於第一主動區ACT1、場區FX及第二主動區ACT2之上。第二閘極結構215_1、215_2、215_3、215_4及215_5可形成於鰭型圖案210_1、210_2、210_3、210_4、210_5及210_6上。第二閘極結構215_1、215_2、215_3、215_4及215_5可與鰭型圖案210_1、210_2、210_3、210_4、210_5及210_6相交。
第二閘極結構215_1可包括第二界面層235_1、第二閘極絕緣層230_1及第二閘極電極220_1。第二閘極結構215_1可包括形成於第二閘極電極220_1的側壁上的第二閘極間隔件240_1。
第二界面層235_1可沿突出超過場絕緣層105的上表面的鰭型圖案210_1及210_4的輪廓形成。第二閘極絕緣層230_1可沿突出超過場絕緣層105的上表面的鰭型圖案210_1及210_4的輪廓形成。第二閘極電極220_1可形成於第二閘極絕緣層230_1上。
第二源極/汲極區250可形成於設置於第一主動區ACT1中的鰭型圖案210_1、210_2及210_3上。當然，可在設置於第二主動區ACT2中的鰭型圖案210_4、210_5及210_6上形成源極/汲極區。儘管第二源極/汲極區250被示出為具有彼此耦合的形狀，但實施例並不限於此。
第一層間絕緣層71可包括第一下部層間絕緣層71a及第一上部層間絕緣層71b。可參照第二閘極間隔件240_1的上表面240u來劃分第一下部層間絕緣層71a及第一上部層間絕緣層71b。
第二閘極接觸插塞265可形成於第二閘極電極220_1上。第二閘極接觸插塞265可連接至第二閘極電極220_1。第二閘極接觸插塞265可與第二閘極電極220_1接觸。
第二閘極接觸插塞265可形成於第一上部層間絕緣層71b內部的第二閘極接觸孔洞265t中。第二閘極接觸孔洞265t可暴露出第二閘極電極220_1的一部分。
第二閘極接觸插塞265可包括位於第二閘極電極220_1上的第二閘極接觸障壁層265a、第二鐵電材料層55及第二閘極接觸填充層265b。第二閘極接觸插塞265的上表面高於第二閘極結構215_1的上表面。
第二閘極接觸障壁層265a可沿第二閘極接觸孔洞265t的側壁及底表面延伸。
第二鐵電材料層55可形成於第二閘極接觸障壁層265a上。第二鐵電材料層55可沿第二閘極接觸孔洞265t的側壁及底表面延伸。第二鐵電材料層55的至少一部分可設置於第二閘極間隔件240_1的上表面240u上方。以其他方式，第二鐵電材料層55的最上表面高於第二閘極間隔件240_1的上表面240u。
第二閘極接觸填充層265b可形成於第二鐵電材料層55上。第二閘極接觸填充層265b可填充第二閘極接觸孔洞265t。
與所示情形不同，第二閘極接觸障壁層265a可設置於第二鐵電材料層55與第二閘極接觸填充層265b之間。
由於第二閘極接觸孔洞265t暴露出第二閘極電極220_1的一部分，因此第二閘極接觸插塞265在第二方向Y上的寬度W12小於第二閘極電極220_1在第二方向Y上的寬度。
第二閘極接觸插塞265可在第一方向X上延長。舉例而言，第二閘極接觸插塞265在第一方向X上的寬度W11可大於第二閘極接觸插塞265在第二方向Y上的寬度W12。
此外，第二閘極接觸插塞265在第一方向X上的寬度W11可不僅大於第二閘極電極220_1在第一方向X上的寬度，且亦大於第二閘極結構215_1在第一方向X上的寬度。
第二閘極接觸插塞265可設置於第一主動區ACT1與第二主動區ACT2之間的場區FX的基底100上。第二閘極接觸插塞265可與設置於場區FX的基底100上的第二閘極電極220_1接觸。
與所示情形不同，第二閘極接觸插塞265可設置於其中未形成第一主動區ACT1及第二主動區ACT2且第二閘極結構215_1的遠端（distal end）所位在的基底100上。
可在第二閘極接觸插塞265上形成通孔插塞276。通孔插塞276可連接至第二閘極接觸插塞265。通孔插塞276可與第二閘極接觸插塞265接觸。
通孔插塞276可形成於第二層間絕緣層72內部的通孔孔洞276t中。通孔孔洞276t可暴露出第二閘極接觸插塞265。
通孔插塞276可包括位於第二閘極接觸插塞265上的通孔障壁層276a及通孔填充層276b。
通孔障壁層276a可沿通孔孔洞276t的側壁及底表面形成。通孔填充層276b可形成於通孔障壁層276a上。通孔填充層276b可填充通孔孔洞276t。
第二源極/汲極接觸插塞260可形成於相鄰的第二閘極結構215_1、215_2、215_3、215_4及215_5之間的鰭型圖案210_1、210_2、210_3、210_4、210_5及210_6上。
第二源極/汲極接觸插塞260可形成於第二源極/汲極區250上。第二源極/汲極接觸插塞260可連接至第二源極/汲極區250。第二源極/汲極接觸插塞260可與第二源極/汲極區250接觸。
第二源極/汲極接觸插塞260可形成於第一層間絕緣層71內部的第二源極/汲極接觸孔洞260t中。第二源極/汲極接觸孔洞260t可暴露出第二源極/汲極區250。
第二源極/汲極接觸插塞260可包括位於第二源極/汲極區250上的第二源極/汲極接觸障壁層260a及第二源極/汲極接觸填充層260b。
第二源極/汲極接觸障壁層260a可沿第二源極/汲極接觸孔洞260t的側壁及底表面延伸。第二源極/汲極接觸填充層260b可形成於第二源極/汲極接觸障壁層260a上。第二源極/汲極接觸填充層260b可填充第二源極/汲極接觸孔洞260t。
第二源極/汲極接觸插塞260的上表面可高於第二閘極結構215_1的上表面。第二源極/汲極接觸插塞260的上表面可放置於與第二閘極接觸插塞265的上表面相同的平面上。
將使用圖13a至圖13e來闡述第二閘極接觸插塞的上表面265u的形狀。
圖13a至圖13c示出第二閘極接觸插塞（圖9的265）在特定方向上延長的情形。圖13d及圖13e示出第二閘極接觸插塞265不在特定方向上延長的情形。
在圖13a中，第二閘極接觸插塞的上表面的邊界265up可具有矩形形狀。
在圖13b中，第二閘極接觸插塞的上表面的邊界265up可具有帶圓形隅角（rounded corner）的矩形形狀。
在圖13c中，第二閘極接觸插塞的上表面的邊界265up可具有橢圓形狀。
在圖13d中，第二閘極接觸插塞的上表面的邊界265up可具有正方形形狀。
在圖13e中，第二閘極接觸插塞的上表面的邊界265up可具有圓形形狀。
與圖13d及圖13e中所示的形狀不同，第二閘極接觸插塞的上表面的邊界265up亦可為帶有圓形隅角的正方形形狀。
圖14及圖15是用於闡釋根據本揭露的一些實施例的半導體裝置的圖。為便於闡釋起見，將主要闡述與使用圖9至圖12所闡述者的不同。
參照圖14及圖15，在根據本揭露的一些實施例的半導體裝置中，第二閘極結構215_1可更包括位於第二閘極電極220_1上的第二頂蓋圖案245。
第二閘極接觸孔洞265t可穿透第二頂蓋圖案245的一部分以暴露出第二閘極電極220_1的一部分。
圖16是用於闡釋根據本揭露的一些實施例的半導體裝置的圖。圖17是用於闡釋根據本揭露的一些實施例的半導體裝置的圖。為便於闡釋起見，將主要闡述與使用圖9至圖12所闡述者的不同。
參照圖16，在根據本揭露的一些實施例的半導體裝置中，第一主動區ACT1及第二主動區ACT2可由深溝槽DT界定。
以另一方式，形成有深溝槽DT的部分可為場區FX。
深溝槽DT較界定鰭型圖案210_1及210_4的溝槽深。
參照圖17，在根據本揭露的一些實施例的半導體裝置中，可在場區FX中形成自基底100突出的突出圖案200PF。
場絕緣層105可覆蓋突出圖案200PF的上表面。亦即，突出圖案200PF的上表面不突出超過場絕緣層105的上表面。
圖18是用於闡釋根據本揭露的一些實施例的半導體裝置的佈局圖。圖19是用於闡釋根據本揭露的一些實施例的半導體裝置的佈局圖。圖20是用於闡釋根據本揭露的一些實施例的半導體裝置的佈局圖。為便於闡釋起見，將主要闡述與使用圖9至圖12所闡述者的不同，且圖18至圖20中未示出通孔插塞（圖9的276）。
參照圖18，在根據本揭露的一些實施例的半導體裝置中，第二閘極接觸插塞265可在第二方向Y上延長。
第二閘極接觸插塞265在第一方向X上的寬度W11可小於第二閘極接觸插塞265在第二方向Y上的寬度W12。
參照圖19，在根據本揭露的一些實施例的半導體裝置中，第二閘極接觸插塞265可形成於第一主動區ACT1的基底100上。
第二閘極接觸插塞265可設置於彼此相鄰的第二源極/汲極接觸插塞260之間。
參照圖20，在根據本揭露的一些實施例的半導體裝置中，第二閘極接觸插塞265可形成於第一主動區ACT1及場區FX之上。
第二閘極接觸插塞265的一部分可形成於場區FX的基底100上。第二閘極接觸插塞265的剩餘部分可形成於第一主動區ACT1的基底100上。
圖21是用於闡釋根據本揭露的一些實施例的半導體裝置的佈局圖。圖22是沿圖21的線D-D截取的剖視圖。為便於闡釋起見，將主要闡述與使用圖9至圖12所闡述者的不同。
參照圖21及圖22，根據本揭露的一些實施例的半導體裝置可更包括第三插入配線295。
第三插入配線295可設置於第二閘極接觸插塞265與通孔插塞276之間。第三插入配線295可連接至第二閘極接觸插塞265及通孔插塞276。第三插入配線295可與第二閘極接觸插塞265接觸。
第三插入配線295可形成於插入層間絕緣層74內部的第三插入配線溝槽295t中。第三插入配線溝槽295t可暴露出第二閘極接觸插塞265。
第三插入配線295可包括位於第二閘極接觸插塞265上的第三插入配線障壁層295a及第三插入配線填充層295b。第三插入配線障壁層295a可沿第三插入配線溝槽295t的側壁及底表面延伸。第三插入配線填充層295b可形成於第三插入配線障壁層295a上。
第三插入配線295可形成於至少兩個或更多個第二閘極結構215_1及215_2之上。舉例而言，第三插入配線295可延伸至連接至第二閘極接觸插塞265的第二閘極結構215_1的上表面上，且延伸至相鄰的第二閘極結構215_2的上表面上。在示例性實施例中，第三插入配線295的一部分可延伸至連接至第二閘極接觸插塞265的第二閘極結構215_1的上表面上。第三插入配線295的另一部分可延伸至相鄰的第二閘極結構215_2的上表面上。
通孔插塞276可設置於基底100上的彼此相鄰的第二閘極結構215_1與215_2之間，但並不限於此。
與所示情形不同，第三插入配線295亦可形成於三個或更多個第二閘極結構215_1、215_2、215_3、215_4及215_5之上。
圖23是用於闡釋根據本揭露的一些實施例的半導體裝置的圖。為便於闡釋起見，將主要闡述與使用圖21及圖22所闡述者的不同。
參照圖23，在根據本揭露的一些實施例的半導體裝置中，第三插入配線295可包括第二鐵電材料層55。
可藉由在第三插入配線障壁層295a與第三插入配線填充層295b之間設置第二鐵電材料層55來界定鐵電電容器。
與所示情形不同，可藉由在第三插入配線障壁層295a與第二閘極接觸插塞265之間設置第二鐵電材料層55來界定鐵電電容器。
圖24是用於闡釋根據本揭露的一些實施例的半導體裝置的佈局圖。圖25是沿圖24的線D-D截取的剖視圖。為便於闡釋起見，將主要闡述與使用圖21及圖23所闡述者的不同。
參照圖24及圖25，根據本揭露的一些實施例的半導體裝置可更包括設置於第三插入配線295與第二閘極結構215_2之間的第三閘極接觸插塞266。
第三閘極接觸插塞266可形成於第二閘極電極220_2上。第三閘極接觸插塞266可連接至第二閘極電極220_2。第三閘極接觸插塞266可與第二閘極電極220_2接觸。
第三閘極接觸插塞266可形成於第一上部層間絕緣層71b內部的第三閘極接觸孔洞266t中。第三閘極接觸孔洞266t可暴露出第二閘極電極220_2的一部分。
第三閘極接觸插塞266可包括位於第二閘極電極220_2上的第三閘極接觸障壁層266a及第三閘極接觸填充層266b。第三閘極接觸插塞266的上表面高於第二閘極結構215_2的上表面。
第三閘極接觸障壁層266a可沿第三閘極接觸孔洞266t的側壁及底表面延伸。第三閘極接觸填充層266b可形成於第三閘極接觸障壁層266a上。第三閘極接觸填充層266b可填充第三閘極接觸孔洞266t。
第三閘極接觸插塞266可連接至第三插入配線295。
與圖9至圖25中所闡述的情形不同，第二鐵電材料層55可包括於在後段（back-end-of-line，BEOL）製程中形成的通孔插塞及層間配線中的至少一個位置中，如圖3至圖6中所述。
總結所述詳細說明，熟習此項技術者將理解，在不實質上背離本揭露的原理的條件下可對較佳實施例作出許多變型及修改。因此，本揭露所揭露的較佳實施例僅用於通常意義及闡述性意義，而並非用以限制目的。
50:第一鐵電材料層/鐵電材料層 50a:第一部分 50b:第二部分 55:第二鐵電材料層 71:第一層間絕緣層 71a:第一下部層間絕緣層 71b:第一上部層間絕緣層 72:第二層間絕緣層 73:第三層間絕緣層 74:插入層間絕緣層 100:基底 101:元件隔離膜 105:場絕緣層 115:第一閘極結構 120:第一閘極電極 130:第一閘極絕緣層 135:第一界面層 140:第一閘極間隔件 140u、240u、265u:上表面 145:第一頂蓋圖案 150:第一源極/汲極區 155:第一導電連接組 156:第二導電連接組 160:第一源極/汲極接觸插塞 160a:第一源極/汲極接觸障壁層/障壁層 160b:第一源極/汲極接觸填充層/填充層 160t:第一源極/汲極接觸孔洞 165:第一閘極接觸插塞 165a、171a、172a、176a、177a、181a、182a、186a、187a:障壁層 165b、171b、172b、176b、177b、181b、182b、186b、187b:填充層 165t:第一閘極接觸孔洞 171:第二下部通孔插塞 171t:第二下部通孔孔洞 172:第二下部層間配線 172t:第二下部配線溝槽 176:第一下部通孔插塞 176t:第一下部通孔孔洞 177:第一下部層間配線 177t:第一下部配線溝槽 181:第二上部通孔插塞 181t:第二上部通孔孔洞 182:第二上部層間配線 182t:第二上部配線溝槽 186:第一上部通孔插塞 186t:第一上部通孔孔洞 187:第一上部層間配線 187t:第一上部配線溝槽 190:第二插入配線 190a:第二插入配線障壁層 190b:第二插入配線填充層 190t:第二插入配線溝槽 195:第一插入配線 195a:第一插入配線障壁層 195b:第一插入配線填充層 195t:第一插入配線溝槽 200PF:突出圖案 210_1、210_2、210_3、210_4、210_5、210_6:鰭型圖案 215_1、215_2、215_3、215_4、215_5:第二閘極結構 220_1、220_2:第二閘極電極 230_1、230_2:第二閘極絕緣層 235_1:第二界面層 240_1、240_2:第二閘極間隔件 245:第二頂蓋圖案 250:第二源極/汲極區 260:第二源極/汲極接觸插塞 260a:第二源極/汲極接觸障壁層 260b:第二源極/汲極接觸填充層 260t:第二源極/汲極接觸孔洞 265:第二閘極接觸插塞 265a:第二閘極接觸障壁層 265b:第二閘極接觸填充層 265t:第二閘極接觸孔洞 265up:邊界 266:第三閘極接觸插塞 266a:第三閘極接觸障壁層 266b:第三閘極接觸填充層 266t:第三閘極接觸孔洞 276:通孔插塞 276a:通孔障壁層 276b:通孔填充層 276t:通孔孔洞 295:第三插入配線 295a:第三插入配線障壁層 295b:第三插入配線填充層 295t:第三插入配線溝槽 A-A、B-B、C-C、D-D:線 ACT1:第一主動區 ACT2:第二主動區 DT:深溝槽 FX:場區 h11、h12:高度 W11、W12:寬度 X:第一方向 Y:第二方向
藉由參照所附圖式詳細闡述本揭露的示例性實施例，本揭露的以上及其他態樣以及特徵將變得更顯而易見，在所附圖式中： 圖1是用於闡釋根據本揭露的一些實施例的半導體裝置的圖。 圖2是用於闡釋根據本揭露的一些實施例的半導體裝置的圖。 圖3是用於闡釋根據本揭露的一些實施例的半導體裝置的圖。 圖4是用於闡釋根據本揭露的一些實施例的半導體裝置的圖。 圖5是用於闡釋根據本揭露的一些實施例的半導體裝置的圖。 圖6是用於闡釋根據本揭露的一些實施例的半導體裝置的圖。 圖7是用於闡釋根據本揭露的一些實施例的半導體裝置的剖視圖。 圖8是用於闡釋根據本揭露的一些實施例的半導體裝置的圖。 圖9是用於闡釋根據本揭露的一些實施例的半導體裝置的佈局圖。 圖10至圖12是沿圖9的線A-A、B-B及C-C截取的剖視圖。 圖13a至圖13e是用於闡釋第二閘極接觸插塞的上表面可具有的示例性形狀的圖。 圖14及圖15是用於闡釋根據本揭露的一些實施例的半導體裝置的圖。 圖16是用於闡釋根據本揭露的一些實施例的半導體裝置的圖。 圖17是用於闡釋根據本揭露的一些實施例的半導體裝置的圖。 圖18是用於闡釋根據本揭露的一些實施例的半導體裝置的佈局圖。 圖19是用於闡釋根據本揭露的一些實施例的半導體裝置的佈局圖。 圖20是用於闡釋根據本揭露的一些實施例的半導體裝置的佈局圖。 圖21是用於闡釋根據本揭露的一些實施例的半導體裝置的佈局圖。 圖22是沿圖21的線D-D截取的剖視圖。 圖23是用於闡釋根據本揭露的一些實施例的半導體裝置的圖。 圖24是用於闡釋根據本揭露的一些實施例的半導體裝置的佈局圖。 圖25是沿圖24的線D-D截取的剖視圖。
50:第一鐵電材料層/鐵電材料層
71:第一層間絕緣層
72:第二層間絕緣層
73:第三層間絕緣層
100:基底
101:元件隔離膜
115:第一閘極結構
120:第一閘極電極
130:第一閘極絕緣層
135:第一界面層
140:第一閘極間隔件
140u:上表面
150:第一源極/汲極區
155:第一導電連接組
156:第二導電連接組
160:第一源極/汲極接觸插塞
160a:第一源極/汲極接觸障壁層/障壁層
160b:第一源極/汲極接觸填充層/填充層
160t:第一源極/汲極接觸孔洞
165:第一閘極接觸插塞
165a、171a、172a、176a、177a、181a、182a、186a、187a:障壁層
165b、171b、172b、176b、177b、181b、182b、186b、187b:填充層
165t:第一閘極接觸孔洞
171:第二下部通孔插塞
171t:第二下部通孔孔洞
172:第二下部層間配線
172t:第二下部配線溝槽
176:第一下部通孔插塞
176t:第一下部通孔孔洞
177:第一下部層間配線
177t:第一下部配線溝槽
181:第二上部通孔插塞
181t:第二上部通孔孔洞
182:第二上部層間配線
182t:第二上部配線溝槽
186:第一上部通孔插塞
186t:第一上部通孔孔洞
187:第一上部層間配線
187t:第一上部配線溝槽
h11、h12:高度

Claims (19)

  1. 一種半導體裝置，包括：基底；閘極結構，在所述基底上，所述閘極結構包括閘極間隔件及閘極電極，所述閘極電極在第一方向上延伸且具有在所述基底的主動區上的第一部分以及在所述基底的場區上的第二部分；以及第一導電連接組，在所述閘極結構的所述閘極電極的所述第一部分上，所述第一導電連接組包括鐵電材料層，其中所述鐵電材料層的至少一部分設置於所述閘極間隔件的上表面上方，其中所述第一導電連接組包括與所述閘極電極接觸的閘極接觸插塞，且其中所述閘極接觸插塞在所述第一方向上的第一寬度小於所述閘極電極的所述第一部分在所述第一方向上的寬度。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述第一導電連接組與所述閘極電極接觸。
  3. 如申請專利範圍第2項所述的半導體裝置，更包括：源極/汲極區，設置於與所述閘極結構的至少一側相鄰的區上；以及源極/汲極接觸插塞，連接至所述源極/汲極區，其中所述第一導電連接組包括閘極接觸插塞，且所述源極/汲極接觸插塞的上表面自所述基底的上表面定位 在與所述閘極接觸插塞的上表面實質上相同的高度處。
  4. 如申請專利範圍第1項所述的半導體裝置，其中所述閘極接觸插塞包括所述鐵電材料層。
  5. 如申請專利範圍第4項所述的半導體裝置，其中所述閘極接觸插塞更包括障壁導電層及填充導電層，且所述鐵電材料層設置於所述障壁導電層與所述填充導電層之間。
  6. 如申請專利範圍第1項所述的半導體裝置，其中所述第一導電連接組更包括第一通孔插塞及第一層間配線，且所述第一通孔插塞與所述閘極接觸插塞接觸。
  7. 如申請專利範圍第6項所述的半導體裝置，其中所述第一導電連接組更包括在所述第一層間配線上方的第二通孔插塞及第二層間配線。
  8. 如申請專利範圍第1項所述的半導體裝置，其中所述第一導電連接組更包括在所述閘極接觸插塞上的通孔插塞及層間配線，所述通孔插塞與所述閘極接觸插塞接觸，所述通孔插塞包括第一填充導電層，且所述層間配線包括連接至所述第一填充導電層的第二填充導電層。
  9. 如申請專利範圍第1項所述的半導體裝置，更包括：源極/汲極區，設置於所述基底的與所述閘極結構的至少一側 相鄰的區中；以及第二導電連接組，連接至所述源極/汲極區，其中所述第二導電連接組不包含鐵電材料層。
  10. 一種半導體裝置，包括：基底，具有主動區及界定所述主動區的場區；閘極結構包括閘極電極，所述閘極電極具有在所述基底的所述主動區上的第一部分以及在所述基底的所述場區上的第二部分；源極/汲極區，設置於所述基底的與所述閘極結構的至少一側直接相鄰的區中；第一導電連接組，在所述閘極電極的所述第一部分上，所述第一導電連接組連接至所述閘極電極的所述第一部分且包括第一鐵電材料層；以及未連接至所述第一導電連接組的第二導電連接組，連接至所述源極/汲極區且設置於所述源極/汲極區上，其中所述第一導電連接組包括與所述閘極電極接觸的閘極接觸插塞，所述第二導電連接組包括與所述源極/汲極區接觸的源極/汲極接觸插塞，所述閘極接觸插塞的上表面自所述基底的上表面定位在與所述源極/汲極接觸插塞的上表面實質上相同的高度處，且自所述閘極結構的上表面至所述第一鐵電材料層的最上表面 的高度等於或大於自所述閘極結構的所述上表面至所述源極/汲極接觸插塞的所述上表面的高度。
  11. 如申請專利範圍第10項所述的半導體裝置，其中所述第二導電連接組不包括鐵電材料層。
  12. 如申請專利範圍第10項所述的半導體裝置，其中所述閘極接觸插塞包括所述第一鐵電材料層。
  13. 如申請專利範圍第10項所述的半導體裝置，其中所述第一導電連接組包括連接至所述閘極接觸插塞的通孔插塞及層間配線，且所述第一鐵電材料層包括在所述通孔插塞及所述層間配線中的至少一者中。
  14. 一種半導體裝置，包括：基底，包括主動區及場區；第一閘極電極，在所述基底上，所述第一閘極電極在第一方向上在所述主動區及所述場區之上延伸且包括在所述主動區上的第一部分及在所述場區上的第二部分；以及第一閘極接觸插塞，在所述第一閘極電極的所述第一部分上，所述第一閘極接觸插塞連接至所述第一閘極電極且包括鐵電材料層，其中所述第一閘極接觸插塞在所述第一方向上的寬度小於所述第一閘極電極的所述第一部分在所述第一方向上的寬度。
  15. 如申請專利範圍第14項所述的半導體裝置， 其中所述第一閘極接觸插塞在與所述第一方向交叉的第二方向上具有的第二寬度小於所述第一閘極接觸插塞在所述第一方向上具有的第一寬度。
  16. 如申請專利範圍第14項所述的半導體裝置，其中所述第一閘極接觸插塞在與所述第一方向交叉的第二方向上具有的第二寬度大於所述第一閘極接觸插塞在所述第一方向上具有的第一寬度。
  17. 如申請專利範圍第14項所述的半導體裝置，其中所述第一閘極接觸插塞與所述第一閘極電極接觸。
  18. 如申請專利範圍第14項所述的半導體裝置，更包括：通孔插塞，在所述第一閘極接觸插塞上；以及插入配線，設置於所述第一閘極接觸插塞與所述通孔插塞之間。
  19. 如申請專利範圍第18項所述的半導體裝置，更包括：第二閘極電極，在所述第一方向上在所述主動區及所述場區之上延伸；以及第二閘極接觸插塞，在所述第二閘極電極上，其中所述插入配線更設置於所述第二閘極接觸插塞與所述通孔插塞之間，且將所述第二閘極接觸插塞連接至所述第一閘極接觸插塞。
TW108123771A 2018-07-06 2019-07-05 半導體裝置 TWI822809B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2018-0078671 2018-07-06
KR20180078671 2018-07-06
KR1020180133386A KR102486469B1 (ko) 2018-07-06 2018-11-02 반도체 장치
KR10-2018-0133386 2018-11-02

Publications (2)

Publication Number Publication Date
TW202017136A TW202017136A (zh) 2020-05-01
TWI822809B true TWI822809B (zh) 2023-11-21

Family

ID=69369483

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108123771A TWI822809B (zh) 2018-07-06 2019-07-05 半導體裝置

Country Status (3)

Country Link
US (2) US11799013B2 (zh)
KR (1) KR102486469B1 (zh)
TW (1) TWI822809B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11563167B2 (en) * 2018-09-26 2023-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for an MRAM device with a multi-layer top electrode
US11450676B2 (en) * 2020-02-27 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric random access memory device with a three-dimensional ferroelectric capacitor
DE102020113099A1 (de) 2020-02-27 2021-09-02 Taiwan Semiconductor Manufacturing Co., Ltd. Ferroelektrische direktzugriffsspeichervorrichtung mit einem dreidimensionalen ferroelektrischen kondensator
US11322505B2 (en) * 2020-06-30 2022-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric random access memory devices and methods
KR20220014587A (ko) * 2020-07-29 2022-02-07 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US11315874B2 (en) * 2020-09-15 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Cell structure with intermediate metal layers for power supplies

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080121953A1 (en) * 2006-09-12 2008-05-29 Texas Instruments Incorporated Enhanced local interconnects employing ferroelectric electrodes
TW201312746A (zh) * 2011-09-01 2013-03-16 Fujitsu Ltd 半導體裝置
TW201320279A (zh) * 2011-11-15 2013-05-16 Hynix Semiconductor Inc 用於增加位元線接觸面積的半導體裝置及包括其之模組和系統

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3247855A (en) 1962-03-13 1966-04-26 Massey Ferguson Ltd Auxiliary rethresher for a combine
JP4282245B2 (ja) * 2001-01-31 2009-06-17 富士通株式会社 容量素子及びその製造方法並びに半導体装置
JP3630671B2 (ja) * 2003-01-31 2005-03-16 沖電気工業株式会社 強誘電体キャパシタ、強誘電体キャパシタを具える半導体装置、強誘電体キャパシタの製造方法及び半導体装置の製造方法
JP2007036126A (ja) * 2005-07-29 2007-02-08 Fujitsu Ltd 半導体装置とその製造方法
KR100791074B1 (ko) 2006-08-23 2008-01-02 삼성전자주식회사 귀금속을 함유하는 장벽막을 갖는 콘택 구조체, 이를채택하는 강유전체 메모리 소자 및 그 제조방법들
US9496297B2 (en) * 2013-12-05 2016-11-15 Optiz, Inc. Sensor package with cooling feature and method of making same
US20160005749A1 (en) 2014-07-01 2016-01-07 Qualcomm Incorporated Series ferroelectric negative capacitor for multiple time programmable (mtp) devices
US10374086B2 (en) 2015-12-04 2019-08-06 The Regents Of The University Of California 3D transistor having a gate stack including a ferroelectric film
TWI731863B (zh) 2016-06-30 2021-07-01 聯華電子股份有限公司 氧化物半導體電晶體以及其製作方法
US10050143B2 (en) 2016-09-13 2018-08-14 International Business Machines Corporation Integrated ferroelectric capacitor/ field effect transistor structure
US10937783B2 (en) 2016-11-29 2021-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10686072B2 (en) 2016-12-14 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing methods thereof
US10229921B2 (en) 2017-02-03 2019-03-12 International Business Machines Corporation Structure featuring ferroelectric capacitance in interconnect level for steep sub-threshold complementary metal oxide semiconductor transistors
US10446659B2 (en) 2017-10-13 2019-10-15 Globalfoundries Inc. Negative capacitance integration through a gate contact
US10170520B1 (en) 2018-02-12 2019-01-01 International Business Machines Corporation Negative-capacitance steep-switch field effect transistor with integrated bi-stable resistive system
US10937887B2 (en) * 2018-07-06 2021-03-02 Samsung Electronics Co., Ltd. Semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080121953A1 (en) * 2006-09-12 2008-05-29 Texas Instruments Incorporated Enhanced local interconnects employing ferroelectric electrodes
TW201312746A (zh) * 2011-09-01 2013-03-16 Fujitsu Ltd 半導體裝置
TW201320279A (zh) * 2011-11-15 2013-05-16 Hynix Semiconductor Inc 用於增加位元線接觸面積的半導體裝置及包括其之模組和系統

Also Published As

Publication number Publication date
US20240014288A1 (en) 2024-01-11
US20220352342A1 (en) 2022-11-03
US12107139B2 (en) 2024-10-01
US11799013B2 (en) 2023-10-24
KR102486469B1 (ko) 2023-01-09
TW202017136A (zh) 2020-05-01
KR20200010974A (ko) 2020-01-31

Similar Documents

Publication Publication Date Title
TWI822809B (zh) 半導體裝置
US11387345B2 (en) Semiconductor device
US11063065B2 (en) Semiconductor device having a negative capacitance using ferroelectrical material
US11398425B2 (en) Semiconductor devices with insulated source/drain jumper structures
US20220069092A1 (en) Semiconductor devices
KR20170087634A (ko) 반도체 장치 및 이의 제조 방법
US20240072140A1 (en) Semiconductor device and method of fabricating the same
CN113937102A (zh) 半导体器件
TW202211405A (zh) 半導體裝置
US10916534B2 (en) Semiconductor device
KR20220054999A (ko) 반도체 장치
US20240038841A1 (en) Semiconductor device and method for fabricating the same
KR20200005419A (ko) 반도체 장치
KR102675935B1 (ko) 반도체 소자
US20220254650A1 (en) Semiconductor device and a method of manufacturing the semiconductor device
US20240120393A1 (en) Semiconductor device
US20240154042A1 (en) Semiconductor device
TW202414838A (zh) 三維半導體裝置
TW202418557A (zh) 半導體裝置
KR20230012669A (ko) 반도체 장치
KR20230022608A (ko) 반도체 장치 제조 방법
KR20240104576A (ko) 반도체 장치
CN116264230A (zh) 半导体器件
TW202141800A (zh) 半導體裝置