KR20170051130A - 반도체 디바이스 및 이의 제조 방법 - Google Patents

반도체 디바이스 및 이의 제조 방법 Download PDF

Info

Publication number
KR20170051130A
KR20170051130A KR1020160022691A KR20160022691A KR20170051130A KR 20170051130 A KR20170051130 A KR 20170051130A KR 1020160022691 A KR1020160022691 A KR 1020160022691A KR 20160022691 A KR20160022691 A KR 20160022691A KR 20170051130 A KR20170051130 A KR 20170051130A
Authority
KR
South Korea
Prior art keywords
gate
gate structure
electrode layer
layer
gate electrode
Prior art date
Application number
KR1020160022691A
Other languages
English (en)
Inventor
치헝 시에
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20170051130A publication Critical patent/KR20170051130A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13067—FinFET, source/drain region shapes fins on the silicon surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

반도체 디바이스는, 각각 제1 및 제2 채널 영역을 포함하는 제1 및 제2 FET을 포함한다. 제1 및 제2 FET은 각각 제1 및 제2 게이트 구조물을 포함한다. 제1 및 제2 게이트 구조물은, 제1 및 제2 채널 영역 위에 형성된 제1 및 제2 게이트 유전체 층, 및 제1 및 제2 게이트 유전체 층 위에 형성된 제1 및 제2 게이트 유전체 층을 포함한다. 제1 및 제2 게이트 구조물은 제1 방향을 따라 정렬된다. 제1 게이트 구조물 및 제2 게이트 구조물은 절연 재료로 제조된 분리 플러그에 의해 분리된다. 제1 게이트 전극 층은 분리 플러그의 측벽과 접촉한다.

Description

반도체 디바이스 및 이의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 개시는 반도체 집적 회로에 관한 것으로, 보다 상세하게는 핀 구조물을 갖는 반도체 디바이스 및 그의 제조 프로세스에 관한 것이다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능, 및 더 낮은 비용을 추구하여 나노미터 기술 프로세스 노드로 진전함에 따라, 제조 및 설계 쟁점 둘 다로부터의 도전과제는 핀 전계 효과 트랜지스터(FinFET; fin field effect transistor)와 같은 3차원 설계의 개발을 일으켰다. FinFET 디바이스는 통상적으로, 높은 종횡비를 갖는 반도체 핀을 포함하며, 여기에 반도체 트랜지스터 디바이스의 채널 및 소스/드레인 영역이 형성된다. 핀 구조물의 측면 위에 이를 따라(예를 들어, 감쌈) 게이트가 형성되며, 채널 및 소스/드레인 영역의 증가된 표면적의 이점을 이용하여 더 빠르고 보다 신뢰성있고 잘 제어되는 반도체 트랜지스터 디바이스를 생성한다. 높은 전기적 유전 상수를 갖는 하이 k(high-k) 게이트 유전체와 함께 금속 게이트 구조물이 종종 FinFET 디바이스에 사용되고, 게이트 교체(gate-replacement) 기술에 의해 제조된다.
반도체 디바이스는, 각각 제1 및 제2 채널 영역을 포함하는 제1 및 제2 FET을 포함한다. 제1 및 제2 FET은 각각 제1 및 제2 게이트 구조물을 포함한다. 제1 및 제2 게이트 구조물은, 제1 및 제2 채널 영역 위에 형성된 제1 및 제2 게이트 유전체 층, 및 제1 및 제2 게이트 유전체 층 위에 형성된 제1 및 제2 게이트 유전체 층을 포함한다. 제1 및 제2 게이트 구조물은 제1 방향을 따라 정렬된다. 제1 게이트 구조물 및 제2 게이트 구조물은 절연 재료로 제조된 분리 플러그에 의해 분리된다. 제1 게이트 전극 층은 분리 플러그의 측벽과 접촉한다.
본 개시는 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시된 것은 아니며 설명을 위한 목적으로만 사용되는 것임을 강조한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소될 수 있다.
도 1 내지 도 9e는 본 개시의 하나의 실시예에 따라 FET 디바이스를 제조하기 위한 예시적인 순차적 프로세스를 도시한다.
도 10a 및 도 10b는 본 개시의 다른 실시예에 따른 FET 디바이스의 예시적인 구조물을 도시한다.
도 11a 및 도 11b는 본 개시의 하나의 실시예에 따른 FET 디바이스의 예시적인 구조물을 도시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공하는 것임을 이해하여야 할 것이다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고 한정하고자 하는 것이 아니다. 예를 들어, 구성요소들의 치수는 개시된 범위 또는 값에 한정되지 않고, 프로세스 조건 및/또는 디바이스의 원하는 특성에 따라 좌우될 수 있다. 또한, 이어지는 다음의 기재에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 다양한 특징부들은 단순하고 명확하게 하기 위해 상이한 스케일로 임의로 도시될 수 있다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의, 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 설명하고자 기재를 용이하게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는, 도면에 도시된 배향에 더하여, 사용시 또는 동작시 디바이스의 상이한 배향을 포함하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전 또는 다른 배향), 여기에서 사용되는 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다. 또한, 용어 "~로 제조된다"는 "~를 포함하는" 또는 "~로 구성되는"을 의미할 수 있다.
도 1 내지 도 9e는 본 개시의 하나의 실시예에 따라 FinFET 디바이스를 제조하는 예시적인 순차적 프로세스의 단면도 및/또는 평면도를 도시한다. 방법의 추가적인 실시예에 대하여, 도 1 내지 도 9e에 의해 도시된 프로세스 전에, 프로세스 동안 그리고 프로세스 후에 추가의 동작들이 제공될 수 있고 아래에 기재된 동작들 중의 일부가 교체되거나 없어질 수 있다는 것을 이해하여야 한다. 동작/프로세스의 순서는 상호변경 가능할 수 있다.
도 1은 핀 구조물(20)이 기판(10) 위에 형성되는 예시적인 단면도를 도시한다. 핀 구조물을 제조하기 위해, 예를 들어, 열 산화 프로세스 및/또는 화학적 기상 증착(CVD; chemical vapor deposition) 프로세스에 의해, 마스크 층이 기판(예를 들어, 반도체 웨이퍼) 위에 형성된다. 기판은, 예를 들어 약 1× 1015 cm-3 내지 약 5× 1015 cm-3 범위인 불순물 농도를 갖는 p 타입 실리콘 기판이다. 다른 실시예에서, 기판은 약 1× 1015 cm-3 내지 약 5× 1015 cm-3 범위인 불순물 농도를 갖는 n 타입 실리콘 기판이다.
대안으로서, 기판(10)은, 게르마늄과 같은 또다른 원소 반도체; SiC 및 SiGe와 같은 Ⅳ-Ⅳ 화합물 반도체, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 Ⅲ-Ⅴ화합물 반도체를 포함한 화합물 반도체; 또는 이들의 조합을 포함할 수 있다. 하나의 실시예에서, 기판(10)은 SOI(silicon-on insulator) 기판의 실리콘 층이다. SOI 기판이 사용될 때, 핀 구조물은 SOI 기판의 실리콘 층으로부터 돌출할 수 있고, 또는 SOI 기판의 절연체 층으로부터 돌출할 수 있다. 후자의 경우, SOI 기판의 실리콘 층이 핀 구조물을 형성하는데 사용된다. 비정질 Si 또는 비정질 SiC와 같은 비정질 기판, 또는 실리콘 산화물과 같은 절연 재료도 또한 기판(10)으로서 사용될 수 있다. 기판(10)은 불순물(예를 들어, p 타입 또는 n 타입 전도성)로 적합하게 도핑된 다양한 영역을 포함할 수 있다.
마스크 층은, 예를 들어, 일부 실시예에서 패드 산화물(예를 들어, 실리콘 산화물) 층 및 실리콘 질화물 마스크 층을 포함한다. 패드 산화물 층은 열 산화 또는 CVD 프로세스를 사용함으로써 형성될 수 있다. 실리콘 질화물 마스크 층은, 스퍼터링 방법과 같은 물리적 기상 증착(PVD; physical vapor deposition), CVD, 플라즈마 강화 화학적 기상 증착(PECVD; plasma-enhanced chemical vapor deposition), 대기압 화학적 기상 증착(APCVD; atmospheric pressure chemical vapor deposition), 저압 CVD(LPCVD; low-pressure CVD), 고밀도 플라즈마 CVD(HDPCVD; high density plasma CVD), 원자층 증착(ALD; atomic layer deposition), 및/또는 다른 프로세스에 의해 형성될 수 있다.
일부 실시예에서, 패드 산화물 층의 약 2 nm 내지 약 15 nm의 범위이고, 실리콘 질화물 마스크 층의 두께는 약 2 nm 내지 약 50 nm의 범위이다. 마스크 패턴이 마스크 층 위에 더 형성된다. 마스크 패턴은, 예를 들어, 포토 리소그래피에 의해 형성된 포토 레지스트 패턴이다.
에칭 마스크로서 마스크 패턴을 사용함으로써, 패드 산화물(106) 및 실리콘 질화물 마스크 층(107)의 하드 마스크 패턴(100)이 형성된다.
에칭 마스크로서 하드 마스크 패턴을 사용함으로써, 기판은 건식 에칭 방법 및/또는 습식 에칭 방법을 사용한 트렌치 에칭에 의해 핀 구조물(20)로 패터닝된다.
하나의 실시예에서, 기판(10) 위에 배치된 핀 구조물(20)은 기판(10)과 동일한 재료로 제조되고 기판(10)으로부터 연속으로 연장한다. 핀 구조물(20)은 진성(intrinsic)일 수 있고, 또는 n 타입 불순물 또는 p 타입 불순물로 적절하게 도핑될 수 있다.
도 1에서, 4개의 핀 구조물(20)이 배치된다. 이들 핀 구조물은 p 타입 FinFET 및/또는 n 타입 FinFET에 대하여 사용된다. 핀 구조물의 개수는 4개에 한정되지 않는다. 개수는 1만큼 작을 수 있고, 4보다 더 많을 수 있다. 또한, 패터닝 프로세스에 있어서 패턴 충실도(fidelity)를 개선하도록 하나 이상의 더미 핀 구조물이 핀 구조물(20)의 양측에 인접하게 배치될 수 있다. 핀 구조물(20)의 폭(W1)은 일부 실시예에서 약 5 nm 내지 약 40 nm의 범위이고, 특정 실시예에서 약 7 nm 내지 약 20 nm의 범위이다. 핀 구조물(20)의 높이(H1)는 일부 실시예에서 약 100 nm 내지 약 300 nm의 범위이고, 다른 실시예에서 약 50 nm 내지 100 nm의 범위이다. 핀 구조물의 높이가 균일하지 않을 때, 기판으로부터의 높이는 핀 구조물의 평균 높이에 대응하는 평면으로부터 측정될 수 있다.
도 2에 도시된 바와 같이, 격리 절연 층을 형성하기 위한 절연 재료 층(50)이 핀 구조물(20)을 완전히 덮도록 기판(10) 위에 형성된다.
격리 절연 층(50)을 위한 절연 재료는, 예를 들어, LPCVD(저압 화학적 기상 증착), 플라즈마-CVD 또는 유동(flowable) CVD에 의해 형성된 실리콘 이산화물로 제조된다. 유동 CVD에서는, 실리콘 산화물 대신에 유동성(flowable) 유전체 재료가 성막된다. 유동성 유전체 재료는, 그 이름이 제시하는 대로, 높은 종횡비를 갖는 갭 또는 공간을 채우도록 성막동안 "유동(flow)"할 수 있다. 보통, 성막된 막이 유동할 수 있도록 실리콘 함유 전구체에 다양한 화학물질이 추가된다. 일부 실시예에서, 수소화 질소 결합이 추가된다. 유동성 유전체 전구체, 특히 유동성 실리콘 산화물 전구체의 예는, 실리케이트, 실록산, MSQ(methyl silsesquioxane), HSQ(hydrogen silsesquioxane), MSQ/HSQ, TCPS(perhydrosilazane), PSZ(perhydropolysilazane), TEOS(tetraethyl orthosilicate), 또는 TSA(trisilylamine)과 같은 실릴-아민을 포함한다. 이들 유동성 실리콘 산화물 재료는 복수의 동작 프로세스로 형성된다. 유동성 막이 성막된 후에, 이는 경화된 다음 어닐링되어 실리콘 산화물을 형성하도록 원치않는 요소(들)를 제거한다. 원치않는 요소(들)가 제거될 때, 유동성 막은 조밀화되고 수축한다. 일부 실시예에서, 복수의 어닐 프로세스가 수행된다. 유동성 막은 한번보다 더 많은 횟수 경화되고 어닐링된다. 격리 절연 층(50)은 SOG, SiO, SiON, SiOCN 또는 FSG(fluorine-doped silicate glass)일 수 있다. 격리 절연 층(50)은 붕소 및/또는 인으로 도핑될 수 있다.
격리 절연 층(50)을 형성한 후에, 격리 절연 층(50)의 상부 부분과 패드 산화물 층(106) 및 실리콘 질화물 마스크 층(107)을 포함한 마스크 층(100)을 제거하도록 평탄화 동작이 수행된다. 그 다음, 도 3에 도시된 바와 같이, 채널 영역이 될 핀 구조물(20)의 상부 부분이 노출되도록 격리 절연 층(50)이 더 제거된다.
격리 절연 층(50)을 형성한 후에, 열 프로세스, 예를 들어 어닐 프로세스가 격리 절연 층(50)의 품질을 개선하도록 선택적으로 수행된다. 특정 실시예에서, 열 프로세스는 비활성 가스 분위기, 예를 들어 N2, Ar 또는 He 분위기에서 약 1.5초 내지 약 10초 동안 약 900 ℃ 내지 약 1050 ℃ 범위의 온도에서 금속 열 어닐링(RTA; rapid thermal annealing)을 사용함으로써 수행된다.
핀 구조물(20)의 상부 부분이 격리 절연 층(50)으로부터 노출된 후에, 도 4a 내지 도 4d에 도시된 바와 같이, 게이트 절연 층(105) 및 폴리 실리콘 층이 격리 절연 층(50) 및 노출된 핀 구조물(20) 위에 형성되고, 그 다음 폴리 실리콘으로 제조된 게이트 층(110)을 얻도록 패터닝 동작이 수행된다. 게이트 절연 층(105)은, CVD, PVD, ALD, e-빔 증발, 또는 다른 적합한 프로세스에 의해 형성된 실리콘 산화물일 수 있다. 폴리 실리콘 층의 두께는 일부 실시예에서 약 5 내지 약 100 nm의 범위이다. 이 실시예로 기재된 게이트 교체 기술에서, 게이트 절연 층(105) 및 게이트 층(100)은 둘 다 결국에 제거되는 더미 층이다.
폴리 실리콘 층의 패터닝 후에, 게이트 층(110)의 양면에 측벽 절연 층(80)(측벽 스페이서)이 또한 형성된다. 측벽 절연 층(80)은, SiN, SiCN, SiON 또는 SiOCN과 같은 실리콘 산화물 또는 실리콘 질화물계 재료의 하나 이상의 층으로 제조된다. 하나의 실시예에서, 실리콘 질화물이 사용된다.
측벽 절연 층(80)이 형성된 후에, 컨택 에칭 정지 층(CESL; contact-etch stop layer)으로서 사용될 절연 층(도시되지 않음)이 폴리 실리콘 층(110) 및 측벽 절연 층(80) 위에 선택적으로 형성될 수 있다. CESL 층은, SiN, SiCN, SiON 또는 SiOCN과 같은 실리콘 산화물 또는 실리콘 질화물계 재료의 하나 이상의 층으로 제조될 수 있다. 하나의 실시예에서, 실리콘 질화물이 사용된다.
또한, 측벽 절연 층(80)( 및 형성되는 경우 CESL)을 갖는 게이트 층(110) 사이의 공간에 그리고 게이트 층(110) 위에 층간 유전체 층(ILD; interlayer dielectric layer)(70)이 형성된다. ILD(70)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), SiOCN, FSG(fluorine-doped silicate glass), 또는 로우 K 유전체 재료를 포함할 수 있고, CVD 또는 다른 적합한 프로세스에 의해 제조될 수 있다. 격리 절연 층(50)을 위한 절연 재료는 ILD(70)를 위한 절연 재료와 동일하거나 상이할 수 있다.
도 4a 내지 도 4d에 도시된 구조물을 얻도록, 에칭 백 프로세스 및/또는 화학 기계적 연마(CMP; chemical mechanical polishing) 프로세스와 같은 평탄화 동작이 수행된다. 도 4a는 평면도(상부도)이고, 도 4b는 게이트 층(110) 및 층간 유전체 층(70)이 형성된 후의 FinFET 디바이스의 사시도이다. 도 1 내지 도 3 그리고 도 4c는 도 4a의 라인 X1-X1에 따른 단면도에 대응하고, 도 4d는 도 4a의 라인 Y1-Y1에 따른 단면도에 대응하고, 도 4b는 도 4a의 박스표시된 부분(B1)에 대응한다.
도 4a 및 도 4b에 도시된 바와 같이, 게이트 층(110)은 일정한 피치로 하나의 방향(X 방향)으로 연장하는 라인-공간(line-and-space) 구성으로 형성된다. 게이트 층(110)은, 하나의 방향에 수직인 또다른 방향(Y 방향)으로 연장하는 또다른 라인-공간 구성, 및 다른 치수의 또다른 라인-공간 구성을 포함할 수 있다.
게이트 층(110)은 핀 구조물(20)로 형성된 FinFET의 채널 영역을 덮는다. 다르게 말하자면, 게이트 층(110)은 채널 영역 위에 형성된다. 게이트 층이 덮지 않는 핀 구조물은, 적합한 소스/드레인 제조 동작에 의해 소스/드레인 영역이 될 것이다.
다음으로, 도 5a 내지 도 5c에 도시된 바와 같이, 게이트 층(110)의 상부 표면을 노출시킬 평탄화 동작 후에, 게이트 층(110) 및 게이트 절연 층(105)(즉, 더미 층)은 건식 에칭 및/또는 습식 에칭을 사용함으로써 제거되며, 그리하여 도 5a 내지 도 5c에 도시된 바와 같이, 게이트-라인 개구(120)를 형성한다.
다음으로, 도 6a 내지 도 6d에 도시된 바와 같이, 게이트 유전체 층(130) 및 금속 게이트 전극 층(140)을 포함하는 금속 게이트 구조물이 게이트-라인 개구(120)에 형성된다. 도 6d는 도 6b의 영역(B2)의 확대도이다.
특정 실시예에서, 게이트 유전체 층(130)은, 실리콘 산화물로 제조된 계면 층(132), 및 실리콘 산화물, 실리콘 질화물, 또는 하이 k 유전체 재료, 다른 적합한 유전체 재료, 및/또는 이들의 조합과 같은 유전체 재료의 하나 이상의 층(134)을 포함한다. 하이 k 유전체 재료의 예는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물 알루미나(HfO2-Al2O3) 합금, 다른 적합한 하이 k 유전체 재료, 및/또는 이들의 조합을 포함한다. 계면 층(132)은, 예를 들어 핀 구조물(20)의 채널 영역의 열 산화에 의해 형성된다. 유전체 재료 층(134)은, 격리 절연 층(50)의 상부 표면 및 핀 구조물의 채널 영역 위에 CVD 또는 ALD에 의해 형성된다.
특정 실시예에서, 도 6d에 도시된 바와 같이, 금속 게이트 전극 층(140)은, 배리어 층(142), 일함수(work function) 조정 층(144) 및 글루(또는 접착) 층(146)과 같은 아래의 층들 및 메인 금속 층(148)을, 이 순서대로 적층된 대로, 포함한다.
핀 구조물(20)의 채널 영역의 상부 부분이 도 6b에서는 설명을 위한 목적으로 직사각형 형상(직각)을 갖는 것으로 예시되어 있지만, 핀 구조물(20)의 채널 영역의 상부 부분은 일반적으로 도 6d에 도시된 바와 같이 라운드(round) 형상을 갖는다.
배리어 층(142)은, 예를 들어, TiN, TaN, TiAlN, TaCN, TaC 또는 TaSiN으로 제조된다. 하나의 실시예에서, TaN이 사용된다.
일함수 조정 층(144)은, TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단층 또는 이들 재료 중의 둘 이상의 다층과 같은 전도성 재료로 이루어진다. n 채널 FET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중의 하나 이상이 일함수 조정 층으로서 사용되고, p 채널 FET의 경우, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중의 하나 이상이 일함수 조정 층으로서 사용된다. 일함수 조정 층은 ALD, PVD, CVD, e-빔 증발 또는 다른 적합한 프로세스에 의해 형성될 수 있다. 또한, 일함수 조정 층은, 상이한 금속 층을 사용할 수 있는 n 채널 FinFET 및 p 채널 FinFET에 대하여 각각 형성될 수 있다.
글루 층(146)은, 예를 들어 TiN, TaN, TiAlN, TaCN, TaC 또는 TaSiN으로 제조된다. 하나의 실시예에서, TiN이 사용된다.
메인 금속 층(148)은, 알루미늄, 구리, 티타늄, 탄탈, 텅스텐, 코발트, 몰리브덴, 탄탈 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적합한 재료, 및/또는 이들의 조합과 같은 임의의 적합한 금속 재료의 하나 이상의 층을 포함한다.
금속 게이트 구조물을 형성하는 데 있어서, 게이트 유전체 층(130) 및 게이트 전극 층(140)이 적합한 막 형성 방법에 의해, 예를 들어 게이트 유전체 층의 경우 CVD 또는 ALD에 의해 또는 금속 층의 경우 CVD, PVD, ALD 또는 전해도금에 의해 형성되고, 그 다음 CMP와 같은 평탄화 동작이 수행된다.
금속 게이트 구조물을 형성한 후에, 도 6a 내지 도 6d의 결과물 위에 마스크 패턴(150)이 형성된다. 도 7a는 도 7c의 라인 X1-X1에 대응하는 단면도이고, 도 7b는 도 4a의 영역(B1)에 대응하는 영역의 사시도이고, 도 7c는 상부도이다.
마스크 패턴(150)은, 예를 들어, 금속 게이트 구조물을 형성하는 금속 재료에 대해 높은 에칭 선택도를 갖는 재료에 의해 형성된다. 하나의 실시예에서, 마스크 패턴(150)은 실리콘 산화물 또는 실리콘 질화물로 제조된다. 마스크 패턴(150)은 개구(155)를 갖는다. X 방향을 따라 개구(155)의 폭은 일부 실시예에서 약 5 nm 내지 약 100 nm의 범위이고, 다른 실시예에서 약 10 nm 내지 약 30 nm 범위이다. Y 방향을 따라 개구(155)의 폭(W2)은, 원하는 개수의 게이트 구조물을 노출시키도록 조정된다. 도 7c에서, Y 방향을 따라 개구(155)의 폭(W2)은, 2개의 게이트 구조물이 개구(155)에서 노출되도록 이루어지고, Y 방향에서 개구의 에지는 ILD(70) 위에 인접한 게이트 구조물들 사이에 위치된다.
도 8a 내지 도 8c에 도시된 바와 같이, 에칭 마스크로서 마스크 패턴(150)을 사용함으로써, 게이트 구조물을 분리하는 개구(160)를 얻도록, 금속 게이트 층(140) 및 게이트 유전체 층(130)의 일부가 제거된다. 게이트 층의 에칭은 플라즈마 에칭에 의해 수행된다.
도 8a에 도시된 바와 같이, Y 방향을 따라, 금속 게이트 전극 층(140)이 개구(160)에서 노출되고, 도 8b에 도시된 바와 같이, X 방향을 따라, 개구는 게이트 유전체 층(130)에 의해 형성된다.
일부 실시예에서, 도 8a 내지 도 8c에 도시된 바와 같이, 게이트 유전체 층(130)은 개구(160)의 바닥으로부터 완전히 제거된다. 또한, 개구(160)에 어떠한 유전체 층도 남아있지 않도록, 게이트 유전체 층(130)은 개구(160)에서 완전히 제거될 수도 있다. 다른 실시예에서, 게이트 유전체 층(130)은 개구(160)의 바닥에 남는다.
개구(160)의 단면도가 도 8b에 도시된 직사각형 형상을 갖지만, 일부 실시예에서 개구(160)는 더 큰 상부 크기 및 더 작은 하부 크기를 갖는 테이퍼드(tapered) 형상을 갖는다는 것을 유의하여야 한다.
그 다음, 도 9a 내지 도 9e에 도시된 바와 같이, 분리 플러그(170)가 개구(160)에 형성된다. 도 9a는 상부도이고, 도 9b는 도 9a의 라인 X1-X1의 단면도이고, 도 9c는 도 9a의 라인 Y1-Y1의 단면도이다. 도 9d는 사시도이고, 도 9e는 도 9b의 영역(B3)의 확대도이다.
분리 플러그(170)를 형성하기 위해, CVD 또는 ALD를 사용함으로써 절연 재료의 전면(blanket) 층이 개구(160)에 채워지고 게이트 전극(170) 및 ILD(70) 위에 형성되며, 그 다음 CMP와 같은 평탄화 동작이 수행된다. CMP에 있어서, 도 9a 및 도 9b에 도시된 바와 같이, CMP는 금속 게이트 전극 층(140)의 상부 표면을 노출시키도록 수행된다. 다르게 말하자면, 금속 게이트 전극 층(140)은 CMP 프로세스에 대한 스토퍼로서 기능한다. 평탄화 동작에 의해, 분리 플러그(170)가 형성된다.
분리 플러그(170)는, 예를 들어 SiN, SiON, SiCN 또는 SiOCN과 같은 실리콘 산화물 또는 실리콘 질화물계 재료로 제조된다.
본 실시예에서, 게이트 유전체 층(130) 및 금속 게이트 전극 층(140)이 형성된 후에, 개구(160) 및 분리 플러그(170)가 형성된다. 그에 따라, 도 9e에 도시된 바와 같이, 메인 금속 층(148)은 분리 플러그의 측벽과 접촉한다. 또한, Y 방향을 따라 게이트 유전체 층(130)의 가장 위의 부분이 핀 구조물(20) 위에 위치되고, Y 방향을 따라 금속 게이트 전극 층(140)의 아래의 층들(142, 144 및 146)의 가장 위의 부분도 또한 핀 구조물(20) 위에 위치된다. X 방향을 따라, 금속 게이트 전극 층(140) 및 게이트 유전체 층은 동일한 높이를 갖는다.
전술한 실시예에서, 도 7a 내지 도 8c에 도시된 바와 같이, 금속 게이트 구조물은, 각각이 게이트 유전체 층(130)을 갖는 2개의 금속 게이트 전극 층(140)으로 분리된다. 그러나, 다른 실시예에서, 금속 게이트 구조물은 패터닝 동작에 의해 2개보다 많은 게이트 전극 층으로 분리된다. 이러한 경우에, 도 10a에 도시된 바와 같이, 각각이 금속 게이트 전극 층(140) 및 게이트 유전체 층(130)을 포함하는 복수의 금속 게이트 구조물이 정렬되고 분리 플러그(170)에 의해 분리된다.
또한, 금속 게이트 구조물은 분리 동작 전에 그의 길이 방향으로 2개의 단부를 갖는다. 일부 실시예에서, 도 10a의 영역(B3)에 도시된 바와 같이, 분리 플러그(170)가 이들 단부 중의 적어도 하나에 형성된다. 이러한 경우,금속 게이트 전극 층(140) 및 게이트 유전체 층(130)을 포함하는 분리된 게이트 구조물은 2개의 분리 플러그(170) 사이에 끼게 된다.
다른 실시예에서, 도 10a의 영역(B4)에 도시된 바와 같이, 단부 중의 적어도 하나에 분리 플러그(170)가 형성되지 않는다. 이러한 경우, 금속 게이트 전극 층(140) 및 게이트 유전체 층(130)을 포함하는 게이트 구조물의 하나의 단부는 분리 플러그(170)를 갖고, 게이트 구조물의 다른 단부는 도 10b에 도시된 구조물을 갖는다. 도 10b는 도 10a의 라인 B5의 단면도이다. 도 10b에 도시된 바와 같이, 게이트 구조물, 특히 게이트 유전체 층(130)은 ILD(70)와 접촉하고, 금속 게이트 전극 층(140), 특히 메인 금속 게이트 전극 층(148)은 ILD(70)와 접촉하지 않는다.
더미 게이트 전극을 나누고 분리된 더미 게이트 전극 사이의 개구를 채움으로써 분리 플러그가 먼저 형성되고, 그 다음 분리된 더미 게이트 전극을 제거함으로써 형성된 공간이 금속 게이트 재료에 의해 채워지는 경우에, 게이트 유전체 층 및 배리어 층, 일함수 조정 층 및 글루 층과 같은 아래의 금속 층은 분리 플러그의 측면 표면 상에 형성된다. 이러한 경우, 도 9e에 도시된 바와 같은 분리 플러그와 핀 구조물 사이의 거리(D1)는 너무 작게 설정될 수 없는데, 더 작은 거리(D1)는 메인 금속 층(148)이 분리 플러그와 핀 구조물 사이의 공간을 완전히 채우는 것을 막을 수 있기 때문이다.
이와 달리, 본 실시예에서는, 분리 플러그의 측면 표면 상에 어떠한 게이트 유전체 층도 어떠한 아래의 금속 층도 형성되지 않으므로, 거리(D1)가 작아지게 되더라도, 메인 금속 층(148)은 분리 플러그(170)와 핀 구조물(20) 사이의 공간을 완전히 채울 수 있다. 그에 따라, 반도체 디바이스를 축소시키는 것이 가능하다.
다른 실시예에서, 게이트 절연 층(105)은 더미 층이 아니고, FET 디바이스에 최종적으로 사용되는 유전체 재료로 제조된다. 이러한 경우, 상기에 기재된 하이 k 유전체 재료가 사용될 수 있다. 게이트 절연 층(105)이 더미 층이 아닐 때, 게이트 유전체 층(130)은 금속 게이트 전극 층(140)을 형성하기 전에 성막되지 않는다.
도 9a 내지 도 9e에 도시된 구조물은, 상호접속 비아, 상호접속 금속 층, 패시베이션 층 등과 같은 다양한 특징부들을 형성하도록 부가의 CMOS 프로세스를 겪는다는 것을 이해하여야 한다.
상기 실시예에서, FinFET이 채용되어 있다. 그러나, 전술한 기술은 도 11a 및 도 11b에 도시된 바와 같이, 평면 타입 FET에 적용될 수 있다. 도 11a 및 도 11b에 도시된 바와 같이, FET은 반도체 기판의 채널 영역(25), 그리고 채널 영역(25) 위에 형성된 게이트 유전체 층(130') 및 게이트 유전체 층(130') 위에 형성된 금속 게이트 전극 층(140')을 포함한 게이트 구조물을 포함한다. 게이트 유전체 층(130')은 게이트 유전체 층(130)과 유사하게, 계면 층(132') 및 유전체 재료의 하나 이상의 층(134')을 포함한다. 금속 게이트 전극 층(140')은, 금속 게이트 전극 층(140)과 유사하게, 배리어 층(142'), 일함수 조정 층(144'), 글루(또는 접착) 층(146'), 및 메인 금속 층(148')을 이 순서로 적층된 대로 포함한다. 채널 영역은 격리 절연 층(50)에 의해 분리되고, 2개의 게이트 구조물은 분리 플러그(170)에 의해 분리된다.
여기에 기재된 다양한 실시예 또는 예는 기존의 기술 이상의 여러 이점을 제공한다. 예를 들어, 분리 플러그의 측벽 표면 상에 어떠한 게이트 유전체 층도 그리고 어떠한 아래의 금속 층도 형성되지 않으므로, 금속 게이트 재료에 의해 채워질 게이트 공간의 Y 방향의 폭이 더 커질 수 있다. 확대된 게이트 개구로써, 금속 게이트 전극 재료와 같은 금속 게이트 재료가, 보이드를 형성하는 일 없이 개구에 완전히 채워질 수 있다. 이어서, 이는 분리 플러그와 핀 구조물 사이의 거리를 더 작게 만들며, 반도체 디바이스를 축소시키는 것이 가능하다.
여기에 모든 이점들이 반드시 설명된 것은 아니며, 모든 실시예 또는 예에 어떠한 특정 이점도 요구되는 것이 아니고, 다른 실시예 또는 예가 다른 이점을 제공할 수 있다는 것을 이해하여야 할 것이다.
본 개시의 하나의 양상에 따르면, 반도체 디바이스는 제1 핀 전계 효과 트랜지스터(FinFET) 및 제2 FinFET을 포함한다. 제1 FinFET은 제1 방향으로 연장하는 제1 핀 구조물 및 제1 게이트 구조물을 포함한다. 제1 게이트 구조물은, 제1 핀 구조물 위에 형성된 제1 게이트 유전체 층 및 제1 게이트 유전체 층 위에 형성된 제1 게이트 전극 층을 포함하고, 제1 방향에 수직인 제2 방향으로 연장한다. 제2 FinFET은 제1 방향으로 연장하는 제2 핀 구조물 및 제2 게이트 구조물을 포함한다. 제2 게이트 구조물은, 제2 핀 구조물 위에 형성된 제2 게이트 유전체 층 및 제2 게이트 유전체 층 위에 형성된 제2 게이트 전극 층을 포함하고, 제2 방향으로 연장한다. 제1 게이트 구조물 및 제2 게이트 구조물은 제2 방향을 따라 정렬된다. 제1 게이트 구조물 및 제2 게이트 구조물은 절연 재료로 제조된 분리 플러그(separation plug)에 의해 분리된다. 제1 게이트 전극 층은 분리 플러그의 측벽과 접촉한다.
본 개시의 다른 양상에 따르면, 반도체 디바이스는 제1 전계 효과 트랜지스터(FET) 및 제2 FET를 포함한다. 제1 FET은 반도체 기판의 제1 채널 영역 및 제1 게이트 구조물을 포함한다. 제1 게이트 구조물은, 제1 채널 영역 위에 형성된 제1 게이트 유전체 층 및 제1 게이트 유전체 층 위에 형성되는 제1 게이트 전극 층을 포함하고, 제1 방향으로 연장한다. 제2 FET은 반도체 기판의 제2 채널 영역 및 제2 게이트 구조물을 포함한다. 제2 게이트 구조물은, 제2 채널 영역 위에 형성된 제2 게이트 유전체 층 및 제2 게이트 유전체 층 위에 형성되는 제2 게이트 전극 층을 포함하고, 제1 방향으로 연장한다. 제1 게이트 구조물 및 제2 게이트 구조물은 제1 방향을 따라 정렬된다. 제1 게이트 구조물 및 제2 게이트 구조물은 절연 재료로 제조된 분리 플러그에 의해 분리된다. 제1 게이트 전극 층은 분리 플러그의 측벽과 접촉한다.
본 개시의 다른 양상에 따르면, 반도체 디바이스를 제조하는 방법은, 기판 위에 형성된 채널 영역들 위에 더미 게이트 구조물을 형성하는 단계를 포함한다. 더미 게이트 구조물은 더미 게이트 전극 층을 포함한다. 더미 게이트 구조물의 양측에 층간 유전체 층들이 형성된다. 층간 유전체 층들을 형성한 후에, 전극 공간이 형성되도록 더미 게이트 전극 층이 제거된다. 전극 공간에 게이트 구조물이 형성된다. 게이트 구조물은 게이트 전극 층을 포함한다. 게이트 구조물이, 개구에 의해 분리된 제1 게이트 구조물 및 제2 게이트 구조물을 포함하는 적어도 2개의 분리된 게이트 구조물들로 나누어지도록, 게이트 구조물이 패터닝된다. 개구를 절연 재료로 채움으로써 분리 플러그가 형성된다. 제1 게이트 구조물의 게이트 전극 층은 분리 플러그의 측벽과 접촉한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상들을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자들은, 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가의 구성은 본 개시의 사상 및 범위에서 벗어나지 않으며, 본 개시의 사상 및 범위에서 벗어나지 않고서 여기에 다양한 변경, 치환, 및 대안을 행할 수 있다는 것을 알아야 한다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    제1 방향으로 연장하는 제1 핀 구조물 및 제1 게이트 구조물을 포함하는 제1 핀 전계 효과 트랜지스터(FinFET; fin field-effect transistor)로서, 상기 제1 게이트 구조물은, 상기 제1 핀 구조물 위에 형성된 제1 게이트 유전체 층 및 상기 제1 게이트 유전체 층 위에 형성된 제1 게이트 전극 층을 포함하되, 상기 제1 방향에 수직인 제2 방향으로 연장하는 것인, 상기 제1 FinFET과;
    상기 제1 방향으로 연장하는 제2 핀 구조물 및 제2 게이트 구조물을 포함하는 제2 FinFET으로서, 상기 제2 게이트 구조물은, 상기 제2 핀 구조물 위에 형성된 제2 게이트 유전체 층 및 상기 제2 게이트 유전체 층 위에 형성된 제2 게이트 전극 층을 포함하되, 상기 제2 방향으로 연장하는 것인, 상기 제2 FinFET을 포함하고,
    상기 제1 게이트 구조물 및 상기 제2 게이트 구조물은 상기 제2 방향을 따라 정렬되고,
    상기 제1 게이트 구조물 및 상기 제2 게이트 구조물은 절연 재료로 제조된 분리 플러그(separation plug)에 의해 분리되고,
    상기 제1 게이트 전극 층은 상기 분리 플러그의 측벽과 접촉하는 것인 반도체 디바이스.
  2. 청구항 1에 있어서,
    상기 제1 게이트 전극 층은, 아래의(underlying) 층들 및 상기 제1 핀 구조물 위에 형성된 메인 금속 전극 층을 포함하고,
    상기 메인 금속 전극 층은 상기 분리 플러그의 측벽과 접촉하는 것인 반도체 디바이스.
  3. 청구항 1에 있어서, 상기 분리 플러그는 실리콘 질화물계 재료로 제조되는 것인 반도체 디바이스.
  4. 청구항 1에 있어서,
    상기 제2 게이트 전극 층은, 아래의 층들 및 상기 제2 핀 구조물 위에 형성된 메인 금속 전극 층을 포함하고,
    상기 제2 게이트 전극 층의 상기 메인 금속 전극 층은 상기 분리 플러그의 측벽과 접촉하는 것인 반도체 디바이스.
  5. 청구항 1에 있어서, 상기 제2 방향을 따라 상기 제1 게이트 유전체 층의 가장 위의 부분은 상기 제1 핀 구조물 위에 위치되는 것인 반도체 디바이스.
  6. 청구항 2에 있어서, 상기 제2 방향을 따라 상기 아래의 층들의 가장 위의 부분은 상기 제1 핀 구조물 위에 위치되는 것인 반도체 디바이스.
  7. 청구항 1에 있어서,
    상기 제1 게이트 구조물은 제1 단부 및 제2 단부를 갖고,
    상기 제1 단부에서 상기 분리 플러그가 제공되며,
    상기 제2 단부에서 또다른 분리 플러그가 제공되는 것인 반도체 디바이스.
  8. 청구항 1에 있어서,
    상기 제1 게이트 구조물은 제1 단부 및 제2 단부를 갖고,
    상기 제1 단부에서 상기 분리 플러그가 제공되고,
    상기 제2 단부에서 어떠한 분리 플러그도 제공되지 않는 것인 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    반도체 기판의 제1 채널 영역 및 제1 게이트 구조물을 포함하는 제1 전계 효과 트랜지스터(FET)로서, 상기 제1 게이트 구조물은, 상기 제1 채널 영역 위에 형성된 제1 게이트 유전체 층 및 상기 제1 게이트 유전체 층 위에 형성된 제1 게이트 전극 층을 포함하되, 제1 방향으로 연장하는 것인, 상기 제1 FET과;
    상기 반도체 기판의 제2 채널 영역 및 제2 게이트 구조물을 포함하는 제2 FET로서, 상기 제2 게이트 구조물은, 상기 제2 채널 영역 위에 형성된 제2 게이트 유전체 층 및 상기 제2 게이트 유전체 층 위에 형성된 제2 게이트 전극 층을 포함하되, 상기 제1 방향으로 연장하는 것인, 상기 제2 FET을 포함하고,
    상기 제1 게이트 구조물 및 상기 제2 게이트 구조물은 상기 제1 방향을 따라 정렬되고,
    상기 제1 게이트 구조물 및 상기 제2 게이트 구조물은 절연 재료로 제조된 분리 플러그에 의해 분리되고,
    상기 제1 게이트 전극 층은 상기 분리 플러그의 측벽과 접촉하는 것인 반도체 디바이스.
  10. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 형성된 채널 영역들 위에 더미 게이트 구조물 - 상기 더미 게이트 구조물은 더미 게이트 전극 층을 포함함 - 을 형성하는 단계;
    상기 더미 게이트 구조물의 양측에 층간 유전체 층들을 형성하는 단계;
    상기 층간 유전체 층들을 형성한 후에, 전극 공간이 형성되도록 상기 더미 게이트 전극 층을 제거하는 단계;
    상기 전극 공간에 게이트 구조물 - 상기 게이트 구조물은 게이트 전극 층을 포함함 - 을 형성하는 단계;
    상기 게이트 구조물이, 분리 개구(separation opening)에 의해 분리된 제1 게이트 구조물 및 제2 게이트 구조물을 포함하는 적어도 2개의 분리된 게이트 구조물들로 나누어지도록, 상기 게이트 구조물을 패터닝하는 단계; 및
    상기 분리 개구를 절연 재료로 채움으로써 분리 플러그를 형성하는 단계를 포함하고,
    상기 제1 게이트 구조물의 상기 게이트 전극 층은 상기 분리 플러그의 측벽과 접촉하는 것인 반도체 디바이스의 제조 방법.
KR1020160022691A 2015-10-30 2016-02-25 반도체 디바이스 및 이의 제조 방법 KR20170051130A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/928,214 2015-10-30
US14/928,214 US9601567B1 (en) 2015-10-30 2015-10-30 Multiple Fin FET structures having an insulating separation plug

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020180016788A Division KR102183123B1 (ko) 2015-10-30 2018-02-12 반도체 디바이스 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20170051130A true KR20170051130A (ko) 2017-05-11

Family

ID=58337218

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020160022691A KR20170051130A (ko) 2015-10-30 2016-02-25 반도체 디바이스 및 이의 제조 방법
KR1020180016788A KR102183123B1 (ko) 2015-10-30 2018-02-12 반도체 디바이스 및 이의 제조 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020180016788A KR102183123B1 (ko) 2015-10-30 2018-02-12 반도체 디바이스 및 이의 제조 방법

Country Status (5)

Country Link
US (4) US9601567B1 (ko)
KR (2) KR20170051130A (ko)
CN (1) CN106910738B (ko)
DE (1) DE102016115983A1 (ko)
TW (1) TWI619178B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190108332A (ko) * 2018-03-14 2019-09-24 삼성전자주식회사 비-활성 핀을 갖는 반도체 소자
KR20220001429A (ko) * 2020-06-29 2022-01-05 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스들을 제조하는 방법 및 반도체 디바이스들

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153668B2 (en) * 2013-05-23 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Tuning tensile strain on FinFET
US9601567B1 (en) 2015-10-30 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple Fin FET structures having an insulating separation plug
US9659930B1 (en) 2015-11-04 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
EP3244447A1 (en) * 2016-05-11 2017-11-15 IMEC vzw Method for forming a gate structure and a semiconductor device
US10263090B2 (en) * 2017-04-24 2019-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
DE102017128047B4 (de) * 2017-04-24 2024-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zur herstellung einer halbleitervorrichtung
US10134604B1 (en) * 2017-04-28 2018-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10008496B1 (en) * 2017-05-08 2018-06-26 Globalfoundries Inc. Method for forming semiconductor device having continuous fin diffusion break
US10043712B1 (en) * 2017-05-17 2018-08-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
US10269787B2 (en) 2017-06-29 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure cutting process
US10396206B2 (en) * 2017-07-07 2019-08-27 Globalfoundries Inc. Gate cut method
US10504797B2 (en) * 2017-08-30 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device and resulting device
US10811320B2 (en) * 2017-09-29 2020-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Footing removal in cut-metal process
CN109698238A (zh) * 2017-10-23 2019-04-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US10453936B2 (en) * 2017-10-30 2019-10-22 Globalfoundries Inc. Methods of forming replacement gate structures on transistor devices
DE102018124812B4 (de) 2017-11-20 2024-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-dielektrium wahrender gate-schneidprozess
US10510894B2 (en) * 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structure having different distances to adjacent FinFET devices
US10741450B2 (en) * 2017-11-30 2020-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a metal gate and formation method thereof
US10229854B1 (en) * 2017-12-14 2019-03-12 International Business Machines Corporation FinFET gate cut after dummy gate removal
KR102553251B1 (ko) * 2018-04-06 2023-07-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10629492B2 (en) 2018-04-27 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure having a dielectric gate and methods thereof
KR102460847B1 (ko) 2018-05-25 2022-10-28 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10418285B1 (en) * 2018-05-30 2019-09-17 Globalfoundries Inc. Fin field-effect transistor (FinFET) and method of production thereof
KR102636464B1 (ko) 2018-06-12 2024-02-14 삼성전자주식회사 게이트 분리층을 갖는 반도체 소자 및 그 제조 방법
US10861750B2 (en) * 2018-07-02 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
KR102647231B1 (ko) 2018-08-02 2024-03-13 삼성전자주식회사 반도체 소자 및 이의 제조방법
US11094802B2 (en) * 2018-08-17 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and semiconductor device
KR102663192B1 (ko) * 2018-09-06 2024-05-09 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10714347B2 (en) * 2018-10-26 2020-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Cut metal gate processes
KR102564326B1 (ko) * 2018-10-29 2023-08-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102595606B1 (ko) * 2018-11-02 2023-10-31 삼성전자주식회사 반도체 장치
US10741401B1 (en) * 2019-02-09 2020-08-11 International Business Machines Corporation Self-aligned semiconductor gate cut
US12119265B2 (en) * 2019-12-30 2024-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage devices
US11527621B2 (en) 2020-08-05 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Gate electrode deposition and structure formed thereby
US20220392898A1 (en) * 2021-06-07 2022-12-08 Intel Corporation Integrated circuit structures having cut metal gates

Family Cites Families (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7384838B2 (en) * 2005-09-13 2008-06-10 International Business Machines Corporation Semiconductor FinFET structures with encapsulated gate electrodes and methods for forming such semiconductor FinFET structures
JP2007207837A (ja) * 2006-01-31 2007-08-16 Toshiba Corp 半導体装置および半導体装置の製造方法
US8665629B2 (en) * 2007-09-28 2014-03-04 Qimonda Ag Condensed memory cell structure using a FinFET
US8258585B2 (en) * 2008-05-29 2012-09-04 Panasonic Corporation Semiconductor device
US7947589B2 (en) * 2009-09-02 2011-05-24 Freescale Semiconductor, Inc. FinFET formation with a thermal oxide spacer hard mask formed from crystalline silicon layer
US8872247B2 (en) * 2009-11-04 2014-10-28 Micron Technology, Inc. Memory cells having a folded digit line architecture
US8420476B2 (en) * 2010-05-27 2013-04-16 International Business Machines Corporation Integrated circuit with finFETs and MIM fin capacitor
KR101802220B1 (ko) * 2010-12-20 2017-11-29 삼성전자주식회사 수직형 채널 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
JPWO2013061538A1 (ja) * 2011-10-26 2015-04-02 バンドー化学株式会社 高負荷伝動用ｖベルト及びその製造方法
US8513078B2 (en) 2011-12-22 2013-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for fabricating fin devices
US10658361B2 (en) * 2011-12-28 2020-05-19 Intel Corporation Methods of integrating multiple gate dielectric transistors on a tri-gate (FINFET) process
US9698229B2 (en) * 2012-01-17 2017-07-04 United Microelectronics Corp. Semiconductor structure and process thereof
US8586455B1 (en) * 2012-05-15 2013-11-19 International Business Machines Corporation Preventing shorting of adjacent devices
US8809139B2 (en) * 2012-11-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-last FinFET and methods of forming same
US9147682B2 (en) * 2013-01-14 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin spacer protected source and drain regions in FinFETs
US9240611B2 (en) * 2013-01-15 2016-01-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures having a micro-battery and methods for making the same
US9041125B2 (en) * 2013-03-11 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Fin shape for fin field-effect transistors and method of forming
US9153668B2 (en) * 2013-05-23 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Tuning tensile strain on FinFET
KR102072410B1 (ko) * 2013-08-07 2020-02-03 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR20150040544A (ko) * 2013-10-07 2015-04-15 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9590104B2 (en) * 2013-10-25 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Gate device over strained fin structure
US9105617B2 (en) * 2013-11-13 2015-08-11 Globalfoundries Inc. Methods and structures for eliminating or reducing line end epi material growth on gate structures
CN104681557B (zh) * 2013-11-28 2018-02-06 中国科学院微电子研究所 半导体装置及其制造方法
US9627375B2 (en) 2014-02-07 2017-04-18 Taiwan Semiconductor Manufacturing Company Ltd. Indented gate end of non-planar transistor
US9406746B2 (en) * 2014-02-19 2016-08-02 International Business Machines Corporation Work function metal fill for replacement gate fin field effect transistor process
US9490129B2 (en) * 2014-05-08 2016-11-08 GlobalFoundries, Inc. Integrated circuits having improved gate structures and methods for fabricating same
CN105225951B (zh) * 2014-05-30 2018-08-10 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
US9214358B1 (en) * 2014-10-30 2015-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Equal gate height control method for semiconductor device with different pattern densites
US9368494B2 (en) * 2014-11-11 2016-06-14 Nanya Technology Corp. Semiconductor device and method of manufacturing the same
KR102217246B1 (ko) * 2014-11-12 2021-02-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR102224386B1 (ko) * 2014-12-18 2021-03-08 삼성전자주식회사 집적 회로 장치의 제조 방법
KR102290793B1 (ko) * 2014-12-18 2021-08-19 삼성전자주식회사 반도체 장치, 반도체 장치의 패턴 형성 방법 및 반도체 장치의 제조 방법
US9515185B2 (en) * 2014-12-31 2016-12-06 Stmicroelectronics, Inc. Silicon germanium-on-insulator FinFET
US9929242B2 (en) * 2015-01-12 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9502567B2 (en) * 2015-02-13 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor fin structure with extending gate structure
US9331074B1 (en) * 2015-01-30 2016-05-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102245136B1 (ko) * 2015-02-24 2021-04-28 삼성전자 주식회사 반도체 소자 형성 방법
US9537007B2 (en) * 2015-04-07 2017-01-03 Qualcomm Incorporated FinFET with cut gate stressor
KR102376503B1 (ko) * 2015-04-23 2022-03-18 삼성전자주식회사 집적회로 장치 및 이의 제조 방법
US10269802B2 (en) * 2015-05-15 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9553090B2 (en) * 2015-05-29 2017-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device structure
KR20170020604A (ko) * 2015-08-12 2017-02-23 삼성전자주식회사 반도체 장치의 제조 방법
US9576980B1 (en) * 2015-08-20 2017-02-21 International Business Machines Corporation FinFET devices having gate dielectric structures with different thicknesses on same semiconductor structure
KR20170047953A (ko) * 2015-10-26 2017-05-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9601567B1 (en) * 2015-10-30 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple Fin FET structures having an insulating separation plug
US9659930B1 (en) * 2015-11-04 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN106684144B (zh) * 2015-11-05 2019-11-01 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
US9520482B1 (en) * 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10340348B2 (en) * 2015-11-30 2019-07-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing finFETs with self-align contacts
US9773879B2 (en) * 2015-11-30 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US11088030B2 (en) * 2015-12-30 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US9773912B2 (en) * 2016-01-28 2017-09-26 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and manufacturing method thereof
US9716158B1 (en) * 2016-03-21 2017-07-25 International Business Machines Corporation Air gap spacer between contact and gate region
EP3244447A1 (en) * 2016-05-11 2017-11-15 IMEC vzw Method for forming a gate structure and a semiconductor device
US9917085B2 (en) * 2016-05-31 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate isolation structure and method forming same
US9608065B1 (en) * 2016-06-03 2017-03-28 International Business Machines Corporation Air gap spacer for metal gates
US9870948B2 (en) * 2016-06-09 2018-01-16 International Business Machines Corporation Forming insulator fin structure in isolation region to support gate structures
KR102573407B1 (ko) * 2016-08-24 2023-08-30 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9741717B1 (en) * 2016-10-10 2017-08-22 International Business Machines Corporation FinFETs with controllable and adjustable channel doping
KR102549331B1 (ko) * 2016-11-14 2023-06-28 삼성전자주식회사 반도체 장치 및 그 제조 방법
TWI707473B (zh) * 2016-11-23 2020-10-11 聯華電子股份有限公司 半導體裝置以及其製作方法
US10886268B2 (en) * 2016-11-29 2021-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device with separated merged source/drain structure
US10037912B2 (en) * 2016-12-14 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US10038079B1 (en) * 2017-04-07 2018-07-31 Taiwan Semicondutor Manufacturing Co., Ltd Semiconductor device and manufacturing method thereof
DE102017128047B4 (de) * 2017-04-24 2024-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zur herstellung einer halbleitervorrichtung
US9911736B1 (en) * 2017-06-14 2018-03-06 Globalfoundries Inc. Method of forming field effect transistors with replacement metal gates and contacts and resulting structure
US10163640B1 (en) * 2017-10-31 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Gate isolation plugs structure and method
US10468527B2 (en) * 2017-11-15 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure and methods of fabricating thereof
US10867998B1 (en) * 2017-11-29 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure cutting process and structures formed thereby
US10461171B2 (en) * 2018-01-12 2019-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with metal gate stacks
KR102595606B1 (ko) * 2018-11-02 2023-10-31 삼성전자주식회사 반도체 장치
US11189615B2 (en) * 2019-04-15 2021-11-30 Samsung Electronics Co., Ltd. Semiconductor devices
US10707325B1 (en) * 2019-05-29 2020-07-07 International Business Machines Corporation Fin field effect transistor devices with robust gate isolation
KR20210158615A (ko) * 2020-06-24 2021-12-31 삼성전자주식회사 게이트 라인을 포함하는 집적회로 소자
MX2023011241A (es) * 2021-03-23 2023-10-03 Nuvation Bio Inc Compuestos dirigidos a receptores de hormonas nucleares contra el cancer.

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190108332A (ko) * 2018-03-14 2019-09-24 삼성전자주식회사 비-활성 핀을 갖는 반도체 소자
KR20220001429A (ko) * 2020-06-29 2022-01-05 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스들을 제조하는 방법 및 반도체 디바이스들

Also Published As

Publication number Publication date
US20210351038A1 (en) 2021-11-11
US20170154779A1 (en) 2017-06-01
US20190139775A1 (en) 2019-05-09
KR20180018642A (ko) 2018-02-21
TW201730987A (zh) 2017-09-01
DE102016115983A1 (de) 2017-05-04
US9601567B1 (en) 2017-03-21
US10157746B2 (en) 2018-12-18
TWI619178B (zh) 2018-03-21
CN106910738B (zh) 2019-11-15
CN106910738A (zh) 2017-06-30
KR102183123B1 (ko) 2020-11-26
US11075082B2 (en) 2021-07-27

Similar Documents

Publication Publication Date Title
KR102183123B1 (ko) 반도체 디바이스 및 이의 제조 방법
US10879374B2 (en) Semiconductor device and manufacturing method thereof
US11508825B2 (en) Semiconductor device and manufacturing method thereof
US10269798B2 (en) Semiconductor device and manufacturing method thereof
US10141307B2 (en) Semiconductor device and manufacturing method thereof
US10269802B2 (en) Semiconductor device and manufacturing method thereof
US10269968B2 (en) Semiconductor device including fin structures and manufacturing method thereof
CN107887428B (zh) 半导体器件及其制造方法
US9570556B1 (en) Semiconductor device and manufacturing method thereof
US20170243760A1 (en) Semiconductor device and manufacturing method thereof
CN106158967B (zh) 半导体器件及其制造方法
KR102290155B1 (ko) 반도체 디바이스 제조 방법 및 반도체 디바이스
US11804489B2 (en) Semiconductor device and manufacturing method thereof
US20220336450A1 (en) Semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
A107 Divisional application of patent