KR20090043948A - 반도체 소자의 비트라인 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 76
- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title 1
- 229910052751 metal Inorganic materials 0.000 claims abstract description 55
- 239000002184 metal Substances 0.000 claims abstract description 55
- 238000005530 etching Methods 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 239000000126 substance Substances 0.000 claims description 22
- 239000002002 slurry Substances 0.000 claims description 16
- 229910052782 aluminium Inorganic materials 0.000 claims description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 12
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical group [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 10
- 229910052802 copper Inorganic materials 0.000 claims description 10
- 239000010949 copper Substances 0.000 claims description 10
- MUBZPKHOEPUJKR-UHFFFAOYSA-N Oxalic acid Chemical compound OC(=O)C(O)=O MUBZPKHOEPUJKR-UHFFFAOYSA-N 0.000 claims description 9
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 9
- 238000005498 polishing Methods 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 6
- 239000008119 colloidal silica Substances 0.000 claims description 6
- 239000007800 oxidant agent Substances 0.000 claims description 6
- 239000002904 solvent Substances 0.000 claims description 5
- 238000004140 cleaning Methods 0.000 claims description 4
- 238000004380 ashing Methods 0.000 claims description 3
- 239000002738 chelating agent Substances 0.000 claims description 3
- 235000006408 oxalic acid Nutrition 0.000 claims description 3
- FZIPCQLKPTZZIM-UHFFFAOYSA-N 2-oxidanylpropane-1,2,3-tricarboxylic acid Chemical compound OC(=O)CC(O)(C(O)=O)CC(O)=O.OC(=O)CC(O)(C(O)=O)CC(O)=O FZIPCQLKPTZZIM-UHFFFAOYSA-N 0.000 claims description 2
- 239000003963 antioxidant agent Substances 0.000 claims description 2
- 230000003078 antioxidant effect Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 25
- 230000004888 barrier function Effects 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- KRKNYBCHXYNGOX-UHFFFAOYSA-N citric acid Chemical compound OC(=O)CC(O)(C(O)=O)CC(O)=O KRKNYBCHXYNGOX-UHFFFAOYSA-N 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- 229910008482 TiSiN Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000007733 ion plating Methods 0.000 description 2
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003112 inhibitor Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02115—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material being carbon, e.g. alpha-C, diamond or hydrogen doped carbon
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
본 발명에 따른 반도체 소자의 비트라인 형성방법은, 반도체 기판 상부에 절연막 및 희생막을 형성하는 단계와, 상기 희생막 및 절연막을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 상부가 기울기를 갖도록 상기 희생막을 식각하는 단계와, 상기 상부가 기울기를 갖도록 형성된 트렌치를 매립하도록 배선용 금속막을 형성하는 단계와, 상기 배선용 금속막을 상기 희생막이 노출될 때까지 제거하는 단계와, 상기 희생막을 제거하는 단계와, 상기 배선용 금속막을 평탄화하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 비트라인 형성방법에 관한 것으로, 보다 자세하게는, 비트라인 배선용 금속막의 높이를 일정하게 유지시켜 반도체 소자의 수율을 향상시킬 수 있는 반도체 소자의 비트라인 형성방법에 관한 것이다.
주지된 바와 같이, 디램(DRAM)과 같은 반도체 소자에는 채널을 통해 캐패시터에 전하가 저장되도록 전류를 접합 영역에 공급하거나, 캐패시터에 저장된 전하가 데이터화 될 수 있도록 캐패시터간 전하량 차이를 증폭소자(Sense Amplifier)에 전달하는 역할을 하는 비트라인(Bit Line)이 형성된다.
상기와 같은 비트라인의 재료재료로서는 전기 전도도가 우수한 알루미늄과 텅스텐이 주로 이용되고 있다. 이중에서 상기 텅스텐은 알루미늄에 비해 전기 전도성은 다소 떨어지지만 열안정성이 우수하고 매립특성 또한 우수하다는 장점이 있어서 셀영역의 비트라인 물질로서 많이 이용되고 있다.
상기 비트라인은 상술한 바와 같이 셀영역의 접합영역과 콘택되도록 형성되어, 채널을 통해 캐패시터에 전하가 저장되도록 전류를 공급하거나, 캐패시터에 저 장된 전하가 데이터화 될 수 있도록 캐패시터간 전하량 차이를 증폭소자(sense amplifier : S/A)에 전달하는 역할을 한다.
한편, 상기와 같이 텅스텐, 알루미늄 또는 구리를 이용한 반도체 소자에서는 상기와 같은 비트라인을 형성하기 위해 다마신(Damascene) 공정을 적용하고 있다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 상기와 같은 다마신 공정 중, CVD(Chemical Vapor Deposition) 방식을 이용한 금속배선의 베리어막은 그 증착시 트렌치 상부 부분에서 오버행(Overhang)이 발생하게 된다. 이에 따라, 상기 트렌치의 갭-필(Gap-Fill) 공정을 방해하여 상기 트렌치 내부에 보이드(Void)를 발생시키게 된다.
한편, 상기와 같은 트렌치 내의 보이드 발생을 방지하고자, 금속배선의 베리어막 형성 전 RF(Radio Frequency) 식각 공정으로 트렌치 상부를 클리핑(Clipping)지게 형성하는 방법을 적용하기도 하나, 이와 같이 RF 식각 공정을 적용하게 되면, 트렌치 내에 팽(Fang) 현상이 발생하게 되고, 이로 인해, 상기 트렌치 부분에서의 갭-필 매립 특성이 저하되어, 상기 트렌치 내에 또 다른 국부적인 보이드를 발생시키게 된다.
따라서, 상기와 같은 보이드의 발생으로 인해 후속의 각 비트라인간 저항의 차이를 발생시키게 되고, 그에 따라, 동작 속도의 차이를 유발하여 입력 신호의 산포를 일으키게 된다. 이러한 입력 신호의 산포는 싱글 레벨 셀(Single Level Cell : SLC)의 경우에는 영향이 없으나, 멀티 레벨 셀(Multi Level Cell : MLC)의 경우, 두 신호 간의 간섭을 일으켜 안정적인 멀티 레벨 셀의 구현을 어렵게 하고 있다.
더욱이, 상기와 같은 트렌치 상부를 클리핑지게 하는 공정 수행시, 트렌치 패턴의 밀도가 높은 셀 영역과 트렌치 패턴의 밀도가 낮은 주변회로 영역 부분에서의 상기 상이한 패턴 밀도 차이로 인해 비트라인 배선용 금속막의 높이 차이가 심하게 발생하여 후속의 각 비트라인간 저항의 차이를 더욱 심화시키게 되며, 이로 인해 멀티 레벨 셀의 구현을 더욱 어렵게 하고 있다.
그 결과, 반도체 소자의 수율을 감소시키게 된다.
본 발명은 트렌치 부분 내에서의 보이드(Void) 발생을 방지할 수 있는 반도체 소자의 비트라인 형성방법을 제공한다.
또한, 본 발명은 상기와 같이 트렌치 부분 내에서의 보이드 발생을 방지하여 각 비트라인간의 저항 차이 및 동작 속도의 차이를 최소화시킬 수 있는 반도체 소자의 비트라인 형성방법을 제공한다.
게다가, 본 발명은 상기와 같이 동작 속도의 차이를 최소화시켜 입력 신호의 산포 발생 및 그에 따른 안정적인 멀티 레벨 셀(Multi Level Cell : MLC)을 구현하여 반도체 소자의 수율을 향상시킬 수 있는 반도체 소자의 비트라인 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 비트라인 형성방법은, 반도체 기판 상부에 절 연막 및 희생막을 형성하는 단계; 상기 희생막 및 절연막을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 상부가 기울기를 갖도록 상기 희생막을 식각하는 단계; 상기 상부가 기울기를 갖도록 형성된 트렌치를 매립하도록 배선용 금속막을 형성하는 단계; 상기 배선용 금속막을 상기 희생막이 노출될 때까지 제거하는 단계; 상기 희생막을 제거하는 단계; 및 상기 배선용 금속막을 평탄화하는 단계;를 포함한다.
상기 희생막은 비정질 카본막으로 형성한다.
상기 희생막을 식각하는 단계는 RF(Radio Frequency) 식각 방식으로 수행한다.
상기 희생막을 식각하는 단계는 상기 트렌치 하부가 라운딩된 형상을 갖도록 수행한다.
상기 배선용 금속막이 알루미늄일 경우에, 상기 배선용 금속막을 상기 희생막이 노출될 때까지 제거하는 단계는, 콜로이달(Colloidal) 실리카(Silica) 또는 알루미나(Alumina) 연마제가 함유된 슬러리를 이용한 CMP 공정으로 수행한다.
상기 슬러리는 pH가 2∼5인 것을 특징으로 한다.
상기 배선용 금속막이 알루미늄일 경우에 상기 배선용 금속막을 상기 희생막이 노출될 때까지 제거하는 단계는, H2O2, Fe(N03)3 및 H5IO6 중 어느 하나의 산화제가 1∼5% 첨가된 슬러리를 이용한 CMP 공정으로 수행한다.
상기 배선용 금속막이 구리일 경우에 상기 배선용 금속막을 상기 희생막이 노출될 때까지 제거하는 단계는, 콜로이달(Colloidal) 실리카(Silica) 또는 알루미 나(Alumina) 연마제가 함유된 슬러리를 이용한다.
상기 슬러리는 pH가 2∼5가 되도록 형성한다.
상기 배선용 금속막이 구리일 경우에 상기 배선용 금속막을 상기 희생막이 노출될 때까지 제거하는 단계는, H2O2 또는 옥살산(Oxilic Acid)의 산화제를 1∼5% 첨가된 슬러리를 이용한 CMP 공정으로 수행한다.
상기 배선용 금속막을 상기 희생막이 노출될 때까지 제거하는 단계와, 상기 희생막을 제거하는 단계 사이에, 상기 배선용 금속막이 제거된 기판 결과물을 세정하는 단계;를 더 포함한다.
상기 세정하는 단계는, pH가 8∼10인 케미컬과 pH가 4∼6인 케미컬이 혼합된 케미컬을 사용하여 수행한다.
상기 pH가 8∼10인 케미컬은 솔벤트(Solvent) 계열의 용액 또는 KOH 계열의 구연산(Citric Acid)을 첨가된 케미컬인 것을 특징으로 한다.
상기 pH가 4∼6인 케미컬은 킬레이트제(Chelate Agent)와 산화 방지제가 첨가된 케미컬인 것을 특징으로 한다.
상기 희생막을 제거하는 단계는, 에슁(Ashing) 공정으로 수행한다.
상기 배선용 금속막을 평탄화하는 단계는, 40∼50rpm의 연마속도 및 1∼2psi의 압력의 조건인 터치(Touch) CMP 공정으로 수행한다.
본 발명은 다마신 공정을 적용한 반도체 소자의 비트라인 형성시, 트렌치 상 부에 비정질 카본막 형성 후, 상기 비정질 카본막을 형성하여 연마정지막으로 이용함으로써, CMP 공정 수행 후, 셀 영역과 주변회로 영역 간의 상이한 트렌치 패턴 밀도 차이로 인한 배선용 금속막의 높이 차이를 최소화시킬 수 있다.
그 결과, 본 발명은 각 비트라인간의 저항 차이 및 동작 속도의 차이를 최소화시킬 수 있으므로, 입력 신호의 산포 발생을 방지할 수 있다.
따라서, 본 발명은 안정적인 멀티 레벨 셀(Multi Level Cell : MLC)을 구현할 수 있으므로, 반도체 소자의 수율을 향상시킬 수 있다.
본 발명은 다마신 공정을 적용한 반도체 소자의 비트라인 형성시, 절연막 상에 비정질 카본막을 형성하고, 상기 절연막 내에 트렌치를 형성한 다음, 상기 트렌치의 비정질 카본막 부분만 클리핑지게 식각한 후, CMP 공정 수행시 상기 비정질 카본막을 연마정지막으로 이용한다.
이렇게 하면, 상기와 같이 트렌치 상부 부분을 클리핑(Clipping)지게 형성함으로써, 트렌치 내부의 보이드 발생을 방지하여 배선용 금속막의 갭-필 공정을 용이하게 수행할 수 있음과 아울러, 상기와 같이 절연막 상부에 비정질 카본막을 형성하여 연마정지막으로 이용함으로써, CMP 공정 수행 후, 셀 영역과 주변회로 영역 간의 상이한 트렌치 패턴 밀도 차이로 인한 배선용 금속막의 높이 차이를 최소화시킬 수 있다.
그 결과, 각 비트라인간의 저항 차이 및 동작 속도의 차이를 최소화시킬 수 있으므로, 입력 신호의 산포 발생을 방지할 수 있다.
따라서, 안정적인 멀티 레벨 셀(Multi Level Cell : MLC)을 구현할 수 있으므로, 그에 따른 반도체 소자의 수율을 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
자세하게, 도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 소자분리막, 게이트 및 캐패시터와 같은 하부구조물(도시안됨)이 구비되며 셀 영역 및 주변회로 영역으로 구획된 반도체 기판(100)의 각 영역 상에 상기 하부구조물을 덮도록 층간절연막(102), 식각정지막(104), 절연막(106) 및 희생막(108)을 차례로 형성한다.
상기 층간절연막(102) 및 절연막(106)은 TEOS(Tetraethylorthosilicate), HDP(High Density Plasma) 및 저유전막 중에 어느 하나의 물질로 형성하고, 상기 식각정지막(104)은 50∼400Å 정도의 두께를 갖는 질화막으로 형성한다.
상기 절연막(106)은 산화막 계열의 TEOS, HDP 및 USG막 또는 스핀 온 또는 CVD 방식의 저유전막 중에 어느 하나의 물질을 1000∼2500Å 정도의 두께로 형성한다.
상기 희생막(108)은 500∼3000Å의 두께를 갖는 비정질 카본막으로 형성하며, 후속의 트렌치 형성시 상기 절연막(106)의 하드마스크막으로도 동시에 사용할 경우, 2000∼4000Å의 두께로 형성하는 것이 바람직하다.
도 1b를 참조하면, 상기 희생막(108) 상에 마스크 패턴(도시안됨)을 형성한 다음, 상기 마스크 패턴을 식각마스크로 이용하여 상기 희생막(108), 절연막(106), 식각정지막(104) 및 층간절연막(102)을 식각하여 트렌치(T)를 형성한다.
도 1c를 참조하면, 상기 트렌치(T) 상부는 완만한 기울기를 갖도록 형성되고, 상기 트렌치(T) 하부는 라운딩된 형상이 되도록 상기 희생막(108)을 RF(Radio Frequency) 방식으로 식각한다.
그런 다음, 상기 RF 식각 방식에 의해 식각된 상기 트렌치(T) 표면을 포함한 희생막(108) 상에 베리어막(110)을 형성한다.
상기 베리어막(110)은 후속의 비트라인 배선용 금속막이 텅스텐 또는 알루미늄막일 경우에는 Ti, Ti/TiN, Ti/TiN/Ti, Ta/TaN, Ta/TaN/Ta, Ti/TiSiN 및 Ti/TiSiN/Ti 중에 어느 하나의 물질로 형성하며, 후속의 비트라인 배선용 금속막이 구리막일 경우에는 Ta/TaN, Ta/TaN/Ta 및 Ru 중에 어느 하나의 물질로 형성하는 것이 바람직하다.
상기 베리어막(110)은 CVD(Chemical Vapor Deposition) 또는 PVD(Physical Vapor Deposition) 방식을 이용하여 형성하며, 특히, 상기 트렌치(T)의 입구가 막히지 않고 후속 배선용 금속막의 갭-필(Gap-Fill) 특성을 향상시키기 위하여 60∼80Å의 두께로 형성한다.
도 1d를 참조하면, 상기 베리어막(110) 표면을 포함한 기판(100) 결과물 상에 상기 트렌치(T)를 매립하도록 배선용 금속막(112)을 형성한다.
이때, 상기 배선용 금속막(112)으로서는, 텅스텐, 알루미늄 및 구리막 중에 어느 하나의 물질을 형성하며, 이 중에서, 상기 배선용 금속막(112)이 알루미늄막 일 경우에는, CVD(Chemical Vapor Deposition) 및 PVD(Plsama Vapor Depositin) 방식을 혼합 사용하여 1000∼5500Å의 두께로 형성한다.
특히, 상기 트렌치(T) 하부 부분인 폭이 좁은 부분에 대해서는 CVD 방식을 사용하여 형성하며, 이와 달리, 상기 트렌치(T) 하부 부분보다 상대적으로 폭이 넓은 상기 트렌치(T) 상부 부분에 대해서는 PVD 방식을 사용하여 형성한다.
한편, 상기 배선용 금속막(112)이 구리막의 경우에는 이온 도금(Ion Plating) 방식을 사용하여 형성하는 것이 바람직하다.
도 1e를 참조하면, 상기 희생막(108)을 연마정지막으로 이용하여 상기 배선용 금속막(112)을 상기 희생막(108)이 노출될 때까지 CMP(Chemical Mechanical Polishing) 공정으로 제거한다.
여기서, 상기 배선용 금속막(112)이 알루미늄일 경우에, 상기 CMP 공정은 콜로이달(Colloidal) 실리카(Silica) 또는 알루미나(Alumina) 연마제가 함유된 슬러리를 이용하여 수행하며, 상기 슬러리는 pH가 2∼5인 것을 사용한다.
또한, 상기 배선용 금속막(112)이 알루미늄일 경우에는 상기 CMP 공정 중, H2O2, Fe(N03)3 및 H5IO6 중 어느 하나의 산화제를 1∼5% 첨가하여 수행하는 것이 바람직하다.
한편, 상기 배선용 금속막(112)이 구리일 경우에 상기 CMP 공정은 콜로이달(Colloidal) 실리카(Silica) 또는 알루미나(Alumina) 연마제가 함유된 슬러리를 이용하여 수행하며, 이때, 상기 슬러리는 pH가 2∼5인 것을 사용한다.
또한, 상기 배선용 금속막(112)이 구리일 경우에 상기 CMP 공정은 H2O2 또는 옥살산(Oxilic Acid)의 산화제를 1∼5% 첨가하여 수행하는 것이 바람직하다.
도 1f를 참조하면, 상기 배선용 금속막(112)이 제거된 후, 상기 기판(100) 결과물을 세정하며, 이때, 상기 세정은 pH가 8∼12인 케미컬과 pH가 4∼6인 케미컬이 혼합된 케미컬을 사용하여 수행한다.
상기 pH가 8∼12인 케미컬은 솔벤트(Solvent) 계열의 용액 또는 KOH 계열의 구연산(Citric Acid)을 첨가된 케미컬을 사용하며, 상기 pH가 4∼6인 케미컬은 킬레이트제(Chelate Agent)와 산화 방지제가 첨가된 케미컬을 사용한다.
그런 다음, 상기 희생막(108)을 에슁(Ashing) 공정으로 제거한다.
도 1g를 참조하면, 상기 배선용 금속막(112) 및 상기 베리어막(110)을 40∼50rpm의 연마속도 및 1∼2psi의 압력으로 상기 절연막(106)이 노출될 때까지 제거하여 본 발명의 실시예에 따른 반도체 소자의 비트라인(150)을 완성한다.
전술한 바와 같이 본 발명은, 절연막 상부에 비정질 카본막을 형성하여 연마정지막으로 이용함으로써, 배선용 금속막에 대한 CMP 공정 수행 후, 셀 영역과 주변회로 영역 간의 상이한 트렌치 패턴 밀도 차이로 인한 배선용 금속막의 높이 차이를 최소화시킬 수 있다.
그 결과, 각 비트라인간의 저항 차이 및 동작 속도의 차이를 최소화시킬 수 있으므로, 입력 신호의 산포 발생을 방지할 수 있다.
따라서, 안정적인 멀티 레벨 셀(Multi Level Cell : MLC)을 구현할 수 있으 므로, 반도체 소자의 수율을 향상시킬 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정별 단면도.
Claims (16)
- 반도체 기판 상부에 절연막 및 희생막을 형성하는 단계;상기 희생막 및 절연막을 식각하여 트렌치를 형성하는 단계;상기 트렌치 상부가 기울기를 갖도록 상기 희생막을 식각하는 단계;상기 상부가 기울기를 갖도록 형성된 트렌치를 매립하도록 배선용 금속막을 형성하는 단계;상기 배선용 금속막을 상기 희생막이 노출될 때까지 제거하는 단계;상기 희생막을 제거하는 단계; 및상기 배선용 금속막을 평탄화하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 희생막은 비정질 카본막으로 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 희생막을 식각하는 단계는 RF(Radio Frequency) 식각 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 희생막을 식각하는 단계는 상기 트렌치 하부가 라운딩된 형상을 갖도록 수행하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 배선용 금속막이 알루미늄일 경우에,상기 배선용 금속막을 상기 희생막이 노출될 때까지 제거하는 단계는,콜로이달(Colloidal) 실리카(Silica) 또는 알루미나(Alumina) 연마제가 함유된 슬러리를 이용한 CMP 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
- 제 5 항에 있어서,상기 슬러리는 pH가 2∼5인 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 배선용 금속막이 알루미늄일 경우에 상기 배선용 금속막을 상기 희생막이 노출될 때까지 제거하는 단계는,H2O2, Fe(N03)3 및 H5IO6 중 어느 하나의 산화제가 1∼5% 첨가된 슬러리를 이 용한 CMP 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 배선용 금속막이 구리일 경우에 상기 배선용 금속막을 상기 희생막이 노출될 때까지 제거하는 단계는,콜로이달(Colloidal) 실리카(Silica) 또는 알루미나(Alumina) 연마제가 함유된 슬러리를 이용하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
- 제 8 항에 있어서,상기 슬러리는 pH가 2∼5가 되도록 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 배선용 금속막이 구리일 경우에 상기 배선용 금속막을 상기 희생막이 노출될 때까지 제거하는 단계는,H2O2 또는 옥살산(Oxilic Acid)의 산화제를 1∼5% 첨가된 슬러리를 이용한 CMP 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 배선용 금속막을 상기 희생막이 노출될 때까지 제거하는 단계와, 상기 희생막을 제거하는 단계 사이에,상기 배선용 금속막이 제거된 기판 결과물을 세정하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
- 제 11 항에 있어서,상기 세정하는 단계는,pH가 8∼10인 케미컬과 pH가 4∼6인 케미컬이 혼합된 케미컬을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
- 제 12 항에 있어서,상기 pH가 8∼10인 케미컬은 솔벤트(Solvent) 계열의 용액 또는 KOH 계열의 구연산(Citric Acid)을 첨가된 케미컬인 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
- 제 12 항에 있어서,상기 pH가 4∼6인 케미컬은 킬레이트제(Chelate Agent)와 산화 방지제가 첨가된 케미컬인 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 희생막을 제거하는 단계는,에슁(Ashing) 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 배선용 금속막을 평탄화하는 단계는,40∼50rpm의 연마속도 및 1∼2psi의 압력의 조건인 터치(Touch) CMP 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
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| US8779547B2 (en) | 2011-12-07 | 2014-07-15 | Samsung Electronics Co., Ltd. | Electroplating methods for fabricating integrated circuit devices and devices fabricated thereby |
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