KR100714049B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 트랜치를 매립하도록 증착된 구리 금속에 평탄화 공정을 실시하여 평탄화한 후 아르곤(Ar)과 수소(H2) 가스를 이용한 스퍼터 에칭공정을 실시하여 층간 절연막 상부 표면에 존재하는 구리 원자 및 구리 금속층 상부 표면에 형성된 구리 산화막을 제거하여 구리에 의한 소자 특성 악화를 억제할 수 있는 반도체 소자의 금속 배선 형성 방법을 제시한다.
반도체 소자, 듀얼 다마신, 구리 금속층, 아르곤, 수소

Description

반도체 소자의 금속 배선 형성 방법{Method of forming a metal line in semiconductor device}
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위해 도시한 반도체 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 하부 금속층
14 : 제 1 확산 방지막 16 : 제 1 층간 절연막
18 : 식각 베리어층 20 : 제 2 층간 절연막
22 : 캡핑층 24 : 제 2 확산 방지막
26 : 구리 금속층 28 : 구리 오염층
30 : 구리 산화막 32 : 제 3 확산 방지막
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 구리 금속층 평탄화 공정후 잔재하는 불순물을 제거하기 위한 반도체 소자의 구리 금속 배선 형성 방법에 관한 것이다.
종래의 구리 금속 배선 형성 공정은 구리 평탄화 공정(Chemical Mechanical Planarization; CMP)후 구리 금속층 상부 표면의 구리 산화막을 제거하기 위해 수소(H2)가 포함된 가스 혼합물을 이용하여 플라즈마 처리를 실시한 후 확산 방지막을 증착한다. 그러나, 이 경우에 평탄화 공정시 손상된 층간 절연막(또는, 캡핑층) 내에 포함된 구리 원자들이 제거가 되지 않고 남아 있어 추후 소자 특성에 악영향을 미친다.
따라서, 본 발명은 상기 문제를 해결하기 위해 안출된 것으로, 트랜치를 매립하도록 증착된 구리 금속에 평탄화 공정을 실시하여 평탄화한 후 아르곤(Ar)과 수소(H2) 가스를 이용한 스퍼터 에칭공정을 실시하여 층간 절연막 상부 표면에 존재하는 구리 원자 및 구리 금속층 상부 표면에 형성된 구리 산화막을 제거하여 구리에 의한 소자 특성 악화를 억제할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위해 본 발명은 하부 도전층 등의 소정의 구조가 형성된 반도체 기판 상부에 층간 절연막을 형성하는 단계; 듀얼 다마신 공정을 실시하여 상기 하부 도전층의 소정 부위가 노출되도록 비아 및 트랜치를 형성는 단계; 상기 비아 및 트랜치를 포함한 전체 구조 상부에 상부 도전층을 증착하는 단계; 상기 상부 도전층을 평탄화하여 상기 비아 및 트랜치가 매립되도록 금속 배선을 형성하는 단계; 및 전체 구조 상부에 산소와 환원작용이 가능한 환원가스와 아르곤 가스를 이용한 스퍼터 에칭공정을 실시하여 상기 금속 배선 및 상기 층간 절연막에 형성된 불순물을 제거하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 구리 금속 배선 형성 방법을 설명하기 위해 도시한 반도체 소자의 단면도이다.
도 1a를 참조하면, 소정의 구조가 형성된 반도체 기판(10) 상에 하부 금속층(12)을 형성한 후 그 상부에 제 1 확산 방지막(14)을 형성한다. 이어서, 제 1 확산 방지막(14) 상에 제 1 층간 절연막(16), 식각 베리어층(18), 제 2 층간 절연막(20) 및 캡핑층(22)을 순차적으로 형성한다. 여기서, 제 1 및 제 2 층간 절연 막(16 및 20)은 저유전 물질로 이루어진다.
이어서, 하부 금속층(12)의 소정 부위가 노출되도록 듀얼 다마신 공정을 실시하여 비아 및 트랜치(도시하지 않음)를 형성한 후 비아 및 트랜치를 통해 노출되는 하부 금속층(12)의 상부 표면에 형성된 자연 산화막을 제거한다. 이어서, 비아 및 트랜치 내부면을 포함한 전체 구조 상부에 금속층으로 제 2 확산 방지막(24)을 형성한 후 전기 화학적 증착 공정을 실시하여 비아 및 트랜치를 매립하도록 전체 구조 상부에 구리 금속층(26)을 증착한다.
도 1b를 참조하면, 전체 구조 상부에 평탄화 공정을 실시하여 캡핑층(22)이 노출되도록 구리 금속층(26)을 평탄화한다. 이때, 캡핑층(22)에는 구리 금속층(26)에 포함된 구리 원자의 이동에 의해 소정의 구리 오염층(28)이 형성되며, 구리 금속층(26) 상부 표면에는 구리 산화막(CuOx; 30)이 형성된다. 한편, 상기 평탄화 공정시 캡핑층(22)을 연마하여 제 2 층간 절연막(20)이 노출되도록 평탄화공정을 실시할 수도 있다.
도 1c를 참조하면, 전체 구조 상부에 스퍼터 에칭공정을 실시하여 평탄화 공정후 형성되는 구리 오염층(28)과 구리 산화막(30)을 제거한다. 여기서, 스퍼터 에칭공정은 챔버의 온도를 상온(섭시 20℃) 에서 450℃의 온도 범위로 유지하고, 바이어스 전압을 10 내지 1000V로 인가한 상태에서 챔버로 아르곤(Ar)과 수소(H2)의 혼합 가스, 아르곤(Ar)과 NH3의 혼합 가스 또는 헬륨(He)과 수소수소(H2) 또는 NH3 의 혼합 가스를 주입하여 실시한다. 이때, 식각 타겟은 구리 오염층(28)과 구리 산화 막(30)의 두께에 따라 다를 수 있으나, 본 발명에서는 10 내지 300Å으로 하여 실시한다.
이러한, 스퍼터 에칭공정은 수소(H2)를 이용한 환원작용과 아르곤(Ar)을 이용한 에칭을 동시에 실시하여 구리 오염층(28)과 구리 산화막(30)을 제거하거나, 아르곤(Ar)을 이용한 에칭을 먼저 실시하여 구리 오염층(28)을 제거한 후 수소(H2)를 이용한 환원작용을 실시하여 구리 산화막(30)을 제거한다. 즉, 고압의 바이어스 전압이 인가되는 상태에서 아르곤(Ar)을 챔버로 주입하여 구리 오염층(28)을 제거하고, 수소(H2)를 챔버로 주입하여 구리 산화막(30)에 포함된 산소(O)와 수소(H2)를 반응시켜 구리 산화막(30)을 구성하는 구리 원자와 산소 원자를 분해함으로써 산소 원자는 수소와 반응하여 제거되고, 구리 원자는 그대로 구리 금속층(26) 상부 표면에 남게 된다.
도 1d를 참조하면, 전체 구조 상부에 구리 금속층(26)을 보호하기 위해 제 3 확산 방지막(32)을 형성하여 공정을 마무리 한다.
상기에서 설명한 바와 같이 본 발명은 종래 기술과 달리 구리 금속층 상에 형성된 구리 산화막을 포함하여 캡핑층 또는 층간 절연막에 형성되는 구리 오염층을 제거할 수 있다.
상세히 하면, 종래 기술은 구리 평탄화 공정(Chemical Mechanical Planarization; CMP)후 수소(H2) 또는 NH3가 포함된 가스 혼합물을 이용하여 플라즈 마 처리를 실시하여 구리 금속층 상부 표면의 구리 산화막을 제거하는 기술로서, 이 기술로는 캡핑층 또는 층간 절연막에 형성된 구리 오염층은 제거할 수 없는 문제가 발생하는데 반해, 본 발명은 수소(H2) 또는 NH3에 아르곤(Ar) 가스를 혼합한 후 고압의 바이어스 전압을 인가함으로써 구리 산화막을 제거하는 동시에 구리 오염층도 제거할 수 있다.
본 발명은 트랜치를 매립하도록 증착된 구리 금속에 평탄화 공정을 실시하여 평탄화한 후 아르곤(Ar)과 수소(H2) 가스를 이용한 스퍼터 에칭공정을 실시하여 층간 절연막 상부 표면에 존재하는 구리 원자 및 구리 금속층 상부 표면에 형성된 구리 산화막을 제거하여 구리에 의한 소자 특성 악화를 억제할 수 있다.

Claims (5)

  1. 하부 도전층 등의 소정의 구조가 형성된 반도체 기판 상부에 층간 절연막을 형성하는 단계;
    듀얼 다마신 공정을 실시하여 상기 하부 도전층의 소정 부위가 노출되도록 비아 및 트랜치를 형성는 단계;
    상기 비아 및 트랜치를 포함한 전체 구조 상부에 상부 도전층을 증착하는 단계;
    상기 상부 도전층을 평탄화하여 상기 비아 및 트랜치가 매립되도록 금속 배선을 형성하는 단계; 및
    전체 구조 상부에 산소와 환원작용이 가능한 환원가스와 아르곤 가스를 이용한 스퍼터 에칭공정을 실시하여 상기 금속 배선 및 상기 층간 절연막에 형성된 불순물을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 스퍼터 에칭공정은 상기 환원가스와 상기 아르곤 가스를 동시에 주입하여 실시하거나, 상기 아르곤 가스를 먼저 주입하여 실시하고 구리 오염층을 제거한 후 상기 환원가스 주입하여 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제 2 항에 있어서,
    상기 환원가스는 수소 또는 NH3 가스를 사용하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제 2 항에 있어서,
    상기 아르곤 가스 대신 헬륨을 사용하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  5. 제 2 항에 있어서,
    상기 스퍼터 에칭공정은 챔버의 온도를 상온(섭시 20℃) 에서 450℃의 온도 범위로 유지하고, 바이어스 전압을 10 내지 1000V로 인가한 상태에서 식각 타겟을 10 내지 300Å으로 하여 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100445551B1 (ko) * 2001-12-21 2004-08-25 동부전자 주식회사 반도체 소자 제조공정의 금속 산화물 제거방법
KR100800649B1 (ko) * 2005-12-28 2008-02-01 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
US7737029B2 (en) 2008-03-18 2010-06-15 Samsung Electronics Co., Ltd. Methods of forming metal interconnect structures on semiconductor substrates using oxygen-removing plasmas and interconnect structures formed thereby

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970072147A (ko) * 1996-04-29 1997-11-07 김주용 반도체 소자의 세정 방법
KR20020089777A (ko) * 2001-05-24 2002-11-30 주식회사 하이닉스반도체 반도체 소자의 구리배선 형성방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970072147A (ko) * 1996-04-29 1997-11-07 김주용 반도체 소자의 세정 방법
KR20020089777A (ko) * 2001-05-24 2002-11-30 주식회사 하이닉스반도체 반도체 소자의 구리배선 형성방법

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