KR20030052485A - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 비아홀 및 트랜치를 매립하도록 구리 금속층을 증착한 후 고압에서 열처리 공정을 실시하여 비아홀 내부의 구리 금속층의 결정립을 조대화하여 비아홀 내부에서의 구리 금속의 이탈을 억제함으로써 구리 금속층 증착시 형성된 동공과 같은 보이드를 동시에 제거할 수 있는 반도체 소자의 금속 배선 형성 방법을 제시한다.

Description

반도체 소자의 금속 배선 형성 방법{Method of forming a metal line in semiconductor device}
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 듀얼 다마신(Dual damascene) 공정을 이용한 구리 금속 배선 형성 방법에 관한 것이다.
일반적으로, 구리 금속 배선 형성 공정에서는 CMP(Chemical Mechanical Planarization)를 이용한 평탄화 공정시 연마속도를 일정하게 하고, 구리 금속의 결점(Defect) 등을 최소화하기 위해 평탄화 공정의 전처리 공정으로 열처리 공정을 상압 또는 저압에서 실시하고 있다. 그러나, 이 열처리 공정에 의해 구리 금속의 재결정화가 일어나 조대한 결정립(Coarse grain)이 형성되고, 확산 방지막과 구리 금속 간의 접합력이 한계에 이르러 비아홀 내에서 동공 등과 같은 보이드(Void)가 발생하게 된다.
이러한, 보이드는 구리 금속층 재결정화시 스트레스가 집중되는 비아홀 하부에서 주로 발생하는데, 구리 금속 재결정화와 금속과 절연막의 열팽창 계수의 차이를 야기시켜 비아홀 불량의 원인이 된다. 또한, 비아홀 불량은 금속 배선의 불량을 야기시켜 구리 금속의 소자 특성에 치명적인 영향을 주고 있으며, 특히 층간 절연막으로 초유전율을 사용하거나, 비아홀의 크기가 작을 경우 이러한 문제가 더욱 심하게 발생하게 된다.
따라서, 본 발명은 상기 문제를 해결하기 위해 안출된 것으로, 비아홀 및 트랜치를 매립하도록 구리 금속층을 증착한 후 고압에서 열처리 공정을 실시하여 비아홀 내부의 구리 금속층의 결정립을 조대화하여 비아홀 내부에서의 구리 금속의 이탈을 억제함으로써 구리 금속층 증착시 형성된 동공과 같은 보이드를 동시에 제거할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위해 도시한 반도체 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 하부 금속층
14 : 제 1 확산 방지막 16 : 제 1 층간 절연막
18 : 식각 베리어층 20 : 제 2 층간 절연막
22 : 캡핑층 24 : 제 2 확산 방지막
26 : 구리 금속층 28 : 구리 금속 배선
상술한 목적을 달성하기 위해 본 발명은 하부 도전층 등의 소정의 구조가 형성된 반도체 기판 상부에 층간 절연막을 형성하는 단계; 듀얼 다마신 공정을 실시하여 상기 하부 도전층의 소정 부위가 노출되도록 비아 및 트랜치를 형성는 단계; 상기 비아 및 트랜치를 포함한 전체 구조 상부에 상부 도전층을 증착한 후 고압에서 열처리 공정을 실시하는 단계; 및 상기 상부 도전층을 평탄화하여 상기 비아 및 트랜치를 매립하도록 금속 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 구리 금속 배선 형성 방법을 설명하기 위해 도시한 반도체 소자의 단면도이다.
도 1a를 참조하면, 소정의 구조가 형성된 반도체 기판(10) 상에 하부 금속층(12)을 형성한 후 그 상부에 제 1 확산 방지막(14)을 형성한다. 이어서, 제1 확산 방지막(14) 상에 제 1 층간 절연막(16), 식각 베리어층(18), 제 2 층간 절연막(20) 및 캡핑층(22)을 순차적으로 형성한다. 여기서, 제 1 및 제 2 층간 절연막(16 및 20)은 저유전 물질로 이루어진다.
이어서, 하부 금속층(12)의 소정 부위가 노출되도록 듀얼 다마신 공정을 실시하여 비아홀 및 트랜치(도시하지 않음)를 형성한 후 비아 및 트랜치를 통해 노출되는 하부 금속층(12)의 상부 표면에 형성된 자연 산화막을 제거한다. 이어서, 비아홀 및 트랜치 내부면을 포함한 전체 구조 상부에 금속층으로 제 2 확산 방지막(24)을 형성한 후 전기 화학적 증착 공정을 실시하여 비아홀 및 트랜치를 매립하도록 전체 구조 상부에 구리 금속층(26)을 증착한다. 이때, 구리 금속층(26)의 결정립계는 도시된 'A'와 같이 미세 결정립으로 이루어진다.
도 1b를 참조하면, 구리 금속층(26)에 고압에서 열처리 공정을 실시하여 결정립계가 도시된 'B'와 같이 조대화된 결정립을 갖는 구리 금속층(26)을 형성한다. 이때, 열처리 공정은 환원성 분위기에서 1 내지 1000 기압에서 100 내지 450℃의 온도로 30분 내지 3시간 동안 실시하되, 비아홀 및 트랜치를 매립하도록 구리 금속층(26)을 형성한 후 12시간 이내에 실시한다.
도 1c를 참조하면, 구리 금속층(26)에 CMP를 이용한 평탄화 공정을 실시하여 비아 및 트랜치가 매립되도록 구리 금속 배선(28)을 형성한다.
본 발명은 비아홀 및 트랜치를 매립하도록 구리 금속층을 증착한 후 고압에서 열처리 공정을 실시하여 비아홀 내부의 구리 금속층의 결정립을 조대화하여 비아홀 내부에서의 구리 금속의 이탈을 억제함으로써 구리 금속층 증착시 형성된 동공과 같은 보이드를 동시에 제거할 수 있다. 따라서, 반도체 소자의 비아홀 수율 불량을 최소화할 수 있다.

Claims (4)

  1. 하부 도전층 등의 소정의 구조가 형성된 반도체 기판 상부에 층간 절연막을 형성하는 단계;
    듀얼 다마신 공정을 실시하여 상기 하부 도전층의 소정 부위가 노출되도록 비아 및 트랜치를 형성는 단계;
    상기 비아 및 트랜치를 포함한 전체 구조 상부에 상부 도전층을 증착한 후 고압에서 열처리 공정을 실시하는 단계; 및
    상기 상부 도전층을 평탄화하여 상기 비아 및 트랜치를 매립하도록 금속 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 금속 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 열처리 공정은 환원성 분위기에서 1 내지 1000 기압에서 100 내지 450℃의 온도로 30분 내지 3시간 동안 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제 1 항에 있어서,
    상기 열처리 공정은 상기 구리 금속층을 증착한 후 12시간 이내에 실시되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제 1 항에 있어서,
    상기 상부 금속층은 구리층인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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