JP2000349152A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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insulating film
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film
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幸児 宮田
Toshiaki Hasegawa
利昭 長谷川
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Abstract

(57)【要約】 【課題】 層間絶縁膜中に接続孔を形成するためのエッ
チングマスクを形成することなく、層間絶縁膜の実効的
誘電率を低減したデュアルダマシン構造を形成する製造
方法を提供する。 【解決手段】 層間絶縁膜12上にエッチングマスク2
1となる無機膜13を形成し、その上層に配線溝24を
形成するための第1の開口パターン16を形成し、第1
の開口パターン16に少なくとも一部が重なるように接
続孔22を形成するための第2の開口パターン19を形
成する工程を備えた製造方法であり、さらに上記無機膜
13のエッチングマスク21を用いて層間絶縁膜12に
接続孔12を形成した後、無機膜13をエッチングして
第1の開口パターン16を転写した第3の開口パターン
23のみを形成した状態にし、その無機膜13をエッチ
ングマスク21として、層間絶縁膜12に配線溝24を
形成する製造方法である。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、詳しくは0.25μm世代以降のデバイス
プロセスに用いられる多層配線構造を有する半導体装置
の製造方法に関する。
【0002】
【従来の技術】半導体装置の微細化にともなって、半導
体装置内部の配線の微細化、配線ピッチの縮小化が必要
となっている。また、半導体装置の低消費電力化および
高速化などの要求にともない、層間絶縁膜の低誘電率化
および配線の低抵抗化が必要になっている。それを達成
するために、配線材料に銅、配線層間および配線間の材
料にフッ素樹脂等の有機材料もしくはキセロゲルのよう
な誘電率が3.0以下となる低誘電率絶縁材料を用いる
ことが必要になってきている。
【0003】一方、銅のエッチング技術が確率されてい
ない現在では、配線材料に銅を適用するためにはダマシ
ンプロセスを採用することが不可欠となっている。とこ
ろが、単に、配線とプラグとを個別に作製するシングル
ダマシンプロセスの組み合わせでは、工程数が増大し、
生産コスト、リードタイムともに増加して、生産上、大
変不利となる。
【0004】そこで、絶縁材料に配線溝と接続孔とを同
時に形成し、金属等の導電体の埋め込みと化学的機械研
磨(以下、CMPという、CMPはChemical Mechanica
l Polishing の略)により、1層分の配線とプラグとを
同時に作製するデュアルダマシンプロセスの確率が望ま
れている。特に、配線容量を低減できる低誘電率材料を
配線間および配線層間の絶縁材料に用いたデュアルダマ
シンプロセスの確率が求められている。
【0005】低誘電率材料のデュアルダマシンプロセス
を実現する上では、低誘電率材料のエッチング技術が重
要である。特に有機系の低誘電率材料は、レジストマス
クと似たエッチング特性を有するため、低誘電率材料の
マスクにレジストを用いることが困難となっている。そ
のため、レジストで作製したパターンを無機材料膜に転
写して、いわゆるハードマスクを作製し、そのハードマ
スクをエッチングマスクとして低誘電率材料をエッチン
グする。また、低誘電率材料のCMP技術が十分に開発
されていない現在、ハードマスクはCMP工程での削り
しろの役割も兼ねている。そのため、ハードマスク材料
には、主にシリコン酸化膜が用いられている。
【0006】従来の製造方法により、デュアルダマシン
構造を形成する場合には、以下のような方法が提案され
ている。
【0007】その方法は、図4の(1)に示すように、
半導体素子(図示省略)、第1の配線111、バリア層
112等が形成された基板110上に、接続孔が形成さ
れる層間絶縁膜部分となる接続層113を形成した後、
接続孔パターン114を設けたハードマスク(中間層)
115を形成し、その上に第2の配線が形成される層間
絶縁膜部分となる配線層116を形成する。さらに配線
溝パターンが形成されるハードマスク117を形成す
る。
【0008】次いで、配線溝パターン118を形成した
レジストマスク119を用いて、ハードマスク117を
エッチングする。そして図4の(2)に示すように、ハ
ードマスク117に配線溝を形成するための開口部12
0を形成する。続いてハードマスク117をエッチング
マスクにして配線層116をエッチングし、配線溝12
1を形成する。さらにエッチングを進めて、図4の
(3)に示すように、ハードマスク115をエッチング
マスクにして接続層113に接続孔122を形成する。
【0009】次に、図4の(4)に示すように、接続孔
122の底部のバリア層112をエッチングして第1の
配線11を露出させる。その後、既知の銅の埋め込み技
術により、配線溝121、接続孔122の内壁にバリア
層123を形成し、さらに銅めっき等の銅の成膜技術に
より、配線溝121に第2の配線124を形成し、接続
孔122にプラグ125を形成して、配線構造が完成す
る。
【0010】
【発明が解決しようとする課題】しかしながら、上記製
造方法では、中間層は、エッチングにより接続孔を形成
する際にエッチングマスクとして機能することが必要で
あるため、50nm以上の膜厚が必要となっている。そ
のため、中間層の膜厚を50nm未満に減らすことは困
難となっている。また層間絶縁膜に有機材料を用いた場
合、中間層には無機膜を用いる必要がある。この無機膜
は材料の特質から誘電率が比較的高い。例えば酸化シリ
コン膜では4.2程度の誘電率を持つ。そのため、従来
の技術による方法では、中間層の膜厚を薄くして配線構
造全体の実効誘電率を低くすることは困難となってい
る。
【0011】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置の製造方法であって、
すなわち、層間絶縁膜を備えた半導体装置の製造方法に
おいて、層間絶縁膜上にこの層間絶縁膜をエッチングす
る際のエッチングマスクとなる無機膜を形成する工程
と、その無機膜の上層に、層間絶縁膜に配線溝を形成す
るための第1の開口パターンを形成する工程と、その無
機膜に、層間絶縁膜に接続孔を形成するための第2の開
口パターンを前記第1の開口パターンに少なくとも一部
が重なるように形成する工程とを備えていることを特徴
とする。
【0012】さらに、第1の開口パターンと第2の開口
パターンとを形成した無機膜をエッチングマスクに用い
て、層間絶縁膜に接続孔を形成する工程と、無機膜をエ
ッチングして第1の開口パターンを転写した第3の開口
パターンのみを形成した状態にする工程と、第3の開口
パターンを形成した無機膜をエッチングマスクに用い
て、層間絶縁膜に配線溝を形成する工程とを備えてい
る。
【0013】上記半導体装置の製造方法では、層間絶縁
膜上に無機膜を形成し、その無機膜の上層に配線溝を形
成するための第1の開口パターンを形成し、その無機膜
に接続孔を形成するための第2の開口パターンを形成す
ることから、エッチングマスクを1層の無機膜で形成す
ることになる。そのため、従来のように接続孔を形成す
る際のエッチングマスクとして機能する中間層を設ける
必要がないので、その中間層を形成する工程が省略でき
る。
【0014】さらに配線溝を形成するためのエッチング
時間を制御して配線溝の深さを決定するようにすれば、
中間層を全く必要としなくなる。このため、従来の方法
と比較して、実効的な誘電率を低くすることができる利
点がある。
【0015】また、第1の開口パターンを形成する工程
および第2の開口パターンを形成する工程でレジストプ
ロセスを用いた際に、そのレジストプロセスは層間絶縁
膜が露出していない状態で行うことが可能となる。すな
わち、無機膜に第1の開口パターンを形成する際のレジ
ストプロセスでは、無機膜が層間絶縁膜を覆っているた
め、また無機膜に第2の開口パターンを形成する際のレ
ジストプロセスでは、下地に無機膜が形成された状態と
なっているために、各レジストプロセスの再生処理を行
うことが可能になる。
【0016】上記半導体装置の製造方法において、層間
絶縁膜は、第1の層間絶縁膜を形成する工程と、第1の
層間絶縁膜上に絶縁膜からなるエッチングストッパ層を
形成する工程と、エッチングストッパ層上に第2の層間
絶縁膜を形成する工程とを行うことにより形成され、エ
ッチングストッパ層はエッチングマスクとなる無機膜と
同種の材料で形成されてもよい。
【0017】さらに第1の開口パターンと第2の開口パ
ターンとを形成した無機膜をエッチングマスクに用い
て、第2の層間絶縁膜に孔を形成する工程と、エッチン
グにより、無機膜をエッチングして第1の開口パターン
を転写した第3の開口パターンのみを形成した状態にす
るとともに、その孔の底部のエッチングストッパ層をエ
ッチングして開口部を形成する工程と、第3の開口パタ
ーンのみを形成した無機膜をエッチングマスクに用い
て、第2の層間絶縁膜に配線溝を形成するとともに、第
1の層間絶縁膜に接続孔を形成する工程とを備えていて
もよい。
【0018】上記層間絶縁膜を第1の層間絶縁膜と第2
の層間絶縁膜とで形成する製造方法では、第1の開口パ
ターンと第2の開口パターンとを形成した無機膜をエッ
チングマスクに用いて第2の層間絶縁膜をエッチングす
ることにより、まず接続孔が形成される領域上に孔が形
成される。そしてエッチングにより第1の開口パターン
を転写した第3の開口パターンのみを形成した状態の無
機膜をエッチングマスクに用いて第2、第1の層間絶縁
膜をエッチングすることから、第2の層間絶縁膜には配
線溝が形成されると同時に、孔が形成された第2の層間
絶縁膜をエッチングマスクにして第1の層間絶縁膜に接
続孔が形成される。または、第1の開口パターンと第2
の開口パターンとを形成した無機膜をエッチングマスク
に用いて第2の層間絶縁膜から第1の層間絶縁膜までを
エッチングすることにより、まず接続孔が形成される。
そしてエッチングにより第1の開口パターンを転写した
第3の開口パターンのみを形成した状態の無機膜をエッ
チングマスクに用いて第2の層間絶縁膜をエッチングす
ることから、第2の層間絶縁膜に配線溝が形成される。
【0019】このように、エッチングストッパ層は、第
2の層間絶縁膜をエッチングして孔を形成したときのエ
ッチングストッパとしての機能のみで十分なため、第2
の層間絶縁膜をエッチングした際にエッチングストッパ
となる膜厚以上50nm未満の膜厚で形成することが可
能となる。そのため、第1の層間絶縁膜と第2の層間絶
縁膜との間にエッチングストッパ層を形成しても、層間
絶縁膜全体の実効的な誘電率を大幅に上昇させることは
なく、従来の層間絶縁膜中に無機膜からなる中間層を設
けたものより誘電率が低いものとなる。
【0020】なお、第2の層間絶縁膜に配線溝が形成さ
れたときに、接続孔が完成していない場合には、エッチ
ングストッパ層をマスクとして接続孔のエッチングを行
ってもよい。この場合、接続孔を完成させるためのエッ
チング時間はわずかであるため、エッチングストッパ層
の膜厚を従来の中間層のような膜厚にする必要はない。
【0021】また、無機膜に第1の開口パターンを形成
する工程および第2の開口パターンを形成する工程でレ
ジストプロセスを用いた際に、そのレジストプロセスは
層間絶縁膜が露出していない状態で行うことが可能であ
る。すなわち、無機膜に第1の開口パターンを形成する
際のレジストプロセスでは、無機膜が層間絶縁膜を覆っ
ているため、また無機膜に第2の開口パターンを形成す
る際のレジストプロセスでは、下地に無機膜が形成され
た状態にあるために、各レジストプロセスの再生処理を
行うことが可能になる。
【0022】
【発明の実施の形態】本発明の半導体装置の製造方法に
係わる第1の実施の形態を、図1の製造工程図によって
説明する。
【0023】図1の(1)に示すように、下地基板11
は、一例として、基板51上にトランジスタ(図示省
略)が形成され、それを覆う層間絶縁膜52中に配線5
3が形成されたものである。この層間絶縁膜52上には
配線53を形成する銅の拡散を防止するための拡散防止
層54が例えばシリコン窒化膜で形成されている。
【0024】上記下地基板11上に層間絶縁膜12を、
例えばポリアリールエーテルと総称される有機ポリマー
を用いて、例えば800nmの厚さに形成する。このポ
リアリールエーテルには、例えばアライドシグナル社製
のFLARE、ダウケミカル社製のSiLK、シューマ
ッカー社製のVELOX等がある。その他には、BCB
膜、ポリイミド膜、アモルファスカーボン膜などを配線
間絶縁膜として用いることが可能である。
【0025】上記有機ポリマーの形成には、例えば、前
駆体を回転塗布により下地基板11上に成膜し、その
後、300℃〜450℃でキュアを行って形成した。
【0026】次に、上記層間絶縁膜12上に、無機マス
クを形成するための無機膜13を、例えば300nmの
厚さのシリコン酸化膜で形成する。この無機膜13の成
膜では、一例として、一般的なCVD装置を用い、原料
ガスにモノシラン(SiH4)と一酸化二窒素(N
2 O)とを用い、基板温度を350℃、成膜雰囲気の圧
力を1kPaに設定して、成膜を行った。上記無機膜1
3は、シリコン酸窒化膜もしくはシリコン窒化膜で形成
することも可能である。
【0027】次に、上記無機膜13上に通常のレジスト
塗布技術(例えば回転塗布法)を用いてレジスト膜14
を成膜する。その後、リソグラフィー技術により、レジ
スト膜14をパターニングして、配線溝を形成するため
の開口部15を形成する。上記リソグラフィー技術で
は、KrF露光機を用い、最小線幅を0.34μm、最
小配線間隔を0.40μmとした。また、ArF露光機
を用いることにより、最小線幅を0.18μm、最小配
線間隔を0.18μmのパターンを形成することも可能
になる。さらに電子線露光技術を用いることにより、最
小線幅、最小配線間隔ともに0.10μm以下のパター
ンを得ることも可能になる。
【0028】続いて、上記レジスト膜14をエッチング
マスクに用いて、上記無機膜13を例えば250nmの
深さまでエッチングし、配線溝を形成するための第1の
開口パターン16を形成する。したがって、第1の開口
パターン16の底部には、50nmの厚さに無機膜13
が残っていることになる。このエッチングでは、例えば
一般的なプラズマエッチング装置を用い、エッチングガ
スにテトラフルオロメタン(CF4 )とアルゴン(A
r)とを用い、エッチング条件を、一例として、RF電
力を1.5kW、エッチング雰囲気の圧力を10Paに
設定した。なお、上記無機膜13のエッチングでは、エ
ッチング時間を制御することによりエッチング深さを制
御した。このときに形成する第1の開口パターン16の
深さは、エッチング速度のウエハ面内均一性を考慮し
て、ウエハ全面で配線間絶縁膜となる層間絶縁膜12の
上層が露出しないように決定する必要がある。
【0029】その後、上記レジスト膜14を例えばアッ
シングにより除去する。このアッシングでは、一般的な
アッシング装置を用い、アッシングガスに酸素(O2
とヘリウム(He)とを用い、基板温度を250℃に設
定した。なお、このアッシング中、層間絶縁膜12は無
機膜13に被覆された状態となっているため、層間絶縁
膜12が有機膜で形成されていても、上記アッシングに
よって層間絶縁膜12が劣化することはない。
【0030】次に図1の(2)に示すように、上記無機
膜13上に通常のレジスト塗布技術(例えば回転塗布
法)を用いてレジスト膜17を成膜する。その後、リソ
グラフィー技術により、レジスト膜17をパターニング
して、接続孔を形成するための開口部18を、例えばレ
ジスト膜17を平面視的にみて上記第1の開口パターン
16内に収まるように形成する。上記リソグラフィー技
術では、前記説明したのと同様に、KrF露光機を用
い、最小線幅を0.34μm、最小配線間隔を0.40
μmとした。また、ArF露光機を用いることにより、
最小線幅を0.18μm、最小配線間隔を0.18μm
のパターンを形成することも可能になる。さらに電子線
露光技術を用いることにより、最小線幅、最小配線間隔
ともに0.10μm以下のパターンを得ることも可能に
なる。なお、上記開口部18は第1の開口パターン16
よりはみ出す状態に形成されても許容される。
【0031】続いて、上記レジスト膜17をエッチング
マスクに用いて、上記無機膜13をエッチングし、層間
絶縁膜12に接続孔を形成するための第2の開口パター
ン19を形成する。このエッチングでは、例えば一般的
なプラズマエッチング装置を用い、エッチングガスにオ
クタフルオロブテン(C4 8 )とアルゴン(Ar)と
一酸化炭素(CO)とを用い、エッチング条件を、一例
として、RF電力を1.5kW、エッチング雰囲気の圧
力を6Paに設定した。このようにして、無機膜13に
配線溝を形成するための第1の開口パターン16と接続
孔を形成するための第2の開口パターン19とが形成さ
れ、有機膜からなる層間絶縁膜12上に上記構成の無機
膜13からなるエッチングマスク21が形成される。
【0032】続いて、図1の(3)に示すように、上記
エッチングマスク21を用いて層間絶縁膜12を異方性
エッチングし、接続孔22を開口する。このエッチング
では、一例として、一般的なECR(Electron Cycrotr
on Resonance)プラズマエッチング装置を用い、エッチ
ングガスに、窒素(N2 )とヘリウム(He)とを用
い、エッチング条件は、エッチング雰囲気の圧力を1P
a、マイクロ波電力を1kW、バイアスRF電力を30
0Wに設定する。なお、層間絶縁膜12の下層にはシリ
コン窒化膜からなる拡散防止層54があるので、このエ
ッチングは拡散防止層54上で停止される。また、層間
絶縁膜12がエッチングされるのと同時にレジスト膜1
7〔前記図1の(2)参照〕もエッチングされ、エッチ
ングマスク21上から完全に除去されるため、レジスト
膜17をアッシングにより除去する必要はない。
【0033】次いで図1の(4)に示すように、上記エ
ッチングマスク21を全面エッチバックし、第2の開口
パターン19〔前記図1の(2)参照〕の周囲のエッチ
ングマスク21をエッチングし、第1の開口パターン1
6〔前記図1の(1)参照〕の形状をエッチングマスク
21の下層にも転写して、エッチングマスク21の全体
に配線溝を形成するための第3の開口パターン23を形
成する。このエッチングによって、エッチングマスク2
1の上層がエッチングされ、エッチングマスク21は2
00nm程度の厚さになる。このエッチングでは、一般
的なプラズマエッチング装置を用い、エッチングガス
に、オクタフルオロブテン(C4 8 )とアルゴン(A
r)と一酸化炭素(CO)とを用い、エッチング条件
は、エッチング雰囲気の圧力を6Pa、RF電力を1.
5kWに設定する。
【0034】次に、図1の(5)に示すように、上記エ
ッチングマスク21を用いて層間絶縁膜12を異方性エ
ッチングし、例えば300nmの深さの配線溝24を開
口する。このエッチングでは、一例として、一般的なE
CRプラズマエッチング装置を用い、エッチングガス
に、窒素(N2 )とヘリウム(He)とを用い、エッチ
ング条件は、エッチング雰囲気の圧力を1Pa、マイク
ロ波電力を1kW、バイアスRF電力を300Wに設定
する。なお、このエッチングでは、エッチング時間を制
御することによりエッチング深さを制御した。
【0035】その後、接続孔22の底部の上記拡散防止
層54をエッチングして、接続孔22の底部に配線53
を露出させる。その際、エッチング条件によってはエッ
チングマスク21の上層もエッチングされることもあ
る。
【0036】次に、図1の(6)に示すように、スパッ
タリング、蒸着法もしくはCVD法によって、配線溝2
4および接続孔22の各内壁に例えば窒化タンタル等か
らなるバリアメタル層31を、例えば50nmの厚さに
形成する。その際、バリアメタル層31は、エッチング
マスク21上にも成膜される。例えばスパッタリングに
より成膜する場合には、タンタルターゲットを用い、成
膜雰囲気内に窒素ガスを導入することによって、窒化タ
ンタル膜を形成することが可能である。
【0037】次いで、例えばイオン化スパッタリング法
によって、配線溝24および接続孔22の各内壁に、上
記バリアメタル層31を介してシード層(図示省略)を
形成した後、電解メッキ法によって、配線材料(金
属)、例えば銅を堆積する。その後、例えばCMPによ
って、エッチングマスク21上の余分な銅およびバリア
メタル層31を研磨して除去し、配線溝24内にバリア
メタル層31を介して銅からなる配線32を形成し、接
続孔22内にバリアメタル層31を介して銅からなるプ
ラグ33を形成する。その際に、エッチングマスク21
が研磨ストッパとなるが、エッチングマスク21の厚さ
によっては、エッチングマスク21は完全に除去される
ことがある。なお、上記例では、銅を埋め込んだが、配
線材料となる例えばアルミニウムのような他の金属材料
を埋め込んでもよい。
【0038】図示はしないが、さらに上記層間絶縁膜1
2の形成工程から配線32およびプラグ33の形成工程
までを繰り返し行うことによって、多層配線を形成する
ことが可能になる。また、上記配線53間の層間絶縁膜
52の部分も、上記同様のプロセスによって、有機材料
で形成することも可能である。
【0039】上記説明では、半導体素子が形成された下
地基板11上に層間絶縁膜12を形成した例を説明した
が、半導体素子が形成されていない基板上に上記説明し
た構成の層間絶縁膜12、接続孔22、配線溝24、配
線32、プラグ33等を形成する場合にも上記製造方法
を適用することは可能である。
【0040】上記半導体装置の製造方法では、層間絶縁
膜12上に無機膜13を形成し、その無機膜13の上層
に配線溝を形成するための第1の開口パターン16を形
成し、その無機膜13に接続孔を形成するための第2の
開口パターン19を形成することから、エッチングマス
クを1層の無機膜13で形成することになる。そのた
め、従来のように接続孔を形成する際のエッチングマス
クとして機能する中間層を設ける必要がないので、その
中間層を形成する工程が省略できる。
【0041】さらに配線溝24を形成するためのエッチ
ング時間を制御して配線溝24の深さを決定するように
すれば、中間層を全く必要としなくなる。このため、従
来の方法と比較して、実効的な誘電率を低くすることが
できる利点がある。
【0042】また、第1の開口パターン16を形成する
工程および第2の開口パターン19を形成する工程でレ
ジストプロセスを用いた際に、そのレジストプロセスは
層間絶縁膜12が露出していない状態で行うことが可能
となる。すなわち、無機膜13に第1の開口パターン1
6を形成する際のレジストプロセスでは、無機膜13が
層間絶縁膜12を覆っているため、また無機膜13に第
2の開口パターン19を形成する際のレジストプロセス
では、下地に無機膜13が形成された状態となっている
ために、各レジストプロセスの再生処理を行うことが可
能になる。
【0043】次に、本発明の半導体装置の製造方法に係
わる第2の実施の形態を、図2の製造工程図によって説
明する。図2では、前記図1に示した構成部品と同様の
ものには同一符号を付与する。
【0044】図2の(1)に示すように、前記図1の
(1)によって説明したのと同様に、下地基板11は、
一例として、基板51上にトランジスタ(図示省略)が
形成され、それを覆う層間絶縁膜52中に配線53が形
成されたものである。この層間絶縁膜52上には配線5
3を形成する銅の拡散を防止するための拡散防止層54
が例えばシリコン窒化膜で形成されている。この下地基
板11上に層間絶縁膜12の接続層となる第1の層間絶
縁膜41を、例えば500nmの厚さの低誘電率な有機
膜で形成する。ここでは、第1の層間絶縁膜41に、例
えばポリアリールエーテルと総称される有機ポリマーを
用いた。このポリアリールエーテルには、例えばアライ
ドシグナル社製のFLARE、ダウケミカル社製のSi
LK、シューマッカー社製のVELOX等がある。その
他には、BCB膜、ポリイミド膜、アモルファスカーボ
ン膜などを配線間絶縁膜として用いることが可能であ
る。
【0045】上記有機ポリマーの形成には、例えば、前
駆体を回転塗布により下地基板11上に成膜し、その
後、300℃〜450℃でキュアを行って形成した。
【0046】次に、上記第1の層間絶縁膜41上に、エ
ッチングストッパ層42を、例えばシリコン酸化膜を2
5nmの厚さに堆積して形成した。このエッチングスト
ッパ層42は、後にエッチングによって配線溝を形成す
る際のエッチングストッパとして用いるだけであるた
め、後述する第2の層間絶縁膜43をエッチングした際
に少なくともエッチングストッパとなる膜厚以上50n
m未満の膜厚に形成すればよい。したがって、従来の方
法で用いる中間層の厚さ50nm程度より薄く形成する
ことが可能になる。上記シリコン酸化膜からなるエッチ
ングストッパ層42の成膜では、一例として、一般的な
プラズマCVD装置を用い、原料ガスにモノシラン(S
iH4 )と一酸化二窒素(N2 O)とを用い、基板温度
を350℃、成膜雰囲気の圧力を1kPaに設定して、
成膜を行った。ここでは、エッチングストッパ層42を
シリコン酸化膜で形成したが、シリコン窒化膜、シリコ
ン窒化酸化膜もしくは無機SOG膜で形成することも可
能である。
【0047】次いで、エッチングストッパ層42上に層
間絶縁膜12の配線層となる第2の層間絶縁膜43を、
例えば300nmの厚さの低誘電率な有機膜で形成す
る。ここでは、第2の層間絶縁膜43に、例えばポリア
リールエーテルと総称される有機ポリマーを用いた。こ
のポリアリールエーテルには、例えばアライドシグナル
社製のFLARE、ダウケミカル社製のSiLK、シュ
ーマッカー社製のVELOX等がある。その他には、B
CB膜、ポリイミド膜、アモルファスカーボン膜などを
配線間絶縁膜として用いることが可能である。
【0048】このようにして、下地基板11上に、第1
の層間絶縁膜41とエッチングストッパ層42と第2の
層間絶縁膜43とからなる層間絶縁膜12を形成した。
【0049】次に、上記層間絶縁膜12上に、無機マス
クを形成するための無機膜13を、例えば300nmの
厚さのシリコン酸化膜で形成する。この無機膜13の成
膜では、一例として、一般的なCVD装置を用い、原料
ガスにモノシラン(SiH4)と一酸化二窒素(N
2 O)とを用い、基板温度を350℃、成膜雰囲気の圧
力を1kPaに設定して、成膜を行った。この無機膜1
3は、シリコン酸化膜の他に、シリコン酸窒化膜、シリ
コン窒化膜等のシリコン系無機絶縁膜で形成することが
可能である。
【0050】次に、上記無機膜13上に通常のレジスト
塗布技術(例えば回転塗布法)を用いてレジスト膜14
を成膜する。その後、リソグラフィー技術により、レジ
スト膜14をパターニングして、配線溝を形成するため
の開口部15を形成する。上記リソグラフィー技術で
は、KrF露光機を用い、最小線幅を0.34μm、最
小配線間隔を0.40μmとした。また、ArF露光機
を用いることにより、最小線幅を0.18μm、最小配
線間隔を0.18μmのパターンを形成することも可能
になる。さらに電子線露光技術を用いることにより、最
小線幅、最小配線間隔ともに0.10μm以下のパター
ンを得ることも可能になる。
【0051】続いて、上記レジスト膜14をエッチング
マスクに用いて、上記無機膜13を例えば250nmの
深さまでエッチングし、配線溝を形成するための第1の
開口パターン16を形成する。したがって、第1の開口
パターン16の底部には、50nmの厚さに無機膜が残
っていることになる。このエッチングでは、例えば一般
的なプラズマエッチング装置を用い、エッチングガスに
テトラフルオロメタン(CF4 )とアルゴン(Ar)と
を用い、エッチング条件を、一例として、RF電力を
1.5kW、エッチング雰囲気の圧力を10Paに設定
した。なお、上記無機膜13のエッチングでは、エッチ
ング時間を制御することによりエッチング深さを制御し
た。このときに形成する第1の開口パターン16の深さ
は、エッチング速度のウエハ面内均一性を考慮して、ウ
エハ全面で配線間絶縁膜となる層間絶縁膜12の上層が
露出しないように決定する必要がある。
【0052】その後、上記レジスト膜14を例えばアッ
シングにより除去する。このアッシングでは、一般的な
アッシング装置を用い、アッシングガスに酸素(O2
とヘリウム(He)とを用い、基板温度を250℃に設
定した。なお、このアッシング中、層間絶縁膜12は無
機膜13に被覆された状態となっているため、層間絶縁
膜12が有機膜で形成されていても、上記アッシングに
よって層間絶縁膜12が劣化することはない。
【0053】次に図2の(2)に示すように、上記無機
膜13上に通常のレジスト塗布技術(例えば回転塗布
法)を用いてレジスト膜17を成膜する。その後、リソ
グラフィー技術により、レジスト膜17をパターニング
して、接続孔を形成するための開口部18を、例えばレ
ジスト膜17を平面視的にみて上記第1の開口パターン
16内に収まるように形成する。上記リソグラフィー技
術では、前記説明したのと同様に、KrF露光機を用
い、最小線幅を0.34μm、最小配線間隔を0.40
μmとした。また、ArF露光機を用いることにより、
最小線幅を0.18μm、最小配線間隔を0.18μm
のパターンを形成することも可能になる。さらに電子線
露光技術を用いることにより、最小線幅、最小配線間隔
ともに0.10μm以下のパターンを得ることも可能に
なる。なお、上記開口部18はその一部が第1の開口パ
ターン16よりはみ出す状態に形成されても許容され
る。
【0054】続いて、上記レジスト膜17をエッチング
マスクに用いて、上記無機膜13をエッチングし、第1
の層間絶縁膜41に接続孔を形成するための第2の開口
パターン19を形成する。このエッチングでは、例えば
一般的なプラズマエッチング装置を用い、エッチングガ
スにオクタフルオロブテン(C4 8 )とアルゴン(A
r)と一酸化炭素(CO)とを用い、エッチング条件
を、一例として、RF電力を1.5kW、エッチング雰
囲気の圧力を6Paに設定した。このようにして、無機
膜13に配線溝を形成するための第1の開口パターン1
6と接続孔を形成するための第2の開口パターン19と
が形成され、第2の層間絶縁膜43上に上記構成の無機
膜13からなるエッチングマスク21が形成される。
【0055】続いて、図2の(3)に示すように、上記
エッチングマスク21を用いて第2の層間絶縁膜43を
異方性エッチングし、接続孔を形成する領域上に孔44
を形成する。このエッチングでは、一例として、一般的
なECRプラズマエッチング装置を用い、エッチングガ
スに、窒素(N2 )とヘリウム(He)とを用い、エッ
チング条件は、エッチング雰囲気の圧力を1Pa、マイ
クロ波電力を1kW、バイアスRF電力を300Wに設
定する。なお、第2の層間絶縁膜43の下層にはシリコ
ン酸化膜からなるエッチングストッパ層42があるの
で、このエッチングはエッチングストッパ層42上で停
止される。また、第2の層間絶縁膜43がエッチングさ
れるのと同時にレジスト膜17〔前記図2の(2)参
照〕もエッチングされ、エッチングマスク21上から完
全に除去されるため、レジスト膜17をアッシングによ
り除去する必要はない。
【0056】さらに、図2の(4)に示すように、異方
性エッチングにより上記エッチングマスク21を全面エ
ッチバックし、第2の開口パターン19〔前記図2の
(2)参照〕の周囲のエッチングマスク21をエッチン
グし、第1の開口パターン16〔前記図2の(1)参
照〕の形状をエッチングマスク21の下層にも転写し
て、エッチングマスク21の全体に配線溝を形成するた
めの第3の開口パターン23を形成する。このエッチン
グによって、エッチングマスク21の上層がエッチング
され、エッチングマスク21は200nm程度の厚さに
なる。このエッチングでは、一般的なプラズマエッチン
グ装置を用い、エッチングガスに、オクタフルオロブテ
ン(C4 8 )とアルゴン(Ar)と一酸化炭素(C
O)とを用い、エッチング条件は、エッチング雰囲気の
圧力を6Pa、RF電力を1.5kWに設定する。な
お、上記エッチングでは、上記第2の層間絶縁膜43が
エッチングマスクになって、上記エッチングストッパ層
42も異方性エッチングされ、このエッチングストッパ
層42に上記孔44を転写した開口パターン45が形成
される。
【0057】このように、エッチングマスク21に第3
の開口パターン23を形成するエッチングとエッチング
ストッパ層42に開口パターン45を形成するエッチン
グとを同時に行うことから、上記エッチングストッパ層
42〔図2の(1)参照〕とエッチングマスク21とな
る上記無機膜13〔図2の(1)参照〕とは同一種類の
材料で形成することが望ましい。または、同一のエッチ
ングでエッチングされるような材料で形成することが望
ましい。
【0058】次に、図2の(5)に示すように、上記エ
ッチングマスク21を用いて第2の層間絶縁膜43を異
方性エッチングするとともに、上記第2の層間絶縁膜4
3をエッチングマスクに用いて第1の層間絶縁膜41を
異方性エッチングし、第2の層間絶縁膜43に配線溝2
4を形成するとともに、第1の層間絶縁膜41に接続孔
22を形成する。このエッチングでは、一例として、一
般的なECRプラズマエッチング装置を用い、エッチン
グガスに、窒素(N2 )とヘリウム(He)とを用い、
エッチング条件は、エッチング雰囲気の圧力を1Pa、
マイクロ波電力を1kW、バイアスRF電力を300W
に設定する。
【0059】なお、第2の層間絶縁膜43に配線溝24
が形成されたときに、接続孔22が完成していない場合
には、エッチングストッパ層42をマスクとして接続孔
22のエッチングを行ってもよい。この場合、接続孔2
2を完成させるためのエッチング時間はわずかであるた
め、エッチングストッパ層42は、その膜厚を従来の中
間層のような膜厚にする必要はなく、従来の中間層より
も薄く形成することができる。
【0060】また、上記第1の層間絶縁膜41と上記第
2の層間絶縁膜43とは、上記第2の実施の形態では同
種の絶縁材料で形成したが、同一エッチング条件でエッ
チングされる材料であれば、第1の層間絶縁膜41と第
2の層間絶縁膜43とを異なる種類の絶縁材料で形成す
ることも可能である。
【0061】その後、接続孔22の底部の上記拡散防止
層54をエッチングして、接続孔22の底部に配線53
を露出させる。
【0062】次に、図2の(6)に示すように、スパッ
タリング、蒸着法もしくはCVD法によって、配線溝2
4および接続孔22の各内壁に例えば窒化タンタル等か
らなるバリアメタル層31を、例えば50nmの厚さに
形成する。その際、バリアメタル層31は、エッチング
マスク21上にも成膜される。例えばスパッタリングに
より成膜する場合には、タンタルターゲットを用い、成
膜雰囲気内に窒素ガスを導入することによって、窒化タ
ンタル膜を形成することが可能である。
【0063】次いで、例えばイオン化スパッタリング法
によって、配線溝24および接続孔22の各内壁に、上
記バリアメタル層31を介してシード層(図示省略)を
形成した後、電解メッキ法によって、配線材料(金
属)、例えば銅を堆積する。その後、例えばCMPによ
って、エッチングマスク21上の余分な銅およびバリア
メタル層31を研磨して除去し、配線溝24内にバリア
メタル層31を介して銅からなる配線32を形成し、接
続孔22内にバリアメタル層31を介して銅からなるプ
ラグ33を形成する。その際に、エッチングマスク21
が研磨ストッパとなるが、エッチングマスク21の厚さ
によっては、エッチングマスク21は完全に除去される
ことがある。なお、上記例では、銅を埋め込んだが、配
線材料となる例えばアルミニウムのような他の金属材料
を埋め込んでもよい。
【0064】図示はしないが、さらに上記層間絶縁膜1
2の形成工程から配線32およびプラグ33の形成工程
までを繰り返し行うことによって、多層配線を形成する
ことが可能になる。また、上記配線53間の層間絶縁膜
52の部分も、上記同様のプロセスによって、有機材料
で形成することも可能である。
【0065】上記説明では、半導体素子が形成された下
地基板11上に層間絶縁膜12を形成した例を説明した
が、半導体素子が形成されていない基板上に上記説明し
た構成の層間絶縁膜12、接続孔22、配線溝24、配
線32、プラグ33等を形成する場合にも上記製造方法
を適用することは可能である。
【0066】上記図2によって説明した製造方法では、
第1の開口パターン16と第2の開口パターン19とを
形成した無機膜13をエッチングマスク21として第2
の層間絶縁膜43をエッチングすることにより、まず接
続孔が形成される領域上に孔44が形成される。そして
エッチングにより第1の開口パターン16を転写した第
3の開口パターン23のみを形成した状態の無機膜13
をエッチングマスク21として第2、第1の層間絶縁膜
43、41をエッチングすることから、第2の層間絶縁
膜43には配線溝24が形成されると同時に、孔44が
形成された第2の層間絶縁膜43をエッチングマスクに
して第1の層間絶縁膜41に接続孔22が形成される。
【0067】上記エッチングでは、エッチングストッパ
層43は、第2の層間絶縁膜43をエッチングして孔4
4を形成したときのエッチングストッパとしての機能の
みで十分なため、第2の層間絶縁膜43をエッチングし
た際にエッチングストッパとなる膜厚以上50nm未満
の膜厚で形成することが可能となる。そのため、第1の
層間絶縁膜41と第2の層間絶縁膜43との間にエッチ
ングストッパ層42を形成しても、層間絶縁膜12の全
体の実効的な誘電率を大幅に上昇させることはなく、従
来の層間絶縁膜中に無機膜からなる中間層を設けたもの
より誘電率が低いものとなる。
【0068】なお、第2の層間絶縁膜43に配線溝24
が形成されたときに、接続孔22が完成していない場合
には、エッチングストッパ層42をマスクとして接続孔
22のエッチングを行ってもよい。この場合、接続孔2
2を完成させるためのエッチング時間はわずかであるた
め、エッチングストッパ層42の膜厚を従来の中間層の
ような膜厚にする必要はなく、それよりも薄く形成する
ことができる。そのため、従来の中間層を設けた層間絶
縁膜構造よりも実効的な誘電率が低減されることにな
る。
【0069】また、無機膜13に第1の開口パターン1
6を形成する工程および第2の開口パターン19を形成
する工程でレジストプロセスを用いた際に、そのレジス
トプロセスは層間絶縁膜12が露出していない状態で行
うことが可能とある。すなわち、無機膜13に第1の開
口パターン16を形成する際のレジストプロセスでは、
無機膜13が層間絶縁膜12を覆っているため、また無
機膜13に第2の開口パターン19を形成する際のレジ
ストプロセスでは、下地に無機膜13が形成された状態
にあるために、各レジストプロセスの再生処理を行うこ
とができる。
【0070】次に、本発明の半導体装置の製造方法に係
わる第3の実施の形態を、図3の製造工程図によって説
明する。図3では、前記図2に示した構成部品と同様の
ものには同一符号を付与する。
【0071】図3の(1)に示すように、前記図1の
(1)によって説明したのと同様に、下地基板11は、
一例として、基板51上にトランジスタ(図示省略)が
形成され、それを覆う層間絶縁膜52中に配線53が形
成されたものである。この層間絶縁膜52上には配線5
3を形成する銅の拡散を防止するための拡散防止層54
が例えばシリコン窒化膜で形成されている。この下地基
板11上に層間絶縁膜12の接続層となる第1の層間絶
縁膜41を、例えば500nmの厚さの低誘電率な有機
膜で形成する。ここでは、上記第1の層間絶縁膜41
に、前記第2の実施の形態で説明した層間絶縁膜41と
同様の材料を同様の成膜方法で形成して用いる。
【0072】次に、上記第1の層間絶縁膜41上に、エ
ッチングストッパ層42を、例えばシリコン酸化膜を2
5nmの厚さに堆積して形成した。このエッチングスト
ッパ層42は、後にエッチングによって配線溝を形成す
る際のエッチングストッパとして用いるだけであるた
め、後述する第2の層間絶縁膜43をエッチングした際
に少なくともエッチングストッパとなる膜厚以上50n
m未満の膜厚に形成すればよい。したがって、従来の方
法で用いる中間層の厚さ50nm程度より薄く形成する
ことが可能になる。上記エッチングストッパ層42は、
前記第2の実施の形態で説明したのと同様の方法により
成膜される。なおエッチングストッパ層42を、シリコ
ン窒化膜、シリコン窒化酸化膜もしくは無機SOG膜で
形成してもよい。
【0073】次いで、エッチングストッパ層42上に層
間絶縁膜12の配線層となる第2の層間絶縁膜43を、
例えば300nmの厚さの低誘電率な有機膜で形成す
る。ここでは、前記第2の実施の形態で説明した第2の
層間絶縁膜43と同様な材料で同様の成膜方法で形成し
た用いる。
【0074】このようにして、下地基板11上に、第1
の層間絶縁膜41とエッチングストッパ層42と第2の
層間絶縁膜43とからなる層間絶縁膜12を形成した。
【0075】次に、上記層間絶縁膜12上に、無機マス
クを形成するための無機膜13を、例えば300nmの
厚さのシリコン酸化膜で形成する。この無機膜13の成
膜方法は前記第2の実施の形態で説明した無機膜13の
成膜方法と同様である。この無機膜13は、シリコン酸
化膜の他に、シリコン酸窒化膜、シリコン窒化膜等のシ
リコン系無機絶縁膜で形成することが可能である。
【0076】次に、上記無機膜13上に通常のレジスト
塗布技術(例えば回転塗布法)を用いてレジスト膜14
を成膜する。その後、リソグラフィー技術により、レジ
スト膜14をパターニングして、配線溝を形成するため
の開口部15を形成する。上記開口部15の最小線幅
は、前記第2の実施の形態で説明したように、露光装置
および露光光源を選択することにより0.10μm以下
のパターンを得ることも可能である。
【0077】続いて、上記レジスト膜14をエッチング
マスクに用いて、上記無機膜13を例えば250nmの
深さまでエッチングし、配線溝を形成するための第1の
開口パターン16を形成する。したがって、第1の開口
パターン16の底部には、50nmの厚さに無機膜が残
っていることになる。このエッチングは、前記第2の実
施の形態で説明したのと同様の方法で行う。なお、上記
無機膜13のエッチングでは、エッチング時間を制御す
ることによりエッチング深さを制御した。このときに形
成する第1の開口パターン16の深さは、エッチング速
度のウエハ面内均一性を考慮して、ウエハ全面で配線間
絶縁膜となる層間絶縁膜12の上層が露出しないように
決定する必要がある。
【0078】その後、上記レジスト膜14を一般的なレ
ジスト除去技術により、例えば酸素プラズマを用いたア
ッシングにより除去する。このアッシングでは、レジス
ト膜14を除去中、層間絶縁膜12は無機膜13に被覆
された状態となっているため、層間絶縁膜12が有機膜
で形成されていても、上記アッシングによって層間絶縁
膜12が劣化することはない。
【0079】次に図3の(2)に示すように、上記無機
膜13上に通常のレジスト塗布技術(例えば回転塗布
法)を用いてレジスト膜17を成膜する。その後、リソ
グラフィー技術により、レジスト膜17をパターニング
して、接続孔を形成するための開口部18を、例えばレ
ジスト膜17を平面視的にみて上記第1の開口パターン
16内に収まるように形成する。上記開口部18の最小
幅は、前記第2の実施の形態で説明したように、露光装
置および露光光源を選択することにより0.10μm以
下のパターンを得ることも可能である。なお、上記開口
部18はその一部が第1の開口パターン16よりはみ出
す状態に形成されても許容される。
【0080】続いて、上記レジスト膜17をエッチング
マスクに用いて、上記無機膜13をエッチングし、第1
の層間絶縁膜41に接続孔を形成するための第2の開口
パターン19を、例えば前記第2の実施の形態で説明し
たのと同様の方法により形成する。このようにして、無
機膜13に配線溝を形成するための第1の開口パターン
16と接続孔を形成するための第2の開口パターン19
とが形成され、第2の層間絶縁膜43上に上記構成の無
機膜13からなるエッチングマスク21が形成される。
【0081】続いて、図3の(3)に示すように、上記
エッチングマスク21を用いて第2の層間絶縁膜43、
エッチングストッパ層42および第1の層間絶縁膜41
を異方性エッチングし、接続孔22を形成する。このエ
ッチングでは、まず第2の層間絶縁膜43をエッチング
する。
【0082】そのエッチング条件としては、一例とし
て、一般的なECRプラズマエッチング装置を用い、エ
ッチングガスに、窒素(N2 )とヘリウム(He)とを
用い、エッチング条件は、エッチング雰囲気の圧力を1
Pa、マイクロ波電力を1kW、バイアスRF電力を3
00Wに設定する。次いでエッチングストッパ層42の
エッチングを、一例として、一般的なプラズマエッチン
グ装置を用い、エッチングガスに、オクタフルオロブテ
ン(C4 8 )とアルゴン(Ar)と一酸化炭素(C
O)とを用い、エッチング条件は、エッチング雰囲気の
圧力を6Pa、RF電力を1.5kWに設定して行う。
上記第2の層間絶縁膜43のエッチングでは一旦エッチ
ングストッパ層42によりエッチングが停止されるが、
エッチングストッパ層42は上記のようなエッチング条
件に変更することでエッチングされる。さらに、第1の
層間絶縁膜41のエッチングを、一例として、一般的な
ECRプラズマエッチング装置を用い、第2の層間絶縁
膜43のエッチング条件と同様なる条件で行う。また、
第2の層間絶縁膜43および第1の層間絶縁膜41がエ
ッチングされるのと同時にレジスト膜17〔前記図2の
(2)参照〕もエッチングされ、第1の層間絶縁膜41
のエッチングが終了するまでにはエッチングマスク21
上から完全に除去されるため、レジスト膜17をアッシ
ングにより除去する必要はない。
【0083】なお、上記接続孔22を形成するエッチン
グを一つのエッチング装置で各被エッチング材料に適し
たエッチングガスを選択することにより連続的にエッチ
ングを行うことも可能である。
【0084】また、上記第1の層間絶縁膜41と上記第
2の層間絶縁膜43とは、上記第2の実施の形態では同
種の絶縁材料で形成したが、同一エッチング条件でエッ
チングされる材料であれば、第1の層間絶縁膜41と第
2の層間絶縁膜43とを異なる種類の絶縁材料で形成す
ることも可能である。
【0085】また、第2の層間絶縁膜43をエッチング
中にレジスト膜17がエッチング除去されるような場合
には、予めエッチングマスク21となる無機膜13の膜
厚を例えば50nm程度厚くした350nm程度の厚さ
に形成しておけばよい。
【0086】さらに、図3の(4)に示すように、異方
性エッチングにより上記エッチングマスク21を全面エ
ッチバックし、第2の開口パターン19〔前記図3の
(2)参照〕の周囲のエッチングマスク21をエッチン
グし、第1の開口パターン16〔前記図3の(1)参
照〕の形状をエッチングマスク21の下層にも転写し
て、エッチングマスク21の全体に配線溝を形成するた
めの第3の開口パターン23を形成する。このエッチン
グによって、エッチングマスク21の上層がエッチング
され、エッチングマスク21は200nm程度の厚さに
なる。このエッチングでは、一般的なプラズマエッチン
グ装置を用い、エッチングガスに、オクタフルオロブテ
ン(C4 8 )とアルゴン(Ar)と一酸化炭素(C
O)とを用い、エッチング条件は、エッチング雰囲気の
圧力を6Pa、RF電力を1.5kWに設定する。
【0087】次に、図3の(5)に示すように、上記エ
ッチングマスク21を用いて第2の層間絶縁膜43を異
方性エッチングし、第2の層間絶縁膜43に配線溝24
を形成する。このエッチングでは、一例として、一般的
なECRプラズマエッチング装置を用い、エッチングガ
スに、窒素(N2 )とヘリウム(He)とを用い、エッ
チング条件は、エッチング雰囲気の圧力を1Pa、マイ
クロ波電力を1kW、バイアスRF電力を300Wに設
定する。
【0088】その後、接続孔22の底部の上記拡散防止
層54をエッチングして、接続孔22の底部に配線53
を露出させる。
【0089】次に、図3の(6)に示すように、スパッ
タリング、蒸着法もしくはCVD法によって、配線溝2
4および接続孔22の各内壁に例えば窒化タンタル等か
らなるバリアメタル層31を、例えば50nmの厚さに
形成する。その際、バリアメタル層31は、エッチング
マスク21上にも成膜される。例えばスパッタリングに
より成膜する場合には、タンタルターゲットを用い、成
膜雰囲気内に窒素ガスを導入することによって、窒化タ
ンタル膜を形成することが可能である。
【0090】次いで、例えばイオン化スパッタリング法
によって、配線溝24および接続孔22の各内壁に、上
記バリアメタル層31を介してシード層(図示省略)を
形成した後、電解メッキ法によって、配線材料(金
属)、例えば銅を堆積する。その後、例えばCMPによ
って、エッチングマスク21上の余分な銅およびバリア
メタル層31を研磨して除去し、配線溝24内にバリア
メタル層31を介して銅からなる配線32を形成し、接
続孔22内にバリアメタル層31を介して銅からなるプ
ラグ33を形成する。その際に、エッチングマスク21
が研磨ストッパとなるが、エッチングマスク21の厚さ
によっては、エッチングマスク21は完全に除去される
ことがある。なお、上記例では、銅を埋め込んだが、配
線材料となる例えばアルミニウムのような他の金属材料
を埋め込んでもよい。
【0091】図示はしないが、さらに上記層間絶縁膜1
2の形成工程から配線32およびプラグ33の形成工程
までを繰り返し行うことによって、多層配線を形成する
ことが可能になる。また、上記配線53間の層間絶縁膜
52の部分も、上記同様のプロセスによって、有機材料
で形成することも可能である。
【0092】上記説明では、半導体素子が形成された下
地基板11上に層間絶縁膜12を形成した例を説明した
が、半導体素子が形成されていない基板上に上記説明し
た構成の層間絶縁膜12、接続孔22、配線溝24、配
線32、プラグ33等を形成する場合にも上記製造方法
を適用することは可能である。
【0093】上記図3によって説明した製造方法では、
第1の開口パターン16と第2の開口パターン19とを
形成した無機膜13をエッチングマスク21として第2
の層間絶縁膜43をエッチングすることにより、まず接
続孔22が形成される。そしてエッチングにより第1の
開口パターン16を転写した第3の開口パターン23の
みを形成した状態の無機膜13をエッチングマスク21
として第2の層間絶縁膜43をエッチングして配線溝2
4が形成される。上記エッチングでは、エッチングスト
ッパ層43は、上記配線溝24を形成するための第2の
層間絶縁膜43をエッチングするときにエッチングスト
ッパとして機能するのみで十分なため、そのエッチング
ストッパ層42をエッチングストッパとしての機能を果
たす膜厚以上50nm未満の膜厚に形成することが可能
となる。そのため、第1の層間絶縁膜41と第2の層間
絶縁膜43との間にエッチングストッパ層42を形成し
ても、層間絶縁膜12の全体の実効的な誘電率を大幅に
上昇させることはなく、従来の層間絶縁膜中に無機膜か
らなる中間層を設けたものより誘電率が低いものとな
る。
【0094】また、無機膜13に第1の開口パターン1
6を形成する工程および第2の開口パターン19を形成
する工程でレジストプロセスを用いた際に、そのレジス
トプロセスは層間絶縁膜12が露出していない状態で行
うことが可能とある。すなわち、無機膜13に第1の開
口パターン16を形成する際のレジストプロセスでは、
無機膜13が層間絶縁膜12を覆っているため、また無
機膜13に第2の開口パターン19を形成する際のレジ
ストプロセスでは、下地に無機膜13が形成された状態
にあるために、各レジストプロセスの再生処理を行うこ
とができる。
【0095】上記各実施の形態で説明した上記層間絶縁
膜12、第1の層間絶縁膜41、第2の層間絶縁膜43
は、フッ素樹脂またはキセロゲルで形成することもでき
る。フッ素樹脂の一例としては、フルオロカーボン膜
(例えば環状フッ素樹脂)、テフロン(PTFE)、ア
モルファステフロン〔例えば、デュポン社製:テフロン
AF(商品名)〕、フッ化アリールエーテルもしくはフ
ッ化ポリイミドを用いることができる。上記キセロゲル
の一例としてはポーラスシリカがある。
【0096】上記フッ素樹脂を成膜するには、回転塗布
装置により上記フッ素樹脂の前駆体を塗布し、その後、
300℃〜450℃でキュアする。なお、フッ素化アモ
ルファスカーボン等の材料はアセチレン(C2 2 )、
フルオロカーボンガス〔例えばオクタフルオロブテン
(C4 8 )〕をプロセスガスに用いたプラズマCVD
法により成膜することが可能である。この場合も成膜後
に300℃〜450℃でキュアする。なお、上記アモル
ファステフロンはテフロンAFに限定されることはな
く、下記の化学式(1)に示す構造を有するものであれ
ば何でもよい。
【0097】
【化1】
【0098】上記第2の層間絶縁膜43としては、シク
ロポリマライズドフロリネーテッドポリマー系樹脂〔例
えばサイトップ(商品名)〕を用いることも可能であ
る。シクロポリマライズドフロリネーテッドポリマー系
樹脂は上記サイトップに限定されることはなく、下記の
化学式(2)に示す構造を有するものであれば何でもよ
い。
【0099】
【化2】
【0100】上記第2の層間絶縁膜43としては、フッ
化ポリアリルエーテル系樹脂〔例えばFLARE(商品
名)〕を用いることも可能である。フッ化ポリアリルエ
ーテル系樹脂は上記FLAREに限定されることはな
く、下記の化学式(3)に示す構造を有するものであれ
ば何でもよい。
【0101】
【化3】
【0102】また、上記第2の層間絶縁膜43に上記キ
セロゲルを用いる場合には、一例として、ナノグラス社
が開発したNanoporous Silicaを、同
社が開発した回転塗布装置を用いて成膜を行った。上記
Nanoporous Silicaはポーラスシリカ
の1種で、本発明で用いることができるキセロゲルは、
上記Nanoporous Silicaに限定される
ことはない。すなわち、芳香族などの比較的高分子のア
ルキル基を有するシラノール樹脂を基板上に塗布し、そ
れをゲル化させ、シランカップリング剤もしくは水素化
処理を用いて疎水化処理を行って形成したものであれ
ば、どのようなキセロゲルであっても適用することがで
きる。
【0103】本発明の製造方法により多層配線を形成す
る場合、上記第1〜第3の実施の形態で説明した製造方
法のうちの複数を組み合わせて、多層配線を形成するこ
とも可能である。
【0104】
【発明の効果】以上、説明したように本発明によれば、
配線溝を形成するための第1の開口パターンと接続孔を
形成するための第2の開口パターンとを1層の無機膜に
形成し、それをエッチングマスクとして用いて層間絶縁
膜に配線溝と接続孔とを形成するので、従来のように接
続孔を形成する際のエッチングマスクとして機能する中
間層を設ける必要がない。よって、中間層を形成する工
程が削減できる。また従来の方法と比較して層間絶縁膜
中に中間層を形成していないので層間絶縁膜の実効的な
誘電率を低減することができる。
【0105】また、層間絶縁膜を第1および第2の層間
絶縁膜で形成し、その間にエッチングストッパ層を設け
た製造方法によれば、エッチングストッパ層により配線
溝を確実に所定の深さに形成することが可能になる。ま
たこのエッチングストッパ層はエッチングストッパとし
ての機能のみを有していればよいので、従来のエッチン
グマスクとしての機能を有する中間層よりも薄く形成す
ることができる。そのため、層間絶縁膜の実効的な誘電
率を低減することができる。
【0106】また、第1の開口パターンおよび第2の開
口パターンを形成する工程でレジストプロセスを用いた
際に、レジストプロセス中は無機膜に層間絶縁膜が被覆
されているので、各レジストプロセスの再生処理を行う
ことが可能になる。その結果、歩留りを向上が図れる。
【0107】よって、層間絶縁膜の実効的な誘電率を低
減しつつ、デュアルダマシン構造を従来の製造方法より
も工程数を削減して、歩留り良く、安価に形成すること
が可能になる。
【図面の簡単な説明】
【図1】本発明の半導体装置の製造方法に係わる第1の
実施の形態を示す製造工程図である。
【図2】本発明の半導体装置の製造方法に係わる第2の
実施の形態を示す製造工程図である。
【図3】本発明の半導体装置の製造方法に係わる第3の
実施の形態を示す製造工程図である。
【図4】従来の技術を説明する製造工程図である。
【符号の説明】
12…層間絶縁膜、13…無機膜、16…第1の開口パ
ターン、19…第2の開口パターン、21…エッチング
マスク、22…接続孔、24…配線溝
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田口 充 東京都品川区北品川6丁目7番35号 ソニ ー株式会社内 Fターム(参考) 5F033 HH08 HH11 HH32 JJ08 JJ11 JJ32 MM02 MM12 MM13 NN06 NN07 PP06 PP15 PP17 PP19 PP27 QQ09 QQ12 QQ16 QQ25 QQ28 QQ31 QQ37 QQ48 RR04 RR06 RR08 RR09 RR21 RR22 RR24 SS01 SS11 SS15 SS22 TT04 WW02 XX24 XX33 5F058 AA10 AC10 AD02 AD05 AD06 AF04 AG01 AH02 AH10

Claims (13)

    【特許請求の範囲】
  1. 【請求項1】 層間絶縁膜を備えた半導体装置の製造方
    法において、 前記層間絶縁膜上に該層間絶縁膜をエッチングする際の
    エッチングマスクとなる無機膜を形成する工程と、 前記無機膜の上層に、前記層間絶縁膜に配線溝を形成す
    るための第1の開口パターンを形成する工程と、 前記無機膜に、前記層間絶縁膜に接続孔を形成するため
    の第2の開口パターンを前記第1の開口パターンに少な
    くとも一部が重なるように形成する工程とを備えたこと
    を特徴とする半導体装置の製造方法。
  2. 【請求項2】 前記第1の開口パターンと前記第2の開
    口パターンとを形成した前記無機膜をエッチングマスク
    に用いて、前記層間絶縁膜に接続孔を形成する工程と、 前記無機膜をエッチングして前記第1の開口パターンを
    転写した第3の開口パターンのみを形成した状態にする
    工程と、 前記第3の開口パターンを形成した無機膜をエッチング
    マスクに用いて、前記層間絶縁膜に配線溝を形成する工
    程とを備えたことを特徴とする請求項1記載の半導体装
    置の製造方法。
  3. 【請求項3】 前記層間絶縁膜は有機材料もしくはキセ
    ロゲルで形成することを特徴とする請求項1記載の半導
    体装置の製造方法。
  4. 【請求項4】 前記層間絶縁膜は有機材料もしくはキセ
    ロゲルで形成することを特徴とする請求項2記載の半導
    体装置の製造方法。
  5. 【請求項5】 前記層間絶縁膜は、第1の層間絶縁膜を
    形成する工程と、 前記第1の層間絶縁膜上に絶縁膜からなるエッチングス
    トッパ層を形成する工程と、 前記エッチングストッパ層上に第2の層間絶縁膜を形成
    する工程とを行うことにより形成され、 前記エッチングストッパ層は前記エッチングマスクとな
    る無機膜と同種の材料で形成されることを特徴とする請
    求項1記載の半導体装置の製造方法。
  6. 【請求項6】 前記第1の開口パターンと前記第2の開
    口パターンとを形成した前記無機膜をエッチングマスク
    に用いて、前記第2の層間絶縁膜に孔を形成する工程
    と、 エッチングにより、前記無機膜をエッチングして前記第
    1の開口パターンを転写した第3の開口パターンのみを
    形成した状態にするとともに、前記孔の底部の前記エッ
    チングストッパ層をエッチングして開口部を形成する工
    程と、 前記第3の開口パターンのみを形成した無機膜をエッチ
    ングマスクに用いて、前記第2の層間絶縁膜に配線溝を
    形成するとともに、前記第1の層間絶縁膜に接続孔を形
    成する工程とを備えたことを特徴とする請求項5記載の
    半導体装置の製造方法。
  7. 【請求項7】 前記第1の開口パターンと前記第2の開
    口パターンとを形成した前記無機膜をエッチングマスク
    に用いて、前記第2の層間絶縁膜から前記第1の層間絶
    縁膜にかけて接続孔を形成する工程と、 エッチングにより、前記無機膜をエッチングして前記第
    1の開口パターンを転写した第3の開口パターンのみを
    形成した状態にする工程と、 前記第3の開口パターンのみを形成した無機膜をエッチ
    ングマスクに用いて、前記第2の層間絶縁膜に配線溝を
    形成する工程とを備えたことを特徴とする請求項5記載
    の半導体装置の製造方法。
  8. 【請求項8】 前記エッチングストッパ層は第2の層間
    絶縁膜をエッチングした際にエッチングストッパとなる
    膜厚以上50nm未満の膜厚に形成されることを特徴と
    する請求項5記載の半導体装置の製造方法。
  9. 【請求項9】 前記エッチングストッパ層は第2の層間
    絶縁膜をエッチングした際にエッチングストッパとなる
    膜厚以上50nm未満の膜厚に形成されることを特徴と
    する請求項6記載の半導体装置の製造方法。
  10. 【請求項10】 前記エッチングストッパ層は第2の層
    間絶縁膜をエッチングした際にエッチングストッパとな
    る膜厚以上50nm未満の膜厚に形成されることを特徴
    とする請求項7記載の半導体装置の製造方法。
  11. 【請求項11】 前記第1の層間絶縁膜および第2の層
    間絶縁膜は有機材料もしくはキセロゲルで形成すること
    を特徴とする請求項5記載の半導体装置の製造方法。
  12. 【請求項12】 前記第1の層間絶縁膜および第2の層
    間絶縁膜は有機材料もしくはキセロゲルで形成すること
    を特徴とする請求項6記載の半導体装置の製造方法。
  13. 【請求項13】 前記第1の層間絶縁膜および第2の層
    間絶縁膜は有機材料もしくはキセロゲルで形成すること
    を特徴とする請求項7記載の半導体装置の製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100379530B1 (ko) * 2000-12-29 2003-04-10 주식회사 하이닉스반도체 반도체 소자의 듀얼 다마신 형성방법
KR100395663B1 (ko) * 2001-09-13 2003-08-25 주성엔지니어링(주) SiLK 이중 다마신 공정
KR100434511B1 (ko) * 2002-08-12 2004-06-05 삼성전자주식회사 다마신 배선을 이용한 반도체 소자의 제조방법
JP2006156768A (ja) * 2004-11-30 2006-06-15 Anritsu Corp 半導体装置の製造方法および半導体装置
JPWO2007078011A1 (ja) * 2006-01-06 2009-06-11 日本電気株式会社 多層配線の製造方法と多層配線構造
CN102263058A (zh) * 2006-06-12 2011-11-30 瑞萨电子株式会社 半导体装置的制造方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010015499A1 (en) * 2000-02-23 2001-08-23 Hiroshi Yuasa Semiconductor device and method for fabricating the same
US6395632B1 (en) * 2000-08-31 2002-05-28 Micron Technology, Inc. Etch stop in damascene interconnect structure and method of making
JP2002170885A (ja) * 2000-12-04 2002-06-14 Fujitsu Ltd 半導体装置の製造方法
US20040134608A1 (en) * 2001-05-17 2004-07-15 Lynn Forester Layered hard mask and dielectric materials and method therefor
KR100796756B1 (ko) * 2001-11-12 2008-01-22 삼성전자주식회사 반도체 소자의 접촉부 및 그 제조 방법과 이를 포함하는표시 장치용 박막 트랜지스터 어레이 기판 및 그 제조 방법
JP4164643B2 (ja) * 2002-07-17 2008-10-15 日本ゼオン株式会社 ドライエッチング方法及びパーフルオロ−2−ペンチンの製造方法
US6809028B2 (en) * 2002-10-29 2004-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Chemistry for liner removal in a dual damascene process
JP5040913B2 (ja) * 2006-03-31 2012-10-03 富士通セミコンダクター株式会社 半導体装置の製造方法
US9601367B2 (en) * 2013-03-25 2017-03-21 International Business Machines Corporation Interconnect level structures for confining stitch-induced via structures
CN108054135B (zh) * 2017-11-10 2020-09-01 上海华力微电子有限公司 接触孔的金属连接结构及其制造方法
CN111584725A (zh) * 2020-05-15 2020-08-25 武汉华星光电半导体显示技术有限公司 Oled的面板及其制造方法
KR20220006686A (ko) * 2020-07-08 2022-01-18 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3462225B2 (ja) * 1992-08-21 2003-11-05 株式会社デンソー 半導体ヨーレイトセンサ
JPH06100184A (ja) * 1992-09-24 1994-04-12 Fuji Xerox Co Ltd 画像形成装置のトレイ装置
JP3411314B2 (ja) * 1992-10-14 2003-05-26 株式会社ゼクセルヴァレオクライメートコントロール 自動車用空調装置のインテークドア駆動制御装置
JPH06127089A (ja) * 1992-10-20 1994-05-10 Brother Ind Ltd 画像形成装置
US6100184A (en) * 1997-08-20 2000-08-08 Sematech, Inc. Method of making a dual damascene interconnect structure using low dielectric constant material for an inter-level dielectric layer
US6066569A (en) * 1997-09-30 2000-05-23 Siemens Aktiengesellschaft Dual damascene process for metal layers and organic intermetal layers
US6127258A (en) * 1998-06-25 2000-10-03 Motorola Inc. Method for forming a semiconductor device
US6127089A (en) * 1998-08-28 2000-10-03 Advanced Micro Devices, Inc. Interconnect structure with low k dielectric materials and method of making the same with single and dual damascene techniques

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100379530B1 (ko) * 2000-12-29 2003-04-10 주식회사 하이닉스반도체 반도체 소자의 듀얼 다마신 형성방법
KR100395663B1 (ko) * 2001-09-13 2003-08-25 주성엔지니어링(주) SiLK 이중 다마신 공정
KR100434511B1 (ko) * 2002-08-12 2004-06-05 삼성전자주식회사 다마신 배선을 이용한 반도체 소자의 제조방법
JP2006156768A (ja) * 2004-11-30 2006-06-15 Anritsu Corp 半導体装置の製造方法および半導体装置
JPWO2007078011A1 (ja) * 2006-01-06 2009-06-11 日本電気株式会社 多層配線の製造方法と多層配線構造
CN102263058A (zh) * 2006-06-12 2011-11-30 瑞萨电子株式会社 半导体装置的制造方法

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