CN101410967A - 双重布线集成电路芯片 - Google Patents

双重布线集成电路芯片 Download PDF

Info

Publication number
CN101410967A
CN101410967A CNA2007800107401A CN200780010740A CN101410967A CN 101410967 A CN101410967 A CN 101410967A CN A2007800107401 A CNA2007800107401 A CN A2007800107401A CN 200780010740 A CN200780010740 A CN 200780010740A CN 101410967 A CN101410967 A CN 101410967A
Authority
CN
China
Prior art keywords
contact
layer
face
extends
metal silicide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007800107401A
Other languages
English (en)
Other versions
CN101410967B (zh
Inventor
M·D·加菲
T·J·达尔顿
J·P·冈比诺
P·D·卡特肖克
A·K·斯坦姆佩尔
K·伯恩斯坦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN101410967A publication Critical patent/CN101410967A/zh
Application granted granted Critical
Publication of CN101410967B publication Critical patent/CN101410967B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种在相对侧上具有布线层级的半导体器件和制造具有到器件的接触和在相对侧上的布线层级的半导体结构的方法。该方法包括在绝缘体上硅衬底上制造器件，该绝缘体上硅衬底具有到器件的第一接触和第一侧上的到第一接触的布线层级，去除下硅层以暴露掩埋氧化层、穿过掩埋氧化层形成到器件的第二接触并在掩埋氧化层上形成到第二接触的布线层级。

Description

双重布线集成电路芯片
技术领域
本发明涉及集成电路领域；更特别地，涉及双重布线集成电路芯片和制造双重布线集成电路芯片的方法。
背景技术
随着集成电路密度的增大，电路的数目增加。虽然增加的电路数量引起增加的用于将集成电路连接到下一封装层级的接触焊盘数，但增大的电路密度导致较小的芯片。因此，现在存在对更大的布线密度和增加的用于从集成电路芯片到下一封装层级的连接的接触焊盘数的需要。
发明内容
本发明的第一方面是制造半导体结构的方法，包括：在绝缘体上硅衬底中形成一个或多个器件，该衬底包括上硅层与下硅层之间的掩埋氧化层和上硅层的顶面上的金属前介电层；在该金属前介电层的顶面上形成一个或多个第一布线层级，第一布线层级中的每个布线层级包括相应介电层中的导电导线；从衬底上去除下硅层以便暴露掩埋氧化层的底面；形成到器件的导电第一接触(contact)，一个或多个该第一接触从金属前介电层的顶面延伸到器件，第二布线层级的最下方布线层级的一个或多个导线与第一接触物理接触并电接触；形成到器件的导电第二接触，一个或多个第二接触从掩埋氧化层的底面延伸到器件；以及在掩埋氧化层上形成一个或多个第二布线层级，第二布线层级的每个布线层级包括相应介电层中的导电导线，第二布线层级的最低布线层级的一个或多个导线与第二接触物理接触并电接触。
本发明的第二方面是所述第一方面，其中，所述器件包括场效应晶体管，该场效应晶体管包括在上硅层中形成的源极/漏极和在上硅层上形成并通过栅极介电层而与上硅层分离的栅电极。
本发明的第三方面是所述第二方面，其中，形成所述一个或多个器件包括在源极/漏极和栅电极的顶面上形成导电金属硅化物层。
本发明的第四方面是所述第三方面，其中，至少一个第一接触从金属前介电层的顶面延伸到相应栅电极上的金属硅化物层。
本发明的第五方面是所述第三方面，其中，至少一个第一接触从金属前介电层的顶面延伸到相应源极/漏极上的金属硅化物层。
本发明的第六方面是所述第三方面，进一步包括：在上硅层中形成一个或多个硅接触区并在所述一个或多个硅接触区的顶面上形成金属硅化物层；其中，至少一个第一接触从金属前介电层的顶面延伸到所述一个或多个硅接触区的相应硅接触区上的金属硅化物层，并且其中，至少一个第二接触从掩埋氧化层的底面穿过上硅层延伸到相应硅接触区上的金属硅化物层。
本发明的第七方面是所述第三方面，进一步包括：在上硅层的区域中形成介电沟槽隔离，该沟槽隔离从上硅层的顶面延伸到掩埋氧化层；其中，至少一个第一接触从金属前介电层的顶面延伸到沟槽隔离以便与第二接触的相应接触进行物理和电接触，所述相应接触从掩埋氧化层的底面延伸穿过沟槽隔离。
本发明的第八方面是所述第三方面，进一步包括：在金属前介电层中形成一个或多个假栅电极并在所述一个或多个假栅极的顶面上形成金属硅化物层；以及在金属前介电层中形成一个或多个假栅电极并且其中，形成导电金属硅化物层还包括在所述一个或多个假栅极的顶面上形成金属硅化物层，其中至少一个第二接触从掩埋氧化层的所述底面穿过上硅层中形成的沟槽隔离、穿过栅电极下形成的栅极介电层延伸到相应假栅电极上的所述金属硅化物层。
本发明的第九方面是所述第三方面，在金属前介电层中形成一个或多个假栅电极；其中，形成导电金属硅化物层还包括在所述一个或多个假栅极的顶面上形成金属硅化物层，其中，至少一个第一接触从金属前介电层的顶面延伸到所述一个或多个假栅电极的相应假栅电极的金属硅化物层，并且其中，至少一个第二接触从掩埋氧化层的底面穿过上硅层中形成的沟槽隔离、穿过栅电极下形成的栅极介电层延伸到假栅电极。
本发明的第十方面是所述第三方面，进一步包括：在相应源极/漏极上的BOX层中形成开口以便暴露源极/漏极的底面；在源极/漏极底面的顶部上的开口中沉积金属层；在源极/漏极中形成金属硅化物区，该硅化物区从源极/漏极的底面延伸到源极/漏极区的顶面上的硅化物层；以及其中，至少一个第二接触延伸到金属硅化物区并与之电接触。
本发明的第十一方面是所述第三方面，其中，至少一个第二接触从掩埋氧化层的底面穿过上硅层延伸到相应源极/漏极上的金属硅化物层。
本发明的第十二方面是所述第三方面，其中，所述金属硅化物层包括铂硅化物、钛硅化物、钴硅化物或镍硅化物。
本发明的第十三方面是所述第十方面，其中，形成所述一个或多个器件包括形成源极/漏极中的金属硅化物的导电金属硅化物区和栅电极中的金属硅化物的导电金属硅化物区，所述源极/漏极的金属硅化物区从源极/漏极的顶面延伸到源极/漏极的底面且所述栅电极的金属硅化物区从栅电极的顶面延伸到栅电极的底面。
本发明的第十四方面是所述第十一方面，其中，至少一个第一接触从金属前介电层的顶面延伸到相应栅电极的金属硅化物区。
本发明的第十五方面是所述第十一方面，其中，至少一个第一接触从金属前介电层的顶面延伸到相应源极/漏极的相应金属硅化物区。
本发明的第十六方面是所述第十一方面，进一步包括：在上硅层中形成一个或多个硅接触区并在所述一个或多个硅接触区中形成金属硅化物的金属硅化物区，所述一个或多个硅接触区的金属硅化物区从所述一个或多个硅接触区的顶面延伸到所述一个或多个硅接触区的底面；以及其中，至少一个第一接触从金属前介电层的顶面延伸到所述一个或多个硅接触区的相应硅接触区的金属硅化物区，并且其中，至少一个第二接触从掩埋氧化层的底面延伸到相应硅接触区的金属硅化物区。
本发明的第十七方面是所述第十一方面，进一步包括：在上硅层的区域中形成介电沟槽隔离，该沟槽隔离从上硅层的顶面延伸到掩埋氧化层；以及其中，至少一个第一接触从金属前介电层的顶面延伸到沟槽隔离以便与第二接触的相应接触进行物理和电接触，所述相应接触从掩埋氧化层的底面延伸穿过沟槽隔离。
本发明的第十八方面是所述第十一方面，进一步包括：在金属前介电层中形成一个或多个假栅电极并在所述一个或多个假栅极中形成金属硅化物的金属硅化物区，该金属硅化物区从所述一个或多个假栅极的顶面延伸到所述一个或多个假栅极的底面；以及其中，至少一个第一接触从金属前介电层的顶面延伸到所述一个或多个假栅电极的相应假栅极的金属硅化物区，并且其中，至少一个第二接触从掩埋氧化层的底面延伸到相应假栅电极的金属硅化物区。
本发明的第十九方面是所述第十一方面，其中，至少一个第二接触从掩埋氧化层的底面延伸到相应源极/漏极的金属硅化物区。
本发明的第二十方面是所述第十一方面，其中，所述金属硅化物包括铂硅化物、钛硅化物、钴硅化物或镍硅化物。
本发明的第二十一方面是所述第一方面，其中，第一和第二布线层级的每个相应介电层包括独立地选自二氧化硅、氮化硅、碳化硅、氧氮化硅、氧碳化硅、有机硅酸盐玻璃、等离子体增强硅氮化物、具有介电常数的材料、氢基倍半硅氧烷聚合物(hydrogen silsesquioxanepolymer)、甲基倍半硅氧烷聚合物(methyl silsesquioxane polymer)、聚亚苯基低聚物(polyphenylene oligomer)、甲基掺杂硅石、有机硅酸盐玻璃、多孔有机硅酸盐玻璃和相对介电常数为约2.4或以下的电介质的材料。
本发明的第二十二方面是所述第一方面，进一步包括：在去除下硅层之前，将操作衬底(handle substrate)附着于所述一个或多个布线层级的离上硅层最远的最上方介电层。
本发明的第二十三方面是所述第二十方面，进一步包括：在形成所述一个或多个第二布线层级之后，去除操作衬底。
本发明的第二十四方面是所述第二十一方面，进一步包括：在形成所述一个或多个布线层级之后，将衬底切割成一个或多个集成电路芯片。
附图说明
本发明的特征在所附权利要求中阐述。但是，通过在连同附图一起阅读时参照说明性实施例的以下详细说明，将最透彻地理解本发明本身，其中：
图1A至1E是示出了根据本发明第一实施例的集成电路芯片的制造的横截面图；
图2A和2B是示出了根据本发明第二实施例的集成电路芯片的制造的横截面图；
图3A和3B是示出了根据本发明第三实施例的集成电路芯片的制造的横截面图；以及
图4A至4E是示出了根据本发明第四实施例的集成电路芯片的制造的横截面图。
具体实施方式
应理解的是本发明实施例的集成电路芯片有利地在称为晶片的集成电路衬底上形成，并且，可以同时在同一晶片上制造多个集成电路并可以在制造完成之后通过切割处理将其分离。
图1A至1E是示出了根据本发明第一实施例的集成电路芯片的制造的横截面图。在图1A中，通过焊盘层级(through pad level)来制造晶片100A。晶片100A包括绝缘体上硅(SOI)衬底105，其包括硅衬底110、在该硅衬底上形成的掩埋氧化层(BOX)115和在该BOX上形成的单晶硅层120。在硅层120中形成沟槽隔离125，以及场效应晶体管(FET)130的源极/漏极135和沟道区140。同样在硅层120中形成可选的硅区域150。在沟道区140上形成栅极电介质(未示出)和(在一个示例中)FET 130的多晶硅栅极145以及假栅极146。在一个示例中，硅区域150是高度掺杂的N或P型(在约1E19atm/cm3到约1E21atm/cm3之间)以便将接触(contact)的电阻降低到小于约0.5微欧姆。在金属前电介质(PMD)层155形成之前，在源极/漏极135、栅极145和扩散接触150的暴露的硅表面上形成导电金属硅化物层152以便进一步降低如下所述的金属结构到硅结构的“接触”电阻。通过硅表面上金属层的沉积、将硅表面加热得足够高以引起金属层与硅反应、并随后溶解掉任何未反应的金属，来形成金属硅化物。金属硅化物的示例包括但不限于铂、钛、钴和镍硅化物。
在硅层120的顶部上形成PMD层155。在PMD层155中形成接触160A和160B。接触160A和160B是导电的。接触160A与源极/漏极135上和硅接触150上的硅化物层152电接触。某些接触160A是延伸到沟槽隔离125的假接触。接触160B与栅极145和假栅极146上的硅化物层152接触。PMD层155及接触160A和160B可以看作布线层级(wiring level)。
可以在单独操作中独立地或者同时地制造接触160A和160B。当同时制造时，通过使用单掩膜在原位置蚀刻各自沟槽来形成第一和第二类接触或者通过使用光刻和硬掩膜与蚀刻的各种组合以便单独地限定沟槽、继之以单一金属填充和化学机械抛光(CMP)操作来制造第一和第二类接触。
在PMD层155上形成第一层间介电层(ILD)165，其包括与接触160电接触的导电双镶嵌(dual-damascene)导线170。在ILD 165上形成第二ILD 175，其包括与导线170电接触的导电双镶嵌导线180。在ILD 175上形成第三ILD 190，其包括与导线180电接触的导电双镶嵌I/O焊盘190。或者，导线170、180和焊盘190可以是与单镶嵌通孔结合的单镶嵌导线或焊盘。
镶嵌工艺是这样的工艺，其中在介电层中形成导电沟槽或通孔开口，在电介质的顶面上沉积具有填充沟槽的足够厚度的导电体，并执行CMP工艺以去除多余的导电体并使导电体的表面与介电层的表面共面以便形成镶嵌导线(或镶嵌通孔)。当仅形成沟槽和导线(或通孔开口和通孔)时，该工艺称为单镶嵌。
双镶嵌工艺是这样的工艺，其中，穿过介电层的整个厚度来形成通孔开口，继之以在任何给定横截面视图中穿过介电层的部分路径来形成沟槽。所有通孔开口与上方的整体导线沟槽和下方的导线沟槽相交，但不是所有的沟槽均需要与通孔开口相交。在电介质的顶面上沉积具有填充沟槽和通孔开口的足够厚度的导电体，并执行CMP工艺以便使得沟槽中导体的表面与介电层的表面共面以形成双镶嵌导线和具有整体双镶嵌通孔的双镶嵌导线。
用于单镶嵌和双镶嵌工艺以形成沟槽的蚀刻可以有利地是反应离子蚀刻(RIE)。
在一个示例中，PMD层155包括硼磷硅酸盐玻璃(BPSG)或磷硅酸盐玻璃(BSG)。在一个示例中，接触160A和160B包括钛/氮化钛衬里(liner)和钨芯。在一个示例中，ILD 165、175和185包括二氧化硅或氮化硅层上的二氧化硅层。在一个示例中，导线170和180及I/O焊盘190包括钽/氮化钽衬里和铜芯。
在一个示例中，ILD层165、175和185独立地包括二氧化硅(SiO2)、氮化硅(Si3N4)、碳化硅(SiC)、氧氮化硅(SiON)、氧碳化硅(SiOC)、有机硅酸盐玻璃(SiCOH)、等离子体增强硅氮化物(PSiNx)或NBLok(SiC(N，H))。
在一个示例中，ILD层165、175和185独立地包括低K(介电常数)材料，其示例包括但不限于氢基倍半硅氧烷聚合物(HSQ)、甲基倍半硅氧烷聚合物(MSQ)、由美国德克萨斯州Midland的DowChemical公司制造的SiLKTM(聚亚苯基低聚物)、由加拿大SantaClara的Applied Materials公司制造的Black DiamondTM(甲基掺杂硅石或SiOx(CH3)y或SiCxOyHy或SiOCH)、有机硅酸盐玻璃(SiCOH)以及多孔SiCOH。在一个示例中，低K介电材料具有约2.4或以下的相对介电常数。
在图1B中，在第三ILD 185和I/O焊盘190上形成钝化层195并使用粘合剂(未示出)或通过本领域中已知的其它方法将操作晶片200附着于钝化层195。
在图1C中，去除体衬底110(参见图1B)以暴露BOX 115。在一个示例中，通过下述方法去除体衬底110，所述方法为将体衬底研磨至相当薄，接着进行(1)在诸如氢氧化钾水溶液的强碱中的化学蚀刻，或(2)在氢氟酸、硝酸和乙酸的混合物中的化学蚀刻，或(3)选择性地蚀刻二氧化硅上的硅的任何化学蚀刻，以便去除剩余的体衬底。
在图1D中，穿过BOX 115和硅层120形成导电的第一背面接触205。接触205从BOX 115的顶面延伸到源极/漏极135和硅接触150上的硅化物层152。在一个示例中，通过单镶嵌工艺来形成接触205。在一个示例中，接触205包括钛/氮化钛衬里和钨芯。
穿过BOX 115和沟槽隔离125来形成导电的第二背面接触210。接触210从BOX 115的顶面延伸到假栅极146上的硅化物层152以及到所选接触160A。在假栅极146的情形中，接触210同样延伸穿过栅极介电层(未示出)。
可以在单独的操作中独立地或者同时地制造接触205和210。当同时制造时，通过使用单掩膜在原位置蚀刻各自沟槽来形成第一和第二类接触或者通过使用光刻和硬掩膜与蚀刻的各种组合以便单独地限定沟槽、继之以单一金属填充和CMP操作来制造第一和第二类接触。
在图1E中，在BOX 115上形成第一层间介电层(ILD)165A，其包括与接触160A电接触的导电双镶嵌导线170A。在ILD 165A上形成第二ILD 180A，其包括与导线170A电接触的导电双镶嵌导线180A。在ILD 175A上形成第三ILD 190A，其包括与导线180A电接触的导电双镶嵌I/O焊盘190A。或者，导线170A、180A和焊盘190A可以是与单镶嵌通孔结合的单镶嵌导线。在第三ILD 185A和I/O焊盘190A上形成钝化层195A并去除操作晶片200。这完成了已知可以在两个相对侧上外部布线(通过焊盘190和190A)的晶片100A的制造。
图2A和2B是示出了根据本发明第二实施例的集成电路芯片的制造的横截面图。本发明的第二实施例与本发明的第一实施例的不同之处在于在晶片100B中用接触205代替了图1D和1E的接触210。执行如图1A至1C所示的和上面所述的处理，然后，图2A代替图1D，并且图2B代替图1E。
在图2A和2B中，接触205与假栅极146的多晶硅进行电接触和物理接触。在一个示例中，假栅极146有利地是高度掺杂的N或P型(在约1E19atm/cm3到约1E21atm/cm3之间)以便将接触的电阻降低到小于约0.5微欧姆。这样，将所有背面接触蚀刻至同一深度。
图3A和3B是示出了根据本发明第二实施例的集成电路芯片的制造的横截面图。本发明的第二实施例与本发明的第一实施例的不同之处在于将硅化物用于晶片100C中的硅化物接触。执行如图1A至1C中所示的和上面所述的处理，然后，图3A代替图1D，并且图3B代替图1E。
在图3A和3B中，通过在BOX层115中形成接触开口、沉积金属层、退火以形成金属硅化物并去除多余的金属，来在所选源极/漏极135中从晶片100C的背面形成导电的金属硅化物层153。然后，用接触金属(即钛/氮化钛衬里和钨芯)来填充接触开口。硅化物层153与所选源极/漏极135上的硅化物层152进行物理和电接触，并且接触215与硅化物层153进行物理和电接触。而且，穿过BOX层115、PMD层125和栅极介电层(未示出)形成接触开口之后，在假栅极146的多晶硅中形成导电的金属硅化物层154，并且接触205与硅化物层154进行物理和电接触。金属硅化物的示例同样包括但不限于铂、钛、钴和镍硅化物。
图4A至4E是示出了根据本发明第三实施例的集成电路芯片的制造的横截面图。本发明的第三实施例与本发明的第一实施例的不同之处在于用全硅化物的源极/漏极、栅极和硅接触代替第一实施例的硅化物层。
除晶片100B由于源极/漏极135(参见图1A)替换为全硅化物源极/漏极136、栅极145(参见图1A)替换为全硅化物栅极148、假栅极146(参见图1A)替换为全硅化物假栅极149以及硅接触150(参见图1A)替换为全硅化物接触156而不同于晶片100D(参见1A)之外，图4A与图1A相同。在全硅化物源极/漏极中，硅化物层从源极/漏极的顶面延伸到BOX 115。请注意，该硅化物不延伸到全硅化物栅极。在全硅化物栅极中，硅化物层从栅极的顶面延伸到栅极介电层。在全硅化物硅接触中，硅化物层从硅接触的顶面延伸到BOX 115。
通过硅表面上厚金属层的沉积、将硅表面加热得足够高以引起金属层与硅反应、并随后溶解掉任何未反应的金属，来形成全硅化物源极/漏极、栅极和硅接触。金属层的厚度大到足以供应足够的金属通过穿过硅的热扩散而与整个源极/漏极、栅极或硅接触的硅原子反应。金属硅化物的示例同样包括但不限于铂、钛、钴和镍硅化物。
除上述差异之外，图4B和4C分别与图1B和1C基本相同。
除上述差异和图4D的接触215和220分别代替了图1D的接触205和210之外，图4D与图1D相同。在图4D中，穿过BOX 115形成导电背面接触215。接触215从BOX 115的顶面延伸到全硅化物源极/漏极136和硅接触156的底部。在一个示例中，通过单镶嵌工艺形成接触215。在一个示例中，接触215包括钛/氮化钛衬里和钨芯。
穿过BOX 115和沟槽隔离125来形成导电的第二背面接触220。接触220从BOX 115的顶面延伸到全硅化物假栅极146的底面和所选的接触160A。在假栅极146的情形中，接触220同样延伸穿过栅极介电层(未示出)。这样，接触215和220不必如图1D的接触205和210一样蚀刻得很深或穿过硅。
可以在单独的操作中独立地或者同时地制造第一和第二接触215和220。当同时制造时，通过使用单掩膜在原位置蚀刻各自沟槽来形成第一和第二类接触或者通过使用光刻和硬掩膜与蚀刻的各种组合以便单独地限定沟槽、继之以单一金属填充和CMP操作来制造第一和第二类接触。
除上述差异外，图4E与图1E基本相同。
虽然，已经示出的晶片100A、100B、110C和110D中的每一个都具有单接触层级、两个布线层级和一个焊盘层级，但是可以制造更多或更少的接触和布线层级，并且可以制造具有不同数目的接触和/或布线层级的晶片100A和110B。而且，可以在将晶片100A、100B、110C和110D切割成单个的集成电路之前或之后，使操作晶片200A与晶片100A、100B、110C和110D分离。
因此，本发明的实施例提供了更大的布线密度和增加的用于集成电路芯片到封装的下一层级的连接的接触焊盘数。

Claims (46)

1.一种制造半导体结构的方法，其包括：
在绝缘体上硅衬底中形成一个或多个器件，所述衬底包括在上硅层与下硅层之间的掩埋氧化层和所述上硅层的顶面上的金属前介电层；
在所述金属前介电层的顶面上形成一个或多个第一布线层级，所述第一布线层级的每个布线层级包括相应介电层中的导电导线；
从所述衬底上去除所述下硅层以暴露所述掩埋氧化层的底面；
形成到所述器件的导电第一接触，一个或多个所述第一接触从所述金属前介电层的所述顶面延伸到所述器件，所述第二布线层级的最下方布线层级的一个或多个导线与所述第一接触进行物理和电接触；
形成到所述器件的导电第二接触，一个或多个所述第二接触从所述掩埋氧化层的所述底面延伸到所述器件；以及
在所述掩埋氧化层上形成一个或多个第二布线层级，所述第二布线层级的每个布线层级包括相应介电层中的导电导线，所述第二布线层级的最下方布线层级的一个或多个导线与所述第二接触进行物理和电接触。
2.权利要求1的方法，其中，所述器件包括场效应晶体管，该场效应晶体管包括在所述上硅层中形成的源极/漏极，以及在所述上硅层之上形成并且通过栅极介电层而与所述上硅层分离的栅电极。
3.权利要求2的方法，其中，所述形成所述一个或多个器件包括在所述源极/漏极和所述栅电极的顶面上形成导电金属硅化物层。
4.权利要求3的方法，其中，至少一个所述第一接触从所述金属前介电层的所述顶面延伸到相应栅电极上的所述金属硅化物层。
5.权利要求3的方法，其中，至少一个所述第一接触从所述金属前介电层的所述顶面延伸到相应源极/漏极上的所述金属硅化物层。
6.权利要求3的方法，其进一步包括：
在所述上硅层中形成一个或多个硅接触区并在所述一个或多个硅接触区的顶面上形成所述金属硅化物层；以及
其中，至少一个所述第一接触从所述金属前介电层的所述顶面延伸到所述一个或多个硅接触区的相应硅接触区上的所述金属硅化物层，以及
其中，至少一个所述第二接触从所述掩埋氧化层的所述底面穿过所述上硅层延伸到所述相应硅接触区上的所述金属硅化物层。
7.权利要求3的方法，其进一步包括：
在所述上硅层的区域中形成介电沟槽隔离，所述沟槽隔离从所述上硅层的所述顶面延伸到所述掩埋氧化层；以及
其中，至少一个所述第一接触从所述金属前介电层的所述顶面延伸到所述沟槽隔离以便与所述第二接触的相应接触进行物理和电接触，所述相应接触从所述掩埋氧化层的所述底面延伸穿过所述沟槽隔离。
8.权利要求3的方法，其进一步包括：
在所述金属前介电层中形成一个或多个假栅电极；以及
其中所述形成所述导电金属硅化物层还包括在所述一个或多个假栅极的顶面上形成所述金属硅化物层，其中，至少一个所述第一接触从所述金属前介电层的所述顶面延伸到所述一个或多个假栅电极的相应假栅电极的所述金属硅化物层，以及
其中，至少一个所述第二接触从所述掩埋氧化层的所述底面穿过在所述上硅层中形成的沟槽隔离、穿过在所述栅电极下形成的栅极介电层延伸到所述相应假栅电极上的所述金属硅化物层。
9.权利要求3的方法，其进一步包括：
在所述金属前介电层中形成一个或多个假栅电极，其中，所述形成所述导电金属硅化物层还包括在所述一个或多个假栅极的顶面上形成所述金属硅化物层；以及
其中，至少一个所述第一接触从所述金属前介电层的所述顶面延伸到所述一个或多个假栅电极的相应假栅电极的所述金属硅化物层，以及
其中，至少一个所述第二接触从所述掩埋氧化层的所述底面穿过在所述上硅层中形成的沟槽隔离、穿过在所述栅电极下形成的栅极介电层延伸到所述假栅电极。
10.权利要求3的方法，其进一步包括：
在相应源极/漏极上的所述BOX层中形成开口以暴露所述源极/漏极的底面；
在所述源极/漏极的所述底面的顶部上的所述开口中沉积金属层；
在所述源极/漏极中形成金属硅化物区，所述硅化物区从所述源极/漏极的所述底面延伸到所述源极/漏极区的所述顶面上的所述硅化物层；以及
其中，至少一个所述第二接触延伸到所述金属硅化物区并与之电接触。
11.权利要求3的方法，其中，至少一个所述第二接触从所述掩埋氧化层的所述底面穿过所述上硅层延伸到相应源极/漏极上的所述金属硅化物层。
12.权利要求3的方法，其中，所述金属硅化物层包括铂硅化物、钛硅化物、钴硅化物或镍硅化物。
13.权利要求2的方法，其中，所述形成所述一个或多个器件包括形成所述源极/漏极中的金属硅化物的导电金属硅化物区和所述栅电极中的所述金属硅化物的导电金属硅化物区，所述源极/漏极的所述金属硅化物区从所述源极/漏极的顶面延伸到所述源极/漏极的底面，并且所述栅电极的所述金属硅化物区从所述栅电极的顶面延伸到所述栅电极的底面。
14.权利要求13的方法，其中，至少一个所述第一接触从所述金属前介电层的所述顶面延伸到相应栅电极的所述金属硅化物区。
15.权利要求13的方法，其中，至少一个所述第一接触从所述金属前介电层的所述顶面延伸到相应源极/漏极的相应金属硅化物区。
16.权利要求13的方法，其进一步包括：
在所述上硅层中形成一个或多个硅接触区和在所述一个或多个硅接触区中形成所述金属硅化物的金属硅化物区，所述一个或多个硅接触区的所述金属硅化物区从所述一个或多个硅接触区的顶面延伸到所述一个或多个硅接触区的底面；以及
其中，至少一个所述第一接触从所述金属前介电层的所述顶面延伸到所述一个或多个硅接触区的相应硅接触区的所述金属硅化物区，以及
其中，至少一个所述第二接触从所述掩埋氧化层的所述底面延伸到所述相应硅接触区的所述金属硅化物区。
17.权利要求13的方法，其进一步包括：
在所述上硅层的区域中形成介电沟槽隔离，所述沟槽隔离从所述上硅层的所述顶面延伸到所述掩埋氧化层；以及
其中，至少一个所述第一接触从所述金属前介电层的所述顶面延伸到所述沟槽隔离以便与所述第二接触的相应接触进行物理和电接触，所述相应接触从所述掩埋氧化层的所述底面延伸穿过所述沟槽隔离。
18.权利要求13的方法，其进一步包括：
在所述金属前介电层中形成一个或多个假栅电极并在所述一个或多个假栅极中形成所述金属硅化物的金属硅化物区，所述金属硅化物区从所述一个或多个假栅极的顶面延伸到所述一个或多个假栅极的底面；以及
其中，至少一个所述第一接触从所述金属前介电层的所述顶面延伸到所述一个或多个假栅电极的相应假栅电极的金属硅化物区，以及
其中，至少一个所述第二接触从所述掩埋氧化层的所述底面延伸到所述相应假栅电极的所述金属硅化物区。
19.权利要求19的方法，其中，至少一个所述第二接触从所述掩埋氧化层的所述底面延伸到相应源极/漏极的所述金属硅化物区。
20.权利要求13的方法，其中，所述金属硅化物包括铂硅化物、钛硅化物、钴硅化物或镍硅化物。
21.权利要求1的方法，其中，所述第一和第二布线层级的每个所述相应介电层包括独立地选自二氧化硅、氮化硅、碳化硅、氧氮化硅、氧碳化硅、有机硅酸盐玻璃、等离子体增强硅氮化物、具有介电常数的材料、氢基倍半硅氧烷聚合物、甲基倍半硅氧烷聚合物、聚亚苯基低聚物、甲基掺杂硅石、有机硅酸盐玻璃、多孔有机硅酸盐玻璃和具有约2.4或以下的相对介电常数的电介质的材料。
22.权利要求1的方法，其进一步包括：
在所述去除所述下硅层之前，将操作衬底附着于所述一个或多个布线层级的离所述上硅层最远的最上方介电层。
23.权利要求22的方法，其进一步包括：
所述形成所述一个或多个第二布线层级之后，去除所述操作衬底。
24.权利要求23的方法，其进一步包括：
所述形成所述一个或多个第二布线层级之后，将所述衬底切割成一个或多个集成电路芯片。
25.一种半导体结构，其包括：
绝缘体上硅衬底中的一个或多个器件，所述衬底包括氧化层的顶面上的硅层和所述上硅层的顶面上的金属前介电层；
所述金属前介电层的顶面上的一个或多个第一布线层级，所述第一布线层级的每个布线层级包括相应介电层中的导电导线；
到所述器件的导电第一接触，一个或多个所述第一接触从所述金属前介电层的所述顶面延伸到所述器件，所述第二布线层级的最下方布线层级的一个或多个导线与所述第一接触进行物理和电接触；
到所述器件的导电第二接触，一个或多个所述第二接触从所述氧化层的所述底面延伸到所述器件；以及
所述氧化层的底面上的一个或多个第二布线层级，所述第二布线层级的每个布线层级包括相应介电层中的导电导线，所述第二布线层级的最下方布线层级的一个或多个导线与所述第二接触进行物理和电接触。
26.权利要求25的结构，其中，所述器件包括场效应晶体管，该场效应晶体管包括在所述上硅层中形成的源极/漏极和在所述上硅层之上形成并且通过栅极介电层而与所述上硅层分离的栅电极。
27.权利要求26的结构，其中，所述一个或多个器件包括在所述源极/漏极和所述栅电极的顶面上形成导电金属硅化物层。
28.权利要求27的结构，其中，至少一个所述第一接触从所述金属前介电层的所述顶面延伸到相应栅电极上的所述金属硅化物层。
29.权利要求27的结构，其中，至少一个所述第一接触从所述金属前介电层的所述顶面延伸到相应源极/漏极上的所述金属硅化物层。
30.权利要求27的结构，其进一步包括：
所述上硅层中的一个或多个硅接触区和所述一个或多个硅接触区的顶面上的所述金属硅化物层；以及
其中，至少一个所述第一接触从所述金属前介电层的所述顶面延伸到所述一个或多个硅接触区的相应硅接触区上的所述金属硅化物层，以及
其中，至少一个所述第二接触从所述氧化层的所述底面穿过所述上硅层延伸到所述相应硅接触区的所述金属硅化物。
31.权利要求27的结构，其进一步包括：
所述上硅层的区域中的介电沟槽隔离，所述沟槽隔离从所述上硅层的所述顶面延伸到所述氧化层；以及
其中，至少一个所述第一接触从所述金属前介电层的所述顶面延伸到所述沟槽隔离以便与所述第二接触的相应接触进行物理和电接触，所述相应接触从所述氧化层的所述底面延伸穿过所述沟槽隔离。
32.权利要求27的结构，其进一步包括：
所述金属前介电层中的一个或多个假栅电极，所述金属硅化物层也在所述一个或多个假栅极的顶面上形成；以及
其中，至少一个所述第一接触从所述金属前介电层的所述顶面延伸到所述一个或多个假栅电极的相应假栅电极的所述金属硅化物层，以及
其中，至少一个所述第二接触从所述氧化层的所述底面穿过所述上硅层并穿过所述相应假栅电极延伸到所述相应假栅电极上的所述金属硅化物层。
33.权利要求27的结构，其进一步包括：
所述金属前介电层中的一个或多个假栅电极；以及
其中，所述形成所述导电金属硅化物层还包括在所述一个或多个假栅极的顶面上形成所述金属硅化物层，
其中，至少一个所述第一接触从所述金属前介电层的所述顶面延伸到所述一个或多个假栅电极的相应假栅电极的所述金属硅化物层，以及
其中，至少一个所述第二接触从所述掩埋氧化层的所述底面穿过在所述上硅层中形成的沟槽隔离、穿过在所述栅电极下形成的栅极介电层延伸到所述假栅电极。
34.权利要求27的结构，其进一步包括：
在至少一个所述源极/漏极中的金属硅化物区，所述硅化物区从所述至少一个源极/漏极的所述底面延伸到所述至少一个源极/漏极区的所述顶面上的所述硅化物层；以及
其中，至少一个所述第二接触延伸到所述至少一个源极/漏极的所述金属硅化物区并与之电接触。
35.权利要求27的结构，其中，至少一个所述第二接触从所述氧化层的所述底面穿过所述上硅层延伸到相应源极/漏极上的所述金属硅化物层。
36.权利要求27的结构，其中，所述金属硅化物层包括铂硅化物、钛硅化物、钴硅化物或镍硅化物。
37.权利要求28的结构，其进一步包括：
所述源极/漏极中的金属硅化物的导电金属硅化物区和所述栅电极中的所述金属硅化物的导电金属硅化物区，所述源极/漏极的所述金属硅化物区从所述源极/漏极的顶面延伸到所述源极/漏极的底面并且所述栅电极的所述金属硅化物区从所述栅电极的顶面延伸到所述栅电极的底面。
38.权利要求37的结构，其中，至少一个所述第一接触从所述金属前介电层的所述顶面延伸到相应栅电极的所述金属硅化物区。
39.权利要求37的结构，其中，至少一个所述第一接触从所述金属前介电层的所述顶面延伸到相应源极/漏极的相应金属硅化物区。
40.权利要求37的结构，其进一步包括：
所述上硅层中的一个或多个硅接触区和所述一个或多个硅接触区中的所述金属硅化物的金属硅化物区，所述一个或多个硅接触区的所述金属硅化物区从所述一个或多个硅接触区的顶面延伸到所述一个或多个硅接触区的底面；以及
其中，至少一个所述第一接触从所述金属前介电层的所述顶面延伸到所述一个或多个硅接触区的相应硅接触区的所述金属硅化物区，以及
其中，至少一个所述第二接触从所述氧化层的所述底面延伸到所述相应硅接触区的所述金属硅化物区。
41.权利要求37的结构，其进一步包括：
所述上硅层的区域中的介电沟槽隔离，所述沟槽隔离从所述上硅层的所述顶面延伸到所述氧化层；以及
其中，至少一个所述第一接触从所述金属前介电层的所述顶面延伸到所述沟槽隔离以便与所述第二接触的相应接触进行物理和电接触，所述相应接触从所述氧化层的所述底面延伸穿过所述沟槽隔离。
42.权利要求37的结构，其进一步包括：
所述金属前介电层中的一个或多个假栅电极和所述一个或多个假栅极中的所述金属硅化物的金属硅化物区，所述金属硅化物区从所述一个或多个假栅极的顶面延伸到所述一个或多个假栅极的底面；以及
其中，至少一个所述第一接触从所述金属前介电层的所述顶面延伸到所述一个或多个假栅电极的相应假栅电极的金属硅化物区，以及
其中，至少一个所述第二接触从所述氧化层的所述底面延伸到所述相应假栅电极的所述金属硅化物层。
43.权利要求37的结构，其中，至少一个所述第二接触从所述氧化层的所述底面延伸到相应源极/漏极的所述金属硅化物区。
44.权利要求37的结构，其中，所述金属硅化物包括铂硅化物、钛硅化物、钴硅化物或镍硅化物。
45.权利要求27的结构，其中，所述第一和第二布线层级的每个所述相应介电层包括独立地选自二氧化硅、氮化硅、碳化硅、氧氮化硅、氧碳化硅、有机硅酸盐玻璃、等离子体增强硅氮化物、具有介电常数的材料、氢基倍半硅氧烷聚合物、甲基倍半硅氧烷聚合物、聚亚苯基低聚物、甲基掺杂硅石、有机硅酸盐玻璃、多孔有机硅酸盐玻璃和具有约2.4或以下的相对介电常数的电介质的材料。
46.权利要求45的结构，其中，所述衬底包括集成电路芯片。
CN2007800107401A 2006-05-16 2007-04-25 半导体结构及其制造方法 Active CN101410967B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/383,563 2006-05-16
US11/383,563 US7285477B1 (en) 2006-05-16 2006-05-16 Dual wired integrated circuit chips
PCT/EP2007/054077 WO2007131867A1 (en) 2006-05-16 2007-04-25 Dual wired integrated circuit chips

Publications (2)

Publication Number Publication Date
CN101410967A true CN101410967A (zh) 2009-04-15
CN101410967B CN101410967B (zh) 2012-03-28

Family

ID=38329937

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007800107401A Active CN101410967B (zh) 2006-05-16 2007-04-25 半导体结构及其制造方法

Country Status (7)

Country Link
US (4) US7285477B1 (zh)
EP (1) EP2022090B1 (zh)
JP (1) JP5186489B2 (zh)
KR (1) KR101055711B1 (zh)
CN (1) CN101410967B (zh)
TW (1) TWI405301B (zh)
WO (1) WO2007131867A1 (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102054809B (zh) * 2009-10-30 2012-12-12 中芯国际集成电路制造(上海)有限公司 一种重布线机构
CN103582942A (zh) * 2011-05-23 2014-02-12 阿西莫公司 用于在分层的半导体结构中形成竖直导电连接的方法
CN104037122A (zh) * 2013-03-10 2014-09-10 台湾积体电路制造股份有限公司 多层金属接触件
CN104241281A (zh) * 2013-06-18 2014-12-24 中芯国际集成电路制造(上海)有限公司 一种集成电路及其制造方法
CN104241279A (zh) * 2013-06-18 2014-12-24 中芯国际集成电路制造(上海)有限公司 一种集成电路及其制造方法
CN104752392A (zh) * 2013-12-26 2015-07-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN109690756A (zh) * 2016-08-23 2019-04-26 高通股份有限公司 使用双侧硅化的衬底触点

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7402866B2 (en) * 2006-06-27 2008-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Backside contacts for MOS devices
US7989891B2 (en) * 2007-05-31 2011-08-02 Globalfoundries Inc. MOS structures with remote contacts and methods for fabricating the same
US8367471B2 (en) 2007-06-15 2013-02-05 Micron Technology, Inc. Semiconductor assemblies, stacked semiconductor devices, and methods of manufacturing semiconductor assemblies and stacked semiconductor devices
JP2009158677A (ja) * 2007-12-26 2009-07-16 Renesas Technology Corp 半導体装置の製造方法及び混成トランジスタ用半導体装置の製造方法
EP3032578B1 (en) * 2008-03-19 2021-01-13 IMEC vzw Method for fabricating through-substrate vias and corresponding semiconductor device
US20090261416A1 (en) * 2008-04-18 2009-10-22 Wolfgang Raberg Integrated mems device and control circuit
FR2930840B1 (fr) * 2008-04-30 2010-08-13 St Microelectronics Crolles 2 Procede de reprise de contact sur un circuit eclaire par la face arriere
TWI449373B (zh) * 2008-06-11 2014-08-11 Asustek Comp Inc 區域網路的管理方法及其裝置
JP5487625B2 (ja) * 2009-01-22 2014-05-07 ソニー株式会社 半導体装置
US8674468B2 (en) * 2009-05-29 2014-03-18 Carestream Health, Inc. Imaging array with dual height semiconductor and method of making same
US7948017B2 (en) * 2009-06-19 2011-05-24 Carestream Health, Inc. Digital radiography imager with buried interconnect layer in silicon-on-glass and method of fabricating same
US7968358B2 (en) * 2009-07-29 2011-06-28 Carestream Health, Inc. Digital radiographic flat-panel imaging array with dual height semiconductor and method of making same
US8294211B2 (en) * 2010-01-14 2012-10-23 GlobalFoundries, Inc. Semiconductor transistor device structure with back side gate contact plugs, and related manufacturing method
US8373228B2 (en) * 2010-01-14 2013-02-12 GlobalFoundries, Inc. Semiconductor transistor device structure with back side source/drain contact plugs, and related manufacturing method
US8716091B2 (en) * 2010-03-30 2014-05-06 International Business Machines Corporation Structure for self-aligned silicide contacts to an upside-down FET by epitaxial source and drain
US8405036B2 (en) 2010-08-24 2013-03-26 Carestream Health, Inc. Digital radiography imager with buried interconnect layer in silicon-on-glass and method of fabricating same
JPWO2012169060A1 (ja) * 2011-06-10 2015-02-23 三菱電機株式会社 半導体装置の製造方法
US8803321B2 (en) * 2012-06-07 2014-08-12 International Business Machines Corporation Dual damascene dual alignment interconnect scheme
US9997443B2 (en) * 2013-02-25 2018-06-12 Infineon Technologies Ag Through vias and methods of formation thereof
TWI566328B (zh) * 2013-07-29 2017-01-11 高效電源轉換公司 具有用於產生附加構件之多晶矽層的氮化鎵電晶體
KR20160102295A (ko) * 2013-12-26 2016-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9515181B2 (en) 2014-08-06 2016-12-06 Qualcomm Incorporated Semiconductor device with self-aligned back side features
US9853151B2 (en) 2015-09-17 2017-12-26 International Business Machines Corporation Fully silicided linerless middle-of-line (MOL) contact
US9673275B2 (en) * 2015-10-22 2017-06-06 Qualcomm Incorporated Isolated complementary metal-oxide semiconductor (CMOS) devices for radio-frequency (RF) circuits
US9997607B2 (en) 2016-06-30 2018-06-12 International Business Machines Corporation Mirrored contact CMOS with self-aligned source, drain, and back-gate
US10163714B2 (en) * 2016-09-02 2018-12-25 Imec Vzw Semi-sequential 3D integration
US10446546B2 (en) 2016-11-17 2019-10-15 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structures and methods of forming the same
US10256191B2 (en) 2017-01-23 2019-04-09 International Business Machines Corporation Hybrid dielectric scheme for varying liner thickness and manganese concentration
US10121877B1 (en) 2017-09-13 2018-11-06 International Business Machines Corporation Vertical field effect transistor with metallic bottom region
US10559520B2 (en) 2017-09-29 2020-02-11 Qualcomm Incorporated Bulk layer transfer processing with backside silicidation
US10522626B2 (en) 2018-05-31 2019-12-31 Qualcomm Incorporated Silicon-on-insulator backside contacts
KR20200134362A (ko) * 2019-05-21 2020-12-02 삼성전자주식회사 반도체 소자
US11062995B2 (en) * 2019-10-09 2021-07-13 Intel Corporation Interconnect fabricated with flowable copper
US11239325B2 (en) * 2020-04-28 2022-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having backside via and method of fabricating thereof
DE102021108764A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleitende metalloxidtransistoren mit einem strukturierten gate und verfahren zum bilden derselben
US11757047B2 (en) 2020-05-29 2023-09-12 Taiwan Semiconductor Manufacturing Company Limited Semiconducting metal oxide transistors having a patterned gate and methods for forming the same
WO2023163103A1 (ja) * 2022-02-28 2023-08-31 株式会社村田製作所 半導体装置

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3864755A (en) 1973-08-20 1975-02-04 Memorex Corp Thermoformed cartridge for a magnetic record disc
US6627953B1 (en) 1990-12-31 2003-09-30 Kopin Corporation High density electronic circuit modules
US5927993A (en) 1992-02-03 1999-07-27 Motorola, Inc. Backside processing method
JP2948018B2 (ja) * 1992-03-17 1999-09-13 三菱電機株式会社 半導体装置およびその製造方法
US5426072A (en) * 1993-01-21 1995-06-20 Hughes Aircraft Company Process of manufacturing a three dimensional integrated circuit from stacked SOI wafers using a temporary silicon substrate
JPH06275803A (ja) * 1993-03-18 1994-09-30 Hitachi Ltd 半導体装置及びその製造方法
JPH07326615A (ja) * 1994-06-01 1995-12-12 Hitachi Ltd 半導体ウエハ、半導体集積回路装置およびその製造方法
JPH0845935A (ja) * 1994-07-26 1996-02-16 Sony Corp 多層配線の形成方法
US5918130A (en) * 1997-09-08 1999-06-29 Advanced Micro Devices, Inc. Transistor fabrication employing formation of silicide across source and drain regions prior to formation of the gate conductor
DE19853703A1 (de) 1998-11-20 2000-05-25 Giesecke & Devrient Gmbh Verfahren zur Herstellung eines beidseitig prozessierten integrierten Schaltkreises
US6429509B1 (en) 1999-05-03 2002-08-06 United Microelectronics Corporation Integrated circuit with improved interconnect structure and process for making same
KR100462980B1 (ko) 1999-09-13 2004-12-23 비쉐이 메저먼츠 그룹, 인코포레이티드 반도체장치용 칩 스케일 표면 장착 패키지 및 그 제조공정
US6392290B1 (en) 2000-04-07 2002-05-21 Siliconix Incorporated Vertical structure for semiconductor wafer-level chip scale packages
KR100775159B1 (ko) * 2000-05-15 2007-11-12 에이에스엠 인터내셔널 엔.붸. 집적회로의 생산 공정
US6465331B1 (en) * 2000-08-31 2002-10-15 Micron Technology, Inc. DRAM fabricated on a silicon-on-insulator (SOI) substrate having bi-level digit lines
US6562718B1 (en) 2000-12-06 2003-05-13 Advanced Micro Devices, Inc. Process for forming fully silicided gates
US6376351B1 (en) * 2001-06-28 2002-04-23 Taiwan Semiconductor Manufacturing Company High Fmax RF MOSFET with embedded stack gate
TWI251272B (en) * 2001-07-31 2006-03-11 Macronix Int Co Ltd Method of forming self-aligned metal silicide
DE10219107B4 (de) * 2002-04-29 2011-03-31 Globalfoundries Inc. SOI-Transistorelement mit einem verbesserten Rückseitenkontakt und ein Verfahren zur Herstellung desselben und Verfahren zur Herstellung eines Ohmschen Kontaktes auf einem Substrat
US7739624B2 (en) * 2002-07-29 2010-06-15 Synopsys, Inc. Methods and apparatuses to generate a shielding mesh for integrated circuit devices
FR2848724B1 (fr) 2002-12-13 2005-04-15 St Microelectronics Sa Connexions enterrees dans un substrat de circuit integre
JP2004228273A (ja) * 2003-01-22 2004-08-12 Renesas Technology Corp 半導体装置
KR100527668B1 (ko) * 2003-03-07 2005-11-28 삼성전자주식회사 캐패시터-언더-비트라인 구조를 갖는 반도체 장치 및 그제조방법
US6924184B2 (en) * 2003-03-21 2005-08-02 Freescale Semiconductor, Inc. Semiconductor device and method for forming a semiconductor device using post gate stack planarization
US6951775B2 (en) * 2003-06-28 2005-10-04 International Business Machines Corporation Method for forming interconnects on thin wafers
US6838332B1 (en) * 2003-08-15 2005-01-04 Freescale Semiconductor, Inc. Method for forming a semiconductor device having electrical contact from opposite sides
US20050044521A1 (en) 2003-08-19 2005-02-24 Swope John Malvern Method and system for determining constraints for a printed circuit board design module
TWM250341U (en) 2003-09-05 2004-11-11 Hon Hai Prec Ind Co Ltd Electrical connector
US20050056881A1 (en) * 2003-09-15 2005-03-17 Yee-Chia Yeo Dummy pattern for silicide gate electrode
JP4940533B2 (ja) * 2003-12-12 2012-05-30 ソニー株式会社 半導体集積回路装置の製造方法
US7067379B2 (en) * 2004-01-08 2006-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide gate transistors and method of manufacture
JP2006012991A (ja) * 2004-06-23 2006-01-12 Toshiba Corp 半導体記憶装置
JP2006108425A (ja) * 2004-10-06 2006-04-20 Seiko Epson Corp 半導体装置およびその製造方法
TWI248211B (en) * 2005-05-12 2006-01-21 Univ Nat Chiao Tung Fully-depleted SOI device and process for fabricating the same
US7466582B2 (en) * 2005-08-15 2008-12-16 International Business Machines Corporation Voltage controlled static random access memory
US7627835B2 (en) 2006-02-28 2009-12-01 International Business Machines Corporation Frequency divider monitor of phase lock loop

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102054809B (zh) * 2009-10-30 2012-12-12 中芯国际集成电路制造(上海)有限公司 一种重布线机构
CN103582942A (zh) * 2011-05-23 2014-02-12 阿西莫公司 用于在分层的半导体结构中形成竖直导电连接的方法
CN103582942B (zh) * 2011-05-23 2017-05-24 阿西莫公司 用于在分层的半导体结构中形成竖直导电连接的方法
CN104037122A (zh) * 2013-03-10 2014-09-10 台湾积体电路制造股份有限公司 多层金属接触件
CN104037122B (zh) * 2013-03-10 2017-08-15 台湾积体电路制造股份有限公司 多层金属接触件
CN104241281A (zh) * 2013-06-18 2014-12-24 中芯国际集成电路制造(上海)有限公司 一种集成电路及其制造方法
CN104241279A (zh) * 2013-06-18 2014-12-24 中芯国际集成电路制造(上海)有限公司 一种集成电路及其制造方法
CN104241279B (zh) * 2013-06-18 2017-09-01 中芯国际集成电路制造(上海)有限公司 一种集成电路及其制造方法
CN104241281B (zh) * 2013-06-18 2017-09-01 中芯国际集成电路制造(上海)有限公司 一种集成电路及其制造方法
CN104752392A (zh) * 2013-12-26 2015-07-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN109690756A (zh) * 2016-08-23 2019-04-26 高通股份有限公司 使用双侧硅化的衬底触点

Also Published As

Publication number Publication date
US7381627B2 (en) 2008-06-03
JP2009537975A (ja) 2009-10-29
WO2007131867B1 (en) 2008-03-06
US7939914B2 (en) 2011-05-10
TWI405301B (zh) 2013-08-11
WO2007131867A1 (en) 2007-11-22
US7960245B2 (en) 2011-06-14
EP2022090A1 (en) 2009-02-11
KR101055711B1 (ko) 2011-08-11
US7285477B1 (en) 2007-10-23
EP2022090B1 (en) 2014-10-08
KR20090016452A (ko) 2009-02-13
US20080128812A1 (en) 2008-06-05
US20070267698A1 (en) 2007-11-22
TW200811997A (en) 2008-03-01
US20080213948A1 (en) 2008-09-04
JP5186489B2 (ja) 2013-04-17
CN101410967B (zh) 2012-03-28

Similar Documents

Publication Publication Date Title
CN101410967B (zh) 半导体结构及其制造方法
US8735251B2 (en) Through silicon via and method of fabricating same
CN101390203B (zh) 互连结构及其制造方法
CN103378033B (zh) 衬底通孔及其形成方法
CN101465332B (zh) 半导体芯片及其制造方法和半导体芯片堆叠封装
CN103579186B (zh) 连接通孔至器件
KR101369361B1 (ko) 일체형 크랙 스탑 구조물을 구비한 반도체 장치
CN102113115A (zh) 晶片通孔及其制造方法
CN102856247B (zh) 一种背面硅通孔制作方法
CN102870212A (zh) 具有自对准介电帽的互连结构的结构和制造方法
TWI785475B (zh) 半導體結構及其形成方法
JP2004031439A (ja) 半導体集積回路装置およびその製造方法
US6346475B1 (en) Method of manufacturing semiconductor integrated circuit
KR100735529B1 (ko) 반도체 메모리 소자 및 그 제조 방법
TW202205382A (zh) 半導體元件的形成方法
US20090121287A1 (en) Dual wired integrated circuit chips
US20230380309A1 (en) Horn shaped spacer for memory devices
CN1979838A (zh) 内连线结构及其制造方法
KR20140064024A (ko) 반도체 소자 및 그 제조 방법
KR20100020160A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20171115

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171115

Address after: American New York

Patentee after: Core USA second LLC

Address before: American New York

Patentee before: International Business Machines Corp.

TR01 Transfer of patent right