KR20100020160A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 저유전막의 손실을 최소화하여 구리 배선의 형성 공정을 안정화시킬 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 절연막과 비정질 탄소막을 차례로 형성하는 단계, 상기 비정질 탄소막 및 절연막을 식각하여 배선 형성 영역을 형성하는 단계, 상기 비정질 탄소막 및 절연막 상에 상기 배선 형성 영역을 매립하도록 금속막을 형성하는 단계, 상기 비정질 탄소막이 노출되도록 상기 비정질 탄소막 상에 형성된 금속막 부분을 제거하는 단계, 상기 노출된 비정질 탄소막을 제거하는 단계 및 상기 비정질 탄소막이 제거되어 노출된 절연막 상에 상기 금속막을 덮도록 저유전막을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게, 저유전막의 손실을 최소화하여 구리 배선의 형성 공정을 안정화시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자에는 소자와 소자 간, 또는, 배선과 배선 간을 전기적으로 연결하기 위해 금속배선이 형성되며, 상부 금속배선과 하부 금속배선 간의 연결을 위해 콘택 플러그가 형성된다.
상기 금속배선의 재료로는 전기 전도도가 우수한 알루미늄(Al) 및 텅스텐(W)이 주로 이용되어 왔으나, 최근에는 알루미늄 및 텅스텐보다 전기 전도도가 우수하고 저항이 낮아 고집적 고속동작 소자에서 RC 신호 지연 문제를 해결할 수 있는 구리(Cu)를 차세대 금속배선 물질로 사용하고자 하는 연구가 진행되고 있다.
그런데, 상기 구리의 경우 배선 형태로 식각하기가 용이하지 않기 때문에, 다마신(Damascene)이라는 새로운 공정 기술이 이용된다. 다마신 금속배선 공정은 층간절연막을 식각해서 배선 형성 영역을 형성하고, 상기 배선 형성 영역을 구리막으로 매립하여 금속배선을 형성하는 기술이다.
한편, 최근 반도체 소자의 고집적화가 진행함에 따라 콘택 저항을 비롯한 금속배선의 저항이 점차 증가하게 되었다. 또한, 상기 금속배선 및 콘택 플러그 간의 간격이 좁아짐에 따라 금속배선을 절연시키는 절연막으로 인해 유발되는 기생 캐패시턴스가 증가하게 되었으며, 금속배선 간 공간의 매립 공정이 어려워지게 되었다.
이에, 상기 금속배선의 저항을 낮추고 기생 캐패시턴스를 감소시키기 위한 다양한 공정 기술들이 연구되고 있으며, 그 일환으로서, 상기 금속배선 간 공간을 매립하기 위한 절연막 물질로 매립특성이 우수하며 유전상수 값(K)이 낮은 저유전막을 사용하려는 시도가 이루어지고 있다. 상기 금속배선의 매립을 위해 저유전막을 형성하면, 기생 캐패시턴스의 형성이 방지되어 반도체 소자의 동작속도가 개선되고, 배선의 RC 딜레이 시간이 감소하는 장점이 있다.
그러나, 전술한 종래 기술의 경우에는 상기 저유전막의 물성이 취약하기 때문에, 상기 배선 형성 영역을 형성하기 위한 식각 공정 및 배선 간의 분리를 위한 아이솔레이션 공정시 저유전막의 약 70% 이상이 손실된다. 이로 인해, 실제로는 30% 정도의 저유전막만이 금속배선 간 공간의 매립시 사용된다.
이 때문에, 전술한 종래 기술의 경우에는 구리 배선의 형성 공정을 불안정하고 배선과 배선 간의 브리지(Bridge)가 야기되며, 배선 간의 기생 캐패시턴스가 증가한다.
본 발명은 저유전막의 손실을 최소화할 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 구리 배선의 형성 공정을 안정화시킬 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 절연막과 비정질 탄소막을 차례로 형성하는 단계, 상기 비정질 탄소막 및 절연막을 식각하여 배선 형성 영역을 형성하는 단계, 상기 비정질 탄소막 및 절연막 상에 상기 배선 형성 영역을 매립하도록 금속막을 형성하는 단계, 상기 비정질 탄소막이 노출되도록 상기 비정질 탄소막 상에 형성된 금속막 부분을 제거하는 단계, 상기 노출된 비정질 탄소막을 제거하는 단계 및 상기 비정질 탄소막이 제거되어 노출된 절연막 상에 상기 금속막을 덮도록 저유전막을 형성하는 단계를 포함한다.
상기 절연막은 산화막과 질화막의 적층 구조로 형성한다.
상기 비정질 탄소막은 10∼50㎚의 두께로 형성한다.
상기 금속막은 구리막을 포함한다.
상기 비정질 탄소막을 제거하는 단계는, O2 가스, N2 + H2 가스 및 CO2 가스 중 적어도 하나 이상을 사용하여 수행한다.
상기 비정질 탄소막을 제거하는 단계는, 25∼50℃의 온도 조건으로 수행한다.
상기 저유전막은 유전상수 값이 2.5∼3.0의 범위를 갖는다.
본 발명은 비정질 탄소막이 형성된 상태에서 구리 배선을 형성한 후에, 상기 비정질 탄소막을 제거하고, 그리고 나서, 상기 구리 배선을 덮도록 저유전막을 형성함으로써, 구리 배선 형성 공정시 발생되는 저유전막의 손실을 최소화 할 수 있다.
따라서, 본 발명은 상기 구리 배선의 형성 공정을 안정화시킬 수 있으며, 이를 통해, 배선 간의 브리지 및 기생 캐패시턴스를 감소시켜 반도체 소자 특성 및 신뢰성을 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상에 절연막(110)을 형성한다. 상기 절연막(110)은, 예컨대, 산화막(102) 또는 질화막(104)의 단일 구조, 또는, 산화막(102)과 질화막(104)의 적층 구조를 포함하도록 형성하며, 상기 산화막(102)은, 예컨대, HDP(High Density Plasma)막으로 형성한다. 상기 절연막(110) 상에 비정질 탄소막(120)을 형성한다. 상기 비정질 탄소막(120)은 10∼50㎚의 두께를 갖도록 형성한다.
도 1b를 참조하면, 상기 비정질 탄소막(120) 및 절연막(110)을 식각하여 배 선 형성 영역(D)을 형성한다. 상기 배선 형성 영역(D)은 싱글 다마신 공정에 따라 트렌치 구조로 형성한다. 또한, 도시하지는 않았으나, 상기 배선 형성 영역(D)은 듀얼 다마신 공정에 따라 트렌치 및 상기 트렌치와 연결되는 적어도 하나 이상의 비아홀을 포함하는 형성하는 것도 가능하다.
도 1c를 참조하면, 상기 비정질 탄소막(120) 및 절연막(110) 상에 상기 배선 형성 영역(D)을 매립하도록 금속막, 예컨대, 구리막(130a)을 형성한다. 한편, 도시하지는 않았으나, 상기 구리막(130a)을 형성하기 전에 상기 배선 형성 영역(D)의 표면을 포함한 비정질 탄소막(120)과 절연막(110) 상에 확산방지막(도시안됨)을 형성함이 바람직하다.
도 1d를 참조하면, 상기 비정질 탄소막(120)의 상면이 노출되도록 상기 비정질 탄소막(120) 상에 형성된 구리막 부분을 제거하는 배선의 아이솔레이션 공정을 통해 금속 배선(130)을 형성한다. 상기 구리막 부분의 제거는 에치백 또는 CMP(Chemical Mechanical Polishing) 공정으로 수행한다.
도 1e를 참조하면, 상기 노출된 비정질 탄소막을 제거한다. 상기 비정질 탄소막은 탄소 폴리머로 이루어져 있으므로, 기존의 PR 스트립 공정을 통해 용이하게 제거할 수 있다. 상기 비정질 탄소막의 제거는, O2 가스, N2 + H2 가스 및 CO2 가스 중 적어도 하나 이상을 사용하여 수행한다. 그리고, 상기 비정질 탄소막의 제거는, 25∼50℃의 온도 조건으로 수행한다.
도 1f를 참조하면, 상기 비정질 탄소막이 제거되어 노출된 절연막(110) 상에 상기 금속 배선(130)을 덮도록 저유전막(140)을 형성한다. 상기 저유전막(140)은, 바람직하게, 유전상수 값이 2.5∼3.0의 범위를 갖는 막으로 형성하며, 스핀-온 방식 및 CVD 방식으로 형성한다.
도 1g를 참조하면, 상기 금속 배선(130)의 상면이 노출되도록 상기 저유전막(140) 부분을 제거하여 금속 배선(130) 간 공간을 저유전막(140)으로 매립한다. 상기 저유전막(140) 부분의 제거는 CMP 또는 에치백 공정으로 수행한다. 그리고 나서, 상기 저유전막 및 금속 배선 상에 캡핑막(도시안됨)을 형성한다. 상기 캡핑막은, 예컨대, 질화막으로 형성한다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명의 실시예에서는 비정질 탄소막을 이용하여 금속 배선을 형성한 후에, 상기 비정질 탄소막을 제거한다. 그리고 나서, 상기 비정질 탄소막이 제거된 부분의 금속배선 간 공간을 매립하도록 저유전막을 형성한다. 이렇게 하면, 저유전막이 형성된 상태에서 금속배선을 형성하는 종래의 경우에 발생되는 저유전막의 손실을 최소화할 수 있다.
따라서, 본 발명은 금속 배선의 형성 공정을 안정화시킬 수 있으며, 배선 간의 브리지 및 기생 캐패시턴스를 감소시켜 반도체 소자 특성 및 신뢰성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 산화막
104 : 질화막 110 : 절연막
120 : 비정질 탄소막 D : 배선 형성 영역
130a : 구리막 130 : 금속 배선
140 : 저유전막

Claims (7)

  1. 반도체 기판 상에 절연막과 비정질 탄소막을 차례로 형성하는 단계;
    상기 비정질 탄소막 및 절연막을 식각하여 배선 형성 영역을 형성하는 단계;
    상기 비정질 탄소막 및 절연막 상에 상기 배선 형성 영역을 매립하도록 금속막을 형성하는 단계;
    상기 비정질 탄소막이 노출되도록 상기 비정질 탄소막 상에 형성된 금속막 부분을 제거하는 단계;
    상기 노출된 비정질 탄소막을 제거하는 단계; 및
    상기 비정질 탄소막이 제거되어 노출된 절연막 상에 상기 금속막을 덮도록 저유전막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 절연막은 산화막과 질화막의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 비정질 탄소막은 10∼50㎚의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 금속막은 구리막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 비정질 탄소막을 제거하는 단계는, O2 가스, N2 + H2 가스 및 CO2 가스 중 적어도 하나 이상을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 비정질 탄소막을 제거하는 단계는, 25∼50℃의 온도 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 저유전막은 유전상수 값이 2.5∼3.0의 범위를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
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