CN102388450B - 直通衬底通孔 - Google Patents

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Abstract

在基本上所有的用于形成接近于衬底晶片(20、20’)的前表面(23)的第一厚度(27)的设备区域(26)所需的高温操作之后，提供直通衬底通孔(TSV)，通过以下步骤来实现：(i)形成前表面(23)，形成包含第一导体(36、36’)的第一纵横比的相对较浅的通孔(30、30’)，其优选地延伸通过第一厚度(27)但是不通过初始晶片(20)厚度(21)；(ii)从后表面(22)移除材料(22”)，以形成具有新的后表面(22’)的更小最终厚度(21’)的修改晶片(20’)；和(iii)从新的后表面(22’)形成其中具有接触第一导体(36、36’)的第二导体(56、56’)的设备区域(26)之下的第二纵横比的更深的通孔(40、40’)，由此提供前到后的互连，而基本不会影响制造期间的晶片鲁棒性和设备区域面积。两个纵横比都期望大约为＜40，有用地为＜10，并且优选地为＜5。

Description

直通衬底通孔
技术领域
本发明一般地涉及半导体(SC)设备和集成电路(IC)以及它们的制造方法，并且更具体地，涉及用于在包含晶片、管芯和/或IC的半导体上提供直通衬底通孔(TSV)的结构和方法。
背景技术
对于能够以越来越高的频率操作并且处理越来越多的功率量，并且具有更低的单位成本的更复杂的半导体(SC)设备和电路的需求在持续增长。这些需求中的许多造成了对半导体设备和集成电路(IC)设计和制造技术的冲突要求。例如，并且不限制于，大部分SC设备和IC在衬底晶片(通常但不总是单晶SC晶片)中和/或其上制造，其然后被切割(“单数化”)为单个设备或IC。制造成本可通过使用越来越大的晶片来降低，因为可在更大的晶片上同时产生更多的单个设备和IC。然而，为了避免不适当的晶片破坏，晶片厚度通常必须随着晶片直径的增加而增加。
如果仅仅SC管芯或IC中的一个表面可用于制造设备和连接，那么用现今的结构和制造技术可能不能实现期望的复杂程度。此外，随着操作速度、功率处理和晶片厚度的增加，从产生的设备或IC中有效移除热量变得越来越困难。因此，强烈地期望在设备或IC的前表面和后表面之间提供电和热传导连接，并且最小化设备和/或IC衬底的厚度，而不会在制造期间损害晶片的机械鲁棒性。
已知使用导体填充的直通SC晶片的通孔来作为提供晶片的前表面和后表面之间的电和热连接，以及产生的单个设备和IC管芯的手段。这些导体填充的通孔被称作为“直通衬底通孔”或“直通半导体通孔”，并且缩写为“TSV”(单数)或“TSVs”(复数)。然而，对更大的直径的使用的期望，因此使得晶片更厚，而对于成本有效的制造与同时提供高传导的TSV以用于电和/或热连接晶片的前表面和后表面并且产生的管芯来说，是冲突的。晶片越厚，则越难于用导体蚀刻和填充窄的TSV。然而，如果使得通孔更大，那么必须有更大的晶片和管芯表面积用于这样的通孔。在现有技术中，更厚的晶片通常需要消耗更大的设备和IC表面积的更大面积的TSV，由此降低了晶片上的设备和IC组装密度，并且增加了设备和IC制造成本。尝试使用大直径的薄晶片以便保持设备区域装配密度，而其降低了晶片的机械稳定性。众所周知，薄晶片在设备和IC处理期间更容易折断，由此降低了制造产量，并且增加了完成的设备和IC的成本。因此，对于可为从前面到反面的互连和薄设备或IC衬底提供最小面积的TSV，用于有效的热移除，而不会很大地损害制造期间晶片的机械稳定性的改进SC设备和IC结构以及制造技术存在持续的需要。
附图说明
下面将结合以下附图来描述本发明，其中，相同的数字指代相同的元件，并且其中：
图1到12是根据本发明实施例的在制造的各个阶段期间的一般化的SC设备或IC晶片的简化示意性截面图；
图13到16是根据本发明另外实施例的图1到12中一般性示出的制造过程的另外部分的简化示意性截面图，其中期望用绝缘层来填充(line)某些通孔；以及
图17到24是根据本发明另外实施例的一般类似于图1到16中所示的制造过程的另外部分的简化示意性截面图，但是其中期望用绝缘层填充某些或全部通孔的所有部分。
具体实施方式
以下的详细描述本质上仅仅是示例性的，并且不旨在限制本发明或本申请以及本发明的使用。此外，不旨在由前述的技术领域、背景技术、或以下的具体实施方式中给出的任何明确或暗示的理论来进行限定。
为了说明的简单和清楚，附图示出了结构的一般方式，并且可省略众所周知的特征和技术的描述和细节，以便避免不必要地模糊本发明。另外，附图中的元件不一定按比例绘制。例如，附图中的某些元件或区域或层的尺寸可相对于其它元件或区域或层被扩大，以便改进对本发明实施例的理解。
如果有的话，说明书和权利要求中的术语“第一”、“第二”、“第三”、“第四”等可用于区分类似的元件，而不必用于描述特定的顺序或时间顺序。应当理解，这样使用的术语在适当的情况下是可互换的，以使得例如这里描述的本发明的实施例能够以不同于这里说明或另外描述的顺序或布置来操作或制造。此外，术语“包括”、“包含”、“具有”以及其任何变体旨在覆盖非排他性的包含物，以使得包括元件或步骤列表的过程、方法、物品或装置不一定限于那些元件或步骤，而是可以包括没有明确列出或对于这些过程、方法、物品或装置来说固有的其它元件或步骤。如这里使用的“耦接”被定义为以电或非电的方式直接或间接连接。
如这里所使用的，术语“半导体”旨在包括无论单晶、多晶还是非晶形的任何半导体，并且旨在包括IV型半导体、非IV型半导体、复合半导体以及有机和无机半导体。此外，术语“衬底”和“半导体衬底”和“晶片”旨在包括单晶结构、多晶和非晶形结构、薄膜结构、分层结构及其组合，作为示例分层结构可以是绝缘体上的半导体(SOI)结构，并且其不限于此。术语“半导体”缩写为“SC”。术语“晶片”和“衬底”旨在指代比它们的横向表面区域相对薄并且与电子设备的成批制造相结合使用的支撑结构。这些晶片和衬底的非限制性示例包括：半导体晶片、SOI晶片、和在其中或其上制造有源或无源电子元件和/或设备的或者可用于这些电子设备的制造的其它类型的支撑结构。如SC设备和集成电路(IC)领域中常见的，术语“金属”应当被广泛地解释以便包括任何形式的导体，并且术语“氧化物”也应当被广泛地解释以便包括任何形式的绝缘电介质。这些导体的非限制性示例是掺杂质的半导体、半金属、传导合金和混合物及其组合等。类似地，这些绝缘电介质可以是有机或无机绝缘体。为了说明方便并且不旨在限制，半导体设备和制造方法可在这里被描述为用于硅半导体，但是本领域技术人员将会理解，也可使用其它半导体材料。
图1到12是根据本发明的在制造的各个阶段101-112期间的一般化的SC设备或IC晶片的简化示意性截面图，其示出了从制造阶段101-112中的每一个产生的结构201-212。遵循的惯例是由相同的标号标识在制造过程期间可改变大小、形状和/或位置的各种共同区域或维度，其中由简单的标号标识初始的区域、位置或值，例如，区域、位置或厚度20、21、22等，并且由添加有符号(’)的相同标号或字母来标识最终或变更的区域、位置或值，例如，区域、位置或厚度20’、21’、22’等，应当理解，没有符号(’)的标号或字母标识初始区域、位置或值，而带有符号的相同引用标号标识随后或最终的区域、位置或值。
现在参考图1的制造阶段101，提供了例如半导体(SC)的初始衬底20，其具有后或下表面22、上或前表面23、以及其间的初始厚度21。衬底20可以是同质单片半导体衬底、包括不同掺杂质的类型或不同半导体材料的层或区域的混合半导体衬底、或者半导体和绝缘体的组合。绝缘体上的半导体(SOI)衬底是有用的半导体绝缘体组合的非限制性示例。硅是有用的SC材料的非限制性示例，但是也可使用其它的III型、IV型、V型或VI型的SC材料及其组合以及有机半导体。衬底20在其中具有邻近于上表面23的各个设备区域261、262等，它们被统称为设备区域26。可在设备区域26中提供任何类型的电子元件或设备，因为衬底20中或其上包括的电子元件或设备的类型对于所示的实施例来说不重要，虽然它们可获益于从前面到后面的连接(例如，通孔TVS)以及由这里描述的薄衬底晶片和管芯所提供的降低的热阻抗。设备区域26从衬底20的前表面23延伸深度或厚度27。
在大多数情况下，可期望在制造阶段101之前已经完成了与在区域26中形成各种电子元件和/或设备相关的高温步骤。这些高温处理步骤是本领域中众所周知的。这些高温处理步骤的非限制性示例是用于形成源极、漏极、沟道、发射极、基极、集电极、下沉区、电介质绝缘壁和层、掩埋传导和非传导层、某些无源层、高度掺杂质的接触区、以及其它电子元件中的一个或多个的那些步骤。在制造阶段101之前，说明性掺杂质接触区58、59被假设为已提供在设备区域261、262中。区域58、59旨在表示设备区域26中存在的一个或多个接触区，但不是限制性的。在大多数情况下，区域26中各种设备元件和设备以及接触区之间的互连还未形成，尽管某些可能在制造阶段101之前形成，但是某些可在随后形成，例如但是不限于相关的制造阶段104到106。任何一种布置都是有用的。
衬底或晶片20的表面23通常用厚度241的电介质无源层24覆盖，作为用于形成位于设备区域26中的各种有源和/或无源元件的各种处理步骤的结果。术语“晶片”被用于指代比它们的横向大小薄的衬底，但是不旨在暗示“晶片”必须是SC晶片，但也不排除使用SC晶片。然而，为了描述的方便，其后假设衬底20是SC晶片，但是这不旨在是限制性的。本领域技术人员将会理解，衬底20可具有上述的任何形式的材料及其组合，以及其它形式的材料及其组合。例如，可期望电介质层24是双层，其具有与SC表面23接触的部分242，通常其被选择用于它与表面23的兼容性，例如，以便最小化不想要的表面状态。期望对部分243的能力进行选择，以在制造过程的随后阶段期间用于方便地蚀刻和/或抛光停止。二氧化硅是用于部分242的方便的材料，并且氮化硅是用于部分243的方便的材料，但是在其它实施例中，可为层24提供单个材料(例如，氧化硅或其它电介质)。也可使用其它钝化和蚀刻或抛光停止材料。即使将在随后的制造阶段中提供TSV，衬底或晶片20的初始厚度21也可以按照在晶片处理期间确保机械鲁棒性所需的那样大，因为通过示出的实施例避免了与在厚晶片中提供小面积、高纵横比的通孔相关的严重的制造问题。这便利了有效的制造，因为单位成本通常随着增加的晶片直径而降低，这进而通常意味着使用更厚的衬底或晶片。
通孔的纵横比(AR)通常被定义为通孔深度(或长度)除以通孔宽度(例如直径)，即通孔AR＝d/w，其中d是垂直于表面23的通孔深度，并且w是平行于表面23的通孔宽度(或圆形通孔的直径)。通孔可具有垂直于表面23看到的任何截面形状，例如并且不旨在限于圆形、椭圆形、多边形、矩形或环形(例如，如沟槽形)以及其它形状。衬底初始厚度21通常依赖于衬底20的直径，直径越大，需要越大的初始厚度21来在制造期间提供良好的机械稳定性。作为示例并且不旨在限制，对于大约200mm直径的硅晶片，初始厚度21可以在大约600到700微米的范围中，并且对于大约300mm直径的硅晶片，初始厚度21可以在大约700到800微米的范围中，但是也可使用其它直径以及更厚或更薄的晶片。本发明的实施例允许基本独立于初始晶片厚度来选择通孔宽度w和纵横比(A/R＝d/w)，而同时保留了制造期间的鲁棒的晶片机械强度，并且使得可能在制造结束时获得薄的完成设备和IC，以使得便利了其中的热提取和到设备的电耦接和/或两者。
在图1的制造阶段101中，在电介质层24的表面25上提供具有开口29的屏蔽层28。光致抗蚀剂是用于屏蔽层28的合适材料的示例，尽管也可使用其它软的和硬的屏蔽材料。在该示例中，在具有横向宽度32的屏蔽层28中提供开口29。使用具有开口29的屏蔽层28将腔30通过电介质层24蚀刻到表面23下的衬底20内的深度31。腔30也被称作为盲孔30，并且最终当用导体填充并且耦接到延伸到衬底后面的其它传导通孔时被称为通孔30。为形成腔30，各向异性蚀刻是优选的。在硅用于衬底20的情况下，为形成腔30，使用SF6的反应离子蚀刻(RIE)是优选的；然而，也可使用其它的蚀刻剂或材料移除技术。得到结构201。
在制造阶段101和产生的结构201的示例中，在衬底20中形成深度31的四个腔(例如盲孔)30，但是这仅仅是作为示例并且不旨在限制。可同时形成任何数量的腔(和最终的通孔)30，它们分布在设备区域26内或附近的不同位置。通常，最终通孔30的横向宽度将对应于屏蔽开口29和腔30的横向宽度32，并且为了描述方便，其后旨在用标号32也指代最终通孔30的横向宽度。期望宽度32尽可能小，与深度31一致，即腔和通孔30具有在制造中可容易实现的纵横比。已经发现，具有在大约0.1到10微米，更方便为大约0.5到5微米并且优选为1到2微米的范围中有用的宽度32(例如“w”)，以及在大约1到30微米，更方便为大约5到20微米并且优选为大约10到15微米的范围中有用的深度31(例如“d”)的通孔可被容易地实现，并且用高传导的材料来填充，所述高传导的材料通常为金属、掺杂的半导体和/或合金或者这些材料的混合物。期望腔30的深度31超过设备区域26的深度27，尤其是在腔30接近位于晶体管或设备区域26内的其它元件的情况下，但是在其它实施例中，取决于腔30相对于晶体管或设备区域26内的其它元件的横向位置，以及它们相对于最终在腔30中提供的导体的期望的操作电势，深度31可比设备区域26更浅。如这里所使用的，与用于填充或布满各种通孔(例如通孔30)等的材料相关的术语“高传导”旨在包括电阻率小于或等于大约0.1ohm-cm的材料。这种高传导的材料的非限制性示例是钨、铜、硅化钨、掺杂质的半导体(例如多晶硅)以及这些的各种混合物和/或组合物和其它高传导的材料。
前述提供了填充导体的腔30(和最终的通孔30)，其具有在大约1≤AR30≤40，更方便地在大约1≤AR30≤10并且优选地在大约1≤AR30≤5的范围中有用的纵横比(AR30)，但是也可使用更大或更小的纵横比。将会注意到，可基本独立于衬底20的初始厚度21来选择腔(和最终通孔)30的宽度和纵横比。因此，即使腔和最终通孔30较窄，并且占据较小的表面积，晶片或衬底20可相对较厚(例如，为腔深度31的许多倍)并且因此较鲁棒，以便在形成设备区域26和相关通孔30中的有源和/或无源元件所需的大部分处理步骤期间最小化晶片损坏。通孔30也被称作为“前侧通孔”30，因为它们从晶片或衬底20的前侧23提供。
在图2的制造阶段102中，包括一种或多种高传导材料(例如上述的那些)的具有厚度35的层34被施加在电介质层24的表面25上，以便用导体36填充腔30。期望厚度35至少等于宽度32的一半，以便确保导体36填充腔30。在优选实施例中，使用化学气相沉积(CVD)所沉淀的钨，但是也可由CVD、镀层、其组合和/或本领域中众所周知的其它处理来提供其它高传导的材料。得到结构202。在某些实施例中，在CVD沉淀之前将钨或钛或其它种子材料的薄衬垫或层沉淀在(例如通过溅射或真空蒸发)腔30内。在又另外的实施例中，可在腔30中在形成导体36之前提供绝缘衬垫或层(图2到12中未示出)以便从衬底20电隔离腔30中的导体36。用于在腔中提供电介质衬垫的过程结合图13到24来描述，并且基本上可使用相同的过程来在通孔30中提供电介质衬垫。
在图3的制造阶段103中，图2的结构202经受了蚀刻或抛光处理，以便移除位于表面25上的层34的多余部分37，同时保留腔30中的导体36。这在本领域中通常被称为“平面化”。化学机械抛光(CMP)是用于移除导体层34的部分37的优选方法，但是也可使用其它移除技术。CMP处理的确切本质将依赖于对于导体层34的材料的选择。当钨用于层34时，使用过氧化氢作为蚀刻剂的CMP适合于移除多余部分37，但是也可使用其它蚀刻剂和蚀刻剂浆的混合物。CMP是本领域中众所周知的。氮化硅的层243提供了方便的CMP蚀刻停止层。得到结构203。
现在参考图4的制造阶段104，在制造阶段103中的平面化之后，期望将接触开口通过电介质层24蚀刻到设备区域261、262中的说明性的接触区58、59，并且在表面25上提供厚度601的导体(例如“第一金属”)层60，造成对通孔腔30中的导体36和对说明性接触区58、59的电接触。得到结构204。在图5的制造阶段105中，常规的互连屏蔽和蚀刻用于描绘耦接到一个或多个通孔30中的导体36的层60中的互连。例如，提供从接触体58到最左侧通孔301中的导体36的互连61，提供从接触体59到最右侧通孔302中的导体36的互连62，并且提供从例如位于图5平面后面的其它接触区到中间通孔303中的导体36的互连63。本领域技术人员将会理解，互连61、62、63仅仅是说明性的并且不旨在限制，并且可提供从区域26内的任何元件和/或设备到位于在晶片衬底20上制造的独立的IC的各个部分中的各个通孔30中的一个或其它或更多的导体36的互连。为了清楚，在图5中以及其后，导体36和互连61、62、63连接的接口已被省略，以便强调从衬底20的前表面23上的示例接触区58、59向衬底20的通孔30中的导体36提供相对高传导性的电连续性的结果。得到结构205。在图6的制造阶段106中，可使用本领域中众所周知的方法来提供其中嵌入有另外的导体和/或互连层65(由虚线示意性表示)的电介质层64，但是其在其它实施例中可被省略。导体或互连层65通常被称作为“金属2”、“金属3”等，这取决于实现衬底20上形成的设备或IC所需的导体和/或互连层的数目。这些另外的导体和/或互连层中的某些可具有被暴露的部分(未示出)，而其它的可不具有被暴露的部分，精确的配置和互连层的数目依赖于被创建的特定设备和/或电路功能。得到结构206。
现在参考图7的制造阶段107，衬底20被示出为被翻转，以使得初始厚度21的初始衬底20的后表面22被朝向上面并且暴露。期望在制造阶段107(以及108-111)期间，通过层24的表面25或层64的表面66将衬底20安装在支撑载体50上。这可通过(例如并且不旨在限制于)双面粘性带或粘合剂52来完成，但是也可使用本领域中众所周知的其它安装技术和材料。支撑载体50的目的是在随后的晶片变薄、蚀刻和其它通常的低温操作期间为晶片衬底20、20’提供机械支持。当衬底20变薄时，它变得更加易碎，并且支撑载体50对于最小化损坏是有用的。然而，在其它实施例中，当在处理晶片20、20’时，如果注意的话，可省略支撑载体50。在制造阶段107中，通过任何期望的处理来使得初始厚度21的初始衬底20变薄，以便移除接近于初始晶片20的初始表面22的厚度21”的部分22”，由此建立具有期望的最终厚度21’的变薄的晶片或衬底20’的新表面22’。作为示例并且不旨在限制，期望衬底20’的最终厚度21’处于大约50到300微米，更方便地为大约50到200微米，并且优选地为50到150微米或更少的范围中。另一种方式来说，期望初始晶片厚度21的大约百分之50到95，更方便地为大约百分之65到95，并且优选地为初始晶片厚度21的大约百分之85到95被移除。又另一种方式来说，期望最终的晶片厚度21’为初始晶片厚度21的大约百分之5到50，更方便地为大约百分之5到35，并且优选地为初始晶片厚度21的大约百分之5到15。因此，随后或最终的晶片或衬底20’的最终厚度21’是初始晶片或衬底20的初始厚度21的相对小的部分。得到结构207。
在图8的制造阶段108中，在变薄的晶片或衬底20’的新暴露的后面或反面的表面22’上提供具有宽度42的开口39的屏蔽层38。光致抗蚀剂是用于屏蔽层38的方便材料，但是也可使用其它硬和/或软的屏蔽层。这些屏蔽层或材料是本领域中众所周知的。反面屏蔽开口39是横向的尺寸和位置，以便覆盖在用导体36填充的一个或多个前面的腔或通孔30。为了便利该校准，可选择开口39的宽度42以便基本上大于前侧通孔30的宽度32，因为它不需要位于设备26所占据的衬底20’的区域中，而是优选地位于所占据区域不是非常重要的区域26之外。在优选实施例中，使得宽度42足够大以便期望包围或重叠一个或多个前侧的通孔30，并且期望包围或者重叠多个接近成组的前侧通孔30。取决于旨在由特定背侧腔40接触的通孔30以及衬底20’的厚度21’的数目和大小来选择各个背侧腔40的横向尺寸或宽度42。如果背侧腔40旨在重叠多个前侧通孔30，或者如果前侧通孔30更大，则尺寸42将变得更大。类似地，如果背侧腔40旨在重叠更少的前侧通孔30或者如果前侧通孔30更小，则尺寸42将变得更小。这被称作为腔重叠或占用区域。腔40(和最终通孔40)期望具有足以在横向上包含一个或多个前侧腔30和其中的导体36的占用区域。腔40(例如AR40)的纵横比依赖于它们的占用区域，并且依赖于衬底20’的厚度21’，并且通常在大约0.1≤AR40≤40的范围中，方便地在大约0.1≤AR40≤10的范围中，并且优选地在0.1≤AR40≤5的范围中。具有这些范围中的纵横比的腔40可容易地在上述的变薄的晶片20’中制造。作为示例并且不旨在限制，背侧通孔40具有在大约1到100微米，更方便地在大约10到75微米，并且优选地在大约25到50微米的范围中有用的宽度42，但是可取决于旨在位于背侧通孔占用区域和最终晶片厚度21’内的前侧通孔的数目来形成更窄或更宽的背侧通孔，以便仍然用容易制造的纵横比(例如上面所述的那些)来操作。
在图8的制造阶段108中，使用具有开口39的屏蔽层38在衬底20’中蚀刻深度41和宽度42的腔40。仅仅在图中示出了一个开口39和腔40，但是应当理解，可在衬底20’的不同区域中提供任意数量的这种开口和腔，并且可由其占用区域包含初始腔30的各个腔40中的任何一个来接触任意数量的初始腔30。作为示例并且不旨在限制，第一个腔40的占用区域可仅与一个前侧通孔30交叉或重叠，而第二腔40具有与一组N个前侧通孔30(N＝1、2、3...等)交叉或重叠的占用区域，并且第三腔40具有与其他组的M个前侧通孔30(M＝1、2、3...等)交叉或重叠的占用区域，等等，其中N和M可具有任意整数值。因此，本领域技术人员将会理解，背侧腔40相对于前侧通孔30的数目、大小和位置依赖于电路设计者在被设计和制造的管芯或晶片的不同部分中提供各种从前面到反面的连接的需要。
用于形成腔40的蚀刻化学剂将依赖于衬底20’的材料。当衬底晶片20’是硅时，例如已结合前侧腔和通孔30的形成所描述的反应离子蚀刻(RIE)是优选的，但是也可使用其它的腔形成方法。用于形成腔40的反应离子蚀刻的优点在于蚀刻腔室气体可在蚀刻期间被分析(优选地在蚀刻室的下游被分析)，以便检测来自前侧通孔30的导体36的原子或离子的存在。当检测到这种导体原子或离子时，这表示腔40已深入到足以暴露位于各个腔40的横向占用区域内的通孔30中存在的导体36的深度41，这是腔40的期望目标。可期望的是在对导体36的原子或离子的初始检测之后的过度蚀刻的持续受到限制，这取决于在制造阶段107的晶片变薄操作之后在整个晶片厚度21’中的任何不一致性，以便确保晶片衬底20’的不同部分中的腔40已深入到基本上处处跨越晶片衬底20’的所有其对应的目标通孔30。需要的过度蚀刻的量将取决于被使用的蚀刻化学和工具，并且可由有限的一系列简单定时的实验运行来确定。这些测试处于本领域普通技术人员的例行技能中。已经发现，使用常规的现今的处理技术，晶片厚度一致性可被容易地维持在1到2微米内或更少，以使得通常不需要过度蚀刻来深入到与腔30关联的设备区域26中。得到结构208，其中通孔30中的导体36被暴露在腔40的底部。应当理解，某些腔40可暴露单个通孔30的导体36，并且其它腔40将暴露多个通孔30的导体36，这取决于由特定通孔40的占用区域所重叠的通孔30的数目。图8的结构208示出了其中单个背侧腔40与都用导体36填充的四个前侧腔30重叠和连接的情况。
现在参考图9的制造阶段109，移除屏蔽38，并且包括一种或多种高传导材料(例如上述的那些)的厚度45的层44被施加在衬底20’的表面22’上，以便用导体46填充腔40。厚度45应当足以提供在通孔30中的导体36到衬底20’的后面22’上的层44的部分47之间所期望的电和/或热传导路径。作为示例但不旨在限制，厚度45在大约0.1到25微米的范围中，更方便地在大约0.5到15微米的范围中，并且优选地在大约1到10微米的范围中是有用的，但是也可取决于特定设计目标使用更厚或更薄的层。在优选实施例中，通过电镀沉淀的铜被用于层44，但是也可通过镀层、化学气相沉积(CVD)、其组合和/或本领域中众所周知的其它处理来提供其它传导材料。在某些实施例中，使用本领域中众所周知的方法，在形成导体46前，钨或钛或其它种子材料的薄的粘合促进衬垫或层被沉淀到腔40内。在又另外的实施例中，可在形成导体46之前，提供绝缘衬垫或层(图9到12中未示出)，以便基本上将腔40中的导体46与衬底20’电隔离(例如参见图13到24)。得到结构209。除了移除支撑50，结构209已准备好使用。然而，可在其它实施例中提供另外的制造阶段，作为示例并且不旨在限制，如图10到12中所示。
在图10的制造阶段110中，厚度801的材料80可被沉淀在衬底20的后表面22’上的层44的部分47上和腔40中，以便用材料82(通常为电介质)填充腔40。聚酰亚胺、BCB和帕利灵(parylene)是用于填充腔40的适当电介质材料的非限制性示例，但是也可使用其它的传导或非传导材料。BCB是苯并环丁烯的缩写，其例如可从Dow Chemical或Midland，MI得到。可选择厚度801以便确保腔40基本由材料82填充。得到结构210。在图11的制造阶段111中，平面化图10的结构110。平面化处理将依赖于材料80的选择，并且处于本领域技术人员的技能中。结构211导致腔40用电介质82填充，并且移除了材料80的剩余部分。在图12的制造阶段112中，使用本领域中众所周知的方法从图11的支撑50移除衬底20’，这依赖于粘合剂52的选择。在优选实施例中，然后例如通过表面48将衬底晶片20’反转和附接到膜载体(未示出)，以用于单数化和进一步的后端操作，但是也可使用用于这些操作的处理衬底20’的其它方法。“单数化”是将晶片切割或锯切或分解为单个晶体管或集成电路管芯，以使得它们可组装到各种设备包装或模块，或者安装在各种类型的保护或集成结构上。这些一般地被称作为“组装”或“后端”操作，并且是本领域中众所周知的。电介质82可对衬底20’增加强度，以便便利在随后的单数化和管芯粘接和/或附接操作期间的处理，并且可增加在前表面通孔30和随后与电介质82和层44的部分47的表面48接触地提供的任何散热片或电极(未示出)之间的电和/或热传导性。在其它实施例中，衬底20’可保留完整，即未被单数化。任何一种布置都是有用的。
结合图9和12将注意到，完成了提供相对高的传导性的直通衬底通孔(TSV)的目标，还将注意到，基本上在所有的用于形成组成期望设备或IC的有源和/或无源元件(例如源极、漏极、沟道、发射极、基极、集电极、埋层、掺杂的接触区、电介质绝缘层或壁或区域、无源层等)所需的高温和设备形成屏蔽和掺杂操作中，维持初始的、鲁棒的晶片厚度21，并且推迟晶片变薄直到之后的制造阶段，其中，在之后的制造阶段中，可利用不必承受高温操作的支撑载体来最小化在制造处理的该部分期间的晶片破损。还将注意到，通过提供窄TSV 30，其仅渗透到其中晶片和管芯区域非常重要的设备区域26，而不是通过整个衬底晶片或管芯(这将要求它们更宽以便仍然具有可行的纵横比)，并且将更深的渗透通孔40置于在其中衬底晶片或管芯区域不是非常重要并且通孔40可更宽(例如(宽度)40～25*(宽度)30或更多)同时仍然具有可行的纵横比的设备区域26下面，其中，该可行的纵横比可以在整个制造过程被维持。因此，在关键并且尤其是高温的制造步骤期间维持鲁棒的晶片，而又没有非常难于获得的通孔纵横比的负担的现有技术问题被避免了。
图13到16是根据本发明另外实施例的被添加到图1到8的制造过程的、并且也在某些实施例10到12中的制造阶段113到116的简化示意性截面图，其中，期望用绝缘层来填充某些通孔。期望在图8的制造阶段108中提供屏蔽38之前或之后，在衬底20’的表面22’上提供厚度531的绝缘层53。之前是优选的。厚度531在大约10到1000纳米的范围中，方便地在大约50到500纳米的范围中，并且优选地在大约100到300纳米的范围中是有用的，尽管也可使用更薄或更厚的层。图8的屏蔽38的开口39被用于蚀刻穿过在开口39中的层53。图13的制造阶段113从图8的制造阶段108继续。在图13的制造阶段113中，在形成类似于先前描述的宽度42的腔40的宽度42’的通孔腔40’之后，移除图8中示出的屏蔽38，并且厚度541的绝缘电介质层54沉淀在层53上和通孔腔40’中，以使得电介质层部分56、57填充通孔腔40’的侧面和底部。当例如通过蒸发、溅射、或化学气相沉积(CVD)等来沉淀层54时，那么厚度541在大约1到1000纳米的范围中，方便地在大约5到500纳米的范围中，并且优选地在大约100到300纳米的范围中是有用的，尽管也可使用更薄或更厚的层。如果使用了旋涂或喷涂电介质，那么厚度541在大约0.1到25微米的范围中，方便地在大约1到15微米的范围中，并且优选地在大约1到10微米的范围中是有用的。后者的材料种类包括光可定义电介质，像光致抗蚀剂或BCB，并且这是方便的，因为可使用光刻术从腔或通孔40’的底部移除电介质。还期望层53和54化学地区分，以使得层54可被蚀刻或以另外方式被移除，而不会显著地侵蚀层53，但是在其它实施例中，它们可由相同的材料形成或者可省略层53。二氧化硅、氮化硅、或氮氧化硅对于层53和54是优选的，但是也可使用其它电介质材料用于这些层。得到结构213。在图14的制造阶段214中，期望将各向异性蚀刻或其它各向异性溶解或移除过程用于移除位于电介质53之上和通孔40’的底部中的层54的部分57，保留通孔40’侧壁上的电介质部分56。得到结构214。在图15的制造阶段115中，厚度45的导体层44沉淀在层53和层54的剩余部分56上，以便填充腔40’，并且使得与前侧通孔30的底部中的导体36的暴露端接触，并且让部分47延伸到衬底20’的背侧表面22’上的电介质层53。结构215类似于图9的结构209和图11的结构211，除了导体区域46、47基本与衬底20’绝缘。图15的制造阶段115中另外示出了腔40’中的材料82，类似于图11的腔40中的材料82，对其的论述通过引用合并在此。得到结构215。图16的制造阶段116类似于图12的制造阶段112，对其的论述也可一般性地应用于这里。得到结构216，其中前侧通孔30的导体36经由基本上与衬底20电隔离的侧壁导体区域46，而被电(和热)连接到反面导体层44的部分47，尽管导体44和衬底20’之间的某些最小化接触可出现在前侧通孔30中的通孔导体36和腔40’的底部中。
图17到26是根据本发明另外实施例的一般类似于图1到16中所示的制造阶段117到126的简化示意性截面图，但是其中期望用一个或多个绝缘层填充全部通孔。图17的制造阶段117一般地类似于图1的制造阶段101，其中类似于屏蔽28的屏蔽28’被施加到表面25，屏蔽28’中具有类似于宽度32的开口29的宽度32’的开口29’。使用已经结合制造阶段101描述的过程在衬底20中蚀刻类似于深度31’的腔30的深度31’的腔30’，并且对图1的制造阶段101的论述通过引用合并在此。得到结构217。为了说明方便，在图17的结构217中仅示出了两个宽度32’的腔30’，但是可提供任何数目的腔。在图18的制造阶段118中，移除屏蔽28’并且在表面25上并且在腔30’中沉淀或形成厚度671的电介质层67。层67的部分672位于表面25上并且部分673填充腔30’的侧壁，保留腔30’的中间部分674空置。得到结构218。在图19的制造阶段119中，各向异性蚀刻或其它各向异性溶解或移除处理被应用于结构218，以便移除结构218的层67的部分672，但是在其它实施例中，可将部分672保留在适当位置。得到结构219，假设为了方便描述已移除了部分672，由此将腔30’中的电介质侧壁部分673保留为具有腔30’内的空置中间部分674。在图20的制造阶段120中，用高传导的材料36’填充结构219的空闲中间部分674，并且将其平面化，类似于腔30中的图3的制造阶段103的导体36，对其的论述也可一般性地应用于这里。得到结构220。在图21的制造阶段121中，由表面25上的导体61、62将接触体58、59耦接到通孔腔30’中的导体36’，如前面结合图5的导体61、62所描述的，对其的论述也可一般性地应用于这里。也可提供具有虚线65示意性表示的另外互连层(例如金属2、金属3等)的电介质层64，类似于结合图6所描述的，对其的论述也可一般性地应用于这里。得到结构221。然而，可在其它实施例中省略电介质层64和另外的互连层65。
现在参考图22的制造阶段122，图21的结构221被翻转，并且安装在支撑结构50上，如前面结合图7所描述的。执行结合图7的制造阶段107所描述的变薄操作，以便产生具有新暴露的后表面22’的厚度21’的衬底20’。期望将厚度531’的电介质层53’应用于衬底20’的后面22’上，但是在其它实施例中可将其省略。施加类似于屏蔽层38的屏蔽层38’，并且在类似于图8的宽度42的背侧腔40的宽度42’的背侧腔40’所期望的位置中提供开口39’。使用屏蔽38’中的开口39’将宽度42’的腔40’蚀刻到深度41’。对类似的图7到8的制造阶段107到108的论述也可一般性地应用于这里。期望深度41’为延伸到稍微超过位于前侧腔30’的底部的导体36’的暴露端。得到结构222，在图23的制造阶段123中，沉淀厚度541’的电介质层54’以便让部分56’填充腔40’和表面22’上的部分57’。期望层54的厚度541’为使得侧壁部分56’延伸到前侧腔30’的电介质侧壁部分673。二氧化硅、氮化硅或其组合是用于层54’的适当电介质的示例，但是也可使用包括有机电介质材料的其它电介质材料。得到结构223。在图24的制造阶段124中，各向异性蚀刻或其它各向异性移除处理被用于移除层54’的部分57’并且暴露腔40’中的前侧通孔30’的导体36’的末端，同时将电介质侧壁部分56’保留在适当位置。各向异性蚀刻或其它移除处理将依赖于用户对层54’材料的特定选择。各向异性蚀刻或各种电介质材料的移除是本领域中众所周知的。得到结构224。在图25的制造阶段125中，在具有电介质衬垫56’上的部分46’的腔40’中并且接触前侧腔30’中的导体36’的暴露端来提供类似于图9的导体47的导体47’。导体47’通过侧壁部分56’与衬底20’绝缘，围绕腔41’和前侧腔30’中的电介质部分673的层53的一部分与接近背侧腔40’的内部端的侧壁电介质部分56’联通。在又另外的实施例中，导体部分47”也可被提供为延伸到衬底20’的部分22’上，但是在其它实施例中可被省略，这根据设计者的需要而定。得到结构225。在类似于图12的制造阶段112的图26的制造阶段126中，从载体50移除衬底20’并且将其翻转以便准备好单数化，可期望管芯附接和/或任何其它的后端处理。得到结果226。对类似的图1到12的制造阶段101到112的论述也可应用于这里。在图26的结构226的特定情况下，省略了用材料82填充腔40’(参见图10到12)，但是这仅仅是为了避免干扰附图，并且可根据设计者和后端制造处理的需要来包括或省略材料82。
因此，提供了另一种布置，由此提供了通过衬底通孔(TSV)的相对高的电(和热)传导性。还将注意到，基本上在整个形成在区域26中组成期望设备或IC的有源和无源元件(例如源极、漏极、沟道、发射极、基极、集电极、埋层、掺杂的接触区、电介质绝缘层或壁或区域、无源层等)所需的屏蔽和高温设备形成操作中，维持初始的鲁棒晶片厚度21，并且推迟晶片变薄直到几乎最后的制造阶段，在几乎最后的制造阶段中可利用不必承受高温操作的支撑载体来最小化在制造处理的该部分期间的晶片破损。还将注意到，通过提供窄TSV 30、30’，其仅渗透到在其中晶片和管芯区域非常重要的设备区域26，而不是通过整个衬底晶片或管芯(这将要求它们更宽以便仍然具有可行的纵横比)，并且将更深的渗透的通孔40、40’置于在其中衬底晶片或管芯区域不是非常重要并且通孔40、40’可更宽同时仍然具有可行的纵横比的设备区域26下面，其中，该可行的纵横比可以在整个制造过程被维持。因此，在制造期间维持鲁棒的晶片，而又没有非常难于获得的通孔纵横比的负担的现有技术问题被避免了。
将会注意到，通常，前侧通孔30、30’可以是窄和浅的，仅仅深到足以渗透设备区域26并且窄到足以保留有价值的芯片位置即可，而背侧通孔40、40’渗透穿过成批的所完成晶片20’，并且前侧和背侧通孔具有容易实现的纵横比。例如，前侧和背侧通孔可具有在0.1≤AR30&40≤40，更方便地在大约0.1≤AR30&40≤10，并且优选地在大约0.1≤AR30&40≤5的范围中有用的纵横比，这甚至在衬底的最厚部分中也可容易地制造。用另一种方式来说，前侧通孔30、30’仅需要为大约0.1到10微米宽以及1到30微米深，由此保留珍贵的前面电路区域，而背侧通孔40、40’可位于大约5到5000微米的范围中，并且用一般类似的纵横比渗透穿过衬底50到300或更多微米。用另一种方式来说，有用地，前侧通孔30、30’的深度31、31’可少于或等于变薄的衬底厚度21’的大约百分之50，更方便地少于或等于大约百分之25，并且优选地少于或等于变薄的衬底厚度21’的大约百分10或更少，而背侧通孔可在变薄的衬底厚度21’的大约百分之50到百分之99的范围中，更方便地在大约百分之75到百分之99的范围中，并且优选地在变薄的衬底厚度21’的大约百分之90到99的范围中有用。能够使得背侧通孔基本上更宽而不消耗有源设备所处的珍贵的前侧设备位置，允许将它们的纵横比保持在方便的制造误差内，即使是使用足够鲁棒以减轻制造损耗的衬底。因此，可在电路或芯片中以最小的成本获得从前面到后面的电和/或热连续性，并且其仍然是可容易制造的。
根据第一实施例，提供了一种用于形成直通衬底通孔(TSV)连接的方法，包括：提供第一厚度(21)的衬底晶片(20)，其具有前表面(23)和相对的后表面(22)，并且其中前表面(23)半导体设备已经形成在接近前表面(23)的厚度(27)的设备区域(26)中；形成包含第一半导体(36、36’)并且从前表面(23)延伸到设备区域(26)或延伸通过设备区域(26)但不通过衬底晶片(20)的第一通孔(30、30’)；从衬底晶片(20)的后表面(22)移除材料以形成减少厚度(21’)并且具有新暴露的后表面(22’)的变薄的衬底晶片(20’)；形成从新暴露的后表面(22’)向内延伸的第二通孔(40、40’)以便拦截一个或多个第一导体(36、36’)；并且在第二通孔中沉淀使得与一个或多个第一导体(36、36’)电接触的传导性衬料(46、46’)，由此提供从前表面(23)到新暴露的后表面(22’)的电或热连续性或其两者。根据另外的实施例，方法还包括提供在设备区域(26)中的一个或多个接触体(58、59)与第一通孔(30、30’)中的一个或多个导体(36、36’)之间的电互连，由此将至少一个接触体(58、59)电耦接到第二通孔(40、40’)中的一个的传导衬料(46、46’)。在又另外的实施例中，第一通孔(30、30’)具有第一宽度(32、32’)和第一深度(31、31’)，并且第二通孔(40、40’)具有第二宽度(42、42’)和第二深度(41、41’)，使得第二深度(41、41’)大于第一深度(31、31’)并且第二宽度(42、42’)大于第一宽度(32、32’)。在又另外的实施例中，最终厚度(21’)大约为初始厚度(21)的百分之5到50。在又另外的实施例中，第一深度为大约1到30微米。在又另外的实施例中，第一宽度为大约0.1到10微米。在另一个实施例中，第一通孔和第二通孔都具有在大约1到40的范围中的纵横比。在又另外的实施例中，第一深度(31、31’)大于设备区域(26)的厚度(27)。在又另外的实施例中，第一深度(31、31’)小于或等于最终厚度(21’)的大约百分之50。
根据第二实施例，提供了一种用于提供直通衬底通孔(TSV)的方法，包括：提供具有其初始背侧(22)和前侧(23)之间的初始厚度(21)的衬底(20)；在接近前侧(23)的衬底中或上形成具有第一深度(27)的电子设备区域(26)；蚀刻第一宽度(32、32’)和第二深度(31、31’)的一个或多个前侧腔(30、30’)；用第一导体(36、36’)填充前侧腔(30、30’)；从衬底(20)的初始背侧(22)移除材料以形成具有小于初始厚度(21)的修改厚度(21’)的修改衬底(20’)，并且暴露其新的背侧(22’)；蚀刻第二宽度(42、42’)和第三深度(41、41’)的一个或多个背侧腔(40、40’)，由此暴露一个或多个前侧腔(30、30’)中的一个或多个导体(36、36’)；并且在一个或多个背侧腔(40、40’)中沉淀电连接到前侧腔(30、30’)的一个或多个第一导体(36、36’)的第二导体。根据另外的实施例，第一深度小于第二深度。根据又另外的实施例，第二深度小于第三深度。根据又另外的实施例，最终厚度(21’)处于大约为初始厚度(21)的百分之5到50的范围中。根据又另外的实施例，最终厚度(21’)处于大约为初始厚度(21)的百分之5到35的范围中。根据又另外的实施例，前侧腔(30)具有在大约1≤AR30≤40的范围中的纵横比(AR30)。根据另一个实施例，前侧腔(30)具有在大约1≤AR30≤10的范围中的纵横比(AR30)。根据又另外的实施例，方法包括在第一(30、30’)或第(40、40’)通孔的一个或多个中提供电介质衬垫(673、56’)，以便基本上使其中的导体(36、36’、46、46’)与修改的衬底(21’)绝缘。
根据第三实施例，提供了一种电子设备，其包括：具有前表面(23)和后表面(22’)的衬底，衬底具有接近前表面(23)的第一厚度(27)的设备区域(26)；其中有第一导体(36)的从前表面(23)延伸到第一深度(31、31’)的至少一个第一通孔腔(30、30’)；以及其中有第二导体的从后表面(22’)延伸到大于第一深度(31、31’)的第二深度(41、41’)并且具有重叠至少一个第一通孔腔(30、30’)的占用区域的至少一个第二通孔腔(40、40’)，其中，第一导体(36、36’)和第二导体(46、46’)被电连接。根据另外的实施例，第一深度超过第一厚度。根据又另外的实施例，第一通孔腔(30’)和第二通孔腔(40’)具有电介质衬垫(673、56’)。
尽管已经在本发明的前述详细描述中给出了至少一个示例实施例，但是应当理解，存在大量的变化。还应当理解，示例实施例仅仅是示例，并且不旨在以任何方式限制本发明的范围、应用性或配置。而是，前述详细描述将向本领域技术人员提供方便的路线图来实现本发明的示例实施例，应当理解，可在不偏离权利要求阐述的本发明的范围及其合法等同物的情况下，对在示例实施例中描述的元件的功能和布置中做出各种改变。

Claims (19)

1.一种用于形成直通衬底通孔(TSV)连接的方法，包括：
提供第一厚度的衬底晶片，其具有前表面和相对的后表面，并且其中前表面半导体设备已经形成在接近前表面的厚度的设备区域中；
形成包含第一导体并且从所述前表面延伸到所述设备区域中或通过所述设备区域但不通过所述衬底晶片的第一通孔；
从所述衬底晶片的所述后表面移除材料，以形成减少厚度的并且具有新暴露的后表面的变薄的衬底晶片；
形成从新暴露的后表面向内延伸的第二通孔，以便拦截所述第一导体中的多个第一导体；以及
在所述第二通孔中沉淀使得与所述第一导体中的所述多个第一导体电接触的传导性衬料，由此提供从所述前表面到新暴露的后表面的电或热连续性或者两者。
2.根据权利要求1所述的方法，还包括提供在所述设备区域中的一个或多个接触体与所述第一通孔中的一个或多个导体之间的电互连，由此将至少一个所述接触体电耦接到所述第二通孔的传导性衬料。
3.根据权利要求1所述的方法，其中，所述第一通孔具有第一宽度和第一深度，并且所述第二通孔具有第二宽度和第二深度，使得所述第二深度大于所述第一深度并且所述第二宽度大于所述第一宽度。
4.根据权利要求1所述的方法，其中，最终厚度为初始厚度的百分之5到50。
5.根据权利要求3所述的方法，其中，所述第一深度为1到30微米。
6.根据权利要求3所述的方法，其中，所述第一宽度为0.1到10微米。
7.根据权利要求1所述的方法，其中，所述第一通孔和第二通孔都具有在1到40的范围中的纵横比。
8.根据权利要求3所述的方法，其中，所述第一深度大于所述设备区域的厚度。
9.根据权利要求3所述的方法，其中，所述第一深度小于或等于最终厚度的百分之50。
10.一种用于提供直通衬底通孔(TSV)的方法，包括：
提供具有在其初始前侧和背侧之间的初始厚度的衬底；
在所述衬底中或上形成接近所述前侧并具有第一深度的电子设备区域；
蚀刻具有第一宽度和第二深度的多个前侧腔；
用第一导体填充所述前侧腔；
从所述衬底的初始背侧移除材料，以形成具有小于所述初始厚度的修改厚度的修改衬底，并且暴露其新的背侧；
蚀刻具有第二宽度和第三深度的背侧腔，由此暴露所述多个前侧腔中的所述第一导体；以及
在所述背侧腔中沉淀电耦接到所述前侧腔的所述第一导体的第二导体。
11.根据权利要求10所述的方法，其中，所述第一深度小于所述第二深度。
12.根据权利要求10所述的方法，其中，所述第二深度小于所述第三深度。
13.根据权利要求10所述的方法，其中，所述修改厚度处于为所述初始厚度的百分之5到50的范围中。
14.根据权利要求13所述的方法，其中，所述修改厚度处于为所述初始厚度的百分之5到35的范围中。
15.根据权利要求10所述的方法，其中，所述前侧腔具有在大于或等于1并且小于或等于40的范围中的纵横比。
16.根据权利要求15所述的方法，其中，所述前侧腔具有在大于或等于1并且小于或等于10的范围中的纵横比。
17.一种电子设备，包括：
具有前表面和后表面的衬底，所述衬底具有接近前表面的第一厚度的设备区域；
其中有第一导体的从所述前表面延伸到第一深度的多个第一通孔腔；以及
其中有第二导体的从后表面延伸到大于所述第一深度的第二深度并且具有重叠所述多个第一通孔腔的占用区域的第二通孔腔，其中所述第一和第二导体被电耦接。
18.根据权利要求17所述的设备，其中，所述第一深度超过第一厚度。
19.根据权利要求17所述的设备，其中，所述第一和第二通孔腔具有电介质衬垫。
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