TWI501350B - 通過基板穿孔 - Google Patents

通過基板穿孔 Download PDF

Info

Publication number
TWI501350B
TWI501350B TW099111861A TW99111861A TWI501350B TW I501350 B TWI501350 B TW I501350B TW 099111861 A TW099111861 A TW 099111861A TW 99111861 A TW99111861 A TW 99111861A TW I501350 B TWI501350 B TW I501350B
Authority
TW
Taiwan
Prior art keywords
substrate
depth
thickness
perforations
conductor
Prior art date
Application number
TW099111861A
Other languages
English (en)
Other versions
TW201106446A (en
Inventor
Paul W Sanders
Michael F Petras
Chandrasekaram Ramiah
Original Assignee
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Freescale Semiconductor Inc filed Critical Freescale Semiconductor Inc
Publication of TW201106446A publication Critical patent/TW201106446A/zh
Application granted granted Critical
Publication of TWI501350B publication Critical patent/TWI501350B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

通過基板穿孔
本發明大體上係關於半導體(SC)裝置及積體電路(IC)以及其等之製造方法，且更特定言之，係關於用於提供在包含晶圓、晶粒及/或IC之半導體上之通過基板穿孔(TSV)之若干結構及方法。
本申請案已在2009年4月16日向美國申請為專利申請案第12/425159號。
針對能夠在一更高頻率下操作並且處置漸增的電力量且具有更低單元成本之更複雜半導體(SC)裝置及電路之需求正持續增長。許多此等需要產生對半導體裝置及積體電路(IC)設計及製造技術之矛盾要求。舉例而言(且不旨在限制)，大多數SC裝置及IC係製造於基板晶圓中及/或基板晶圓上(通常但非總是單晶SC晶圓)，接著其等被切成(「單一化」)若干個別裝置或IC。可藉由使用更大晶圓來降低製造成本，因為在更大晶圓上同時可產生更多個別裝置及IC。然而，為避免不適當地晶圓斷裂，該晶圓厚度通常須隨著晶圓直徑的增加而增加。
若SC晶粒或IC僅有一表面可用於製造裝置及連接，則在現今結構及製造技術下可能無法實現所要的複雜程度。此外，隨著操作速度、電力處置及晶圓厚度的增加，自所得裝置或IC之有效熱移除變得越來越困難。因此，強烈期望提供在裝置或IC之前表面與後表面之間之導電及導熱連接並且期望在不危及製造期間之該等晶圓之機械穩健性之情況下，最小化該裝置及/或IC基板厚度。
已知的是將通過SC晶圓之導體填充穿孔用作為提供該晶圓及所得個別裝置及IC晶粒之前表面與後表面之間之電及熱連接之一方法。此等導體填充穿孔被稱為「通過基板穿孔」或「通過半導體穿孔」且縮寫為「TSV」。然而，針對成本經濟製造而期望使用更大直徑，且因此更厚晶圓，與同時提供用於電及/或熱耦合晶圓及所得晶粒之前表面與後表面之高導電TSV係矛盾的。晶圓越厚，就越難蝕刻該晶圓且越難用導體填充狹窄的TSV。然而，若將穿孔製成愈大，則愈大的晶圓及晶粒表面積須專用於此種穿孔。在先前技術中，愈厚的晶圓通常需要消耗愈大裝置及IC表面積之愈大面積TSV，因此降低該晶圓上之該裝置及IC的組裝密度並且增加裝置及IC的製造成本。為保持裝置面積組裝密度而設法使用大直徑薄晶圓，則降低該等晶圓的機械穩定性。已知的是在裝置及IC處理期間，薄晶圓愈容易斷裂，因此降低了製造良率並且增加已製成裝置及IC的成本。因而，需要經改良的SC裝置及IC結構與製造技術，其等可在無顯著危及製造期間之該等晶圓的機械穩定性之情況下提供用於正面至背面互連之最小面積TSV及用於有效熱移除之薄裝置或IC基板。
本發明將在下文中結合以下圖式予以描述，其中相同的數字表示相同的元件。
實際上，以下詳細描述僅為例示性且不旨在限制本發明或申請案及本發明之用途。此外，不存在藉由發明所屬之技術領域、先前技術，或以下詳細描述中呈現的任何表示或暗示理論來限制本發明之意圖。
為繪示之簡單及清楚起見，可省略繪示已知特徵及技術之構造，及描述以及細節之若干圖式以避免不必要地使本發明變得晦澀。此外，該等圖式中之元件無須按比例繪製。例如，在該等圖式中之一些元件或區域或層之尺寸可相對於其他元件或區域或層而放大以幫助改良本發明之實施例之瞭解。
在描述及申請專利範圍中之術語「第一」、「第二」、「第三」、「第四」及類似物(若有)可用於類似元件之間之識別並且不必用於描述一特定序列或時序順序。應瞭解在適當的環境下，如此使用之該等術語係可互換的使得本文中描述之本發明之實施例(例如)能夠以除了本文中繪示或描述的順序或配置外之順序或配置操作或製造。此外，術語「包括」、「包含」、「具有」及其中之任何變更旨在覆蓋非獨佔的內含物，使得包括一系列元件或步驟之一過程、方法、物件或設備不必受限於該等元件或步驟，而可包含此等過程、方法、物件或設備未清楚列出或非特有之其他元件或步驟。本文中使用的術語「耦合」被定義為直接或間接的電或非電連接。
如本文中使用的術語「半導體」旨在包含任何半導體(無論是單晶、多晶或非晶半導體)並且旨在包含類型IV半導體、非類型IV半導體、化合物半導體以及有機與無機半導體。此外，術語「基板」及「半導體基板」以及「晶圓」旨在包含(例如)單晶結構、多晶及非晶結構、薄膜結構、分層結構並且不旨在限制絕緣體上半導體(SOI)結構，及其等之組合。該術語「半導體」被縮寫為「SC」。術語「晶圓」及「基板」(單數或複數)旨在指相比於其等之橫向表面積為相對薄並且結合電子裝置之成批製造一起使用之支撐結構。此種晶圓及基板之非限制性實例包含：半導體晶圓、SOI晶圓，及主動及/或被動電子元件及/或裝置製造於其中或其上或結合此等裝置之製造一起使用之其他類型的支撐結構。如在SC裝置及積體電路(IC)之技術中通用般，術語「金屬」應經廣泛解釋以便包含任何形式的導體，並且術語「氧化物」亦應經廣泛解釋以便包含任何形式的絕緣介電質。此等導體之非限制性實例係摻雜半導體、半金屬、導電合金及其等之混合、組合等等。類似地，此種絕緣介電質可為有機或無機絕緣體。為方便解釋起見且不旨在限制，本文可針對矽半導體描述半導體裝置及製造方法，但熟習此項技術者應瞭解亦可使用其他半導體材料。
圖1至圖12係根據本發明之在製造的各個階段101至112期間之一通用SC裝置或IC晶圓之一簡化示意性橫截面圖，其等展示由每一製造階段101至112產生之結構201至212。常規為如下：藉由相同的參考數字表示可在製程期間改變大小、形狀及/或位置之各個共同區域或尺寸，其中初始區域、位置或值係由一純參考數字表示，例如，區域、位置或厚度20、21、22等等，並且最終或經改變的區域、位置或值係由增加有單撇號(')之一相同的參考數字或字母表示，例如，區域、位置或厚度20'、21'、22'等等，應瞭解無單撇號(')的參考數字或字母表示初始區域、位置或值，並且具有該單撇號之相同參考數字表示一後續或最終區域、位置或值。
現參考圖1之製造階段101，提供具有後或下表面22、上或前表面23及其等之間之初始厚度21之初始基板20(舉例而言為一半導體(SC))。基板20可為一均勻單晶半導體基板、包括不同摻雜類型或不同半導體材料或半導體與絕緣體之組合之層或區域之一化合物半導體基板。絕緣體上半導體(SOI)基板係有用半導體絕緣體組合之非限制性實例。矽係一有用SC材料之非限制性實例，但是亦可使用其他類型III、IV、V或VI SC材料及其等之組合，以及有機半導體。基板20具有其中之各個裝置區域261、262等等、鄰近上表面23，統稱為裝置區域26。因為基板20中或上包含的電子元件或裝置的類型對所繪示的實施例係不重要的，所以在裝置區域26中可提供任何類型的電子元件或裝置，儘管其等可受益於前表面至後表面連接(例如，經由TVS)及本文中描述之由薄化基板晶圓或晶粒提供之降低熱阻抗。裝置區域26從基板20之前表面23延伸至深度或厚度27。
在多數情形下，期望在製造步驟101之前已完成與形成區域26中之各個電子元件及/或裝置相關聯之高溫步驟。此等高溫處理步驟在此項技術中係已知的。此等高溫步驟的非限制性實例係用於形成下列一或多者之該等高溫步驟：源極、汲極、通道、射極、基極、集極、汲集器(sinker)、介電絕緣壁及層、埋入式導電及非導電層、一些鈍化層、高摻雜接觸區域，及其他裝置元件。假定在製造步驟101之前，繪示性摻雜接觸區域58、59已提供於裝置區域261、262中。區域58、59旨在表示呈現於裝置區域26中之一或多個接觸區域且不旨在限制。在多數情形下，區域26中之若干裝置元件及裝置及接觸區域之間之互連尚未形成，儘管有些可在製造步驟101之前形成，並且有些可(例如且不旨在限制)結合製造步驟104至106隨後形成。任一配置係有用的。
基板或晶圓20之表面23通常覆蓋有厚度241之介電鈍化層24，其係經採用以形成位於裝置區域26中之各個主動及/或被動元件之各個處理步驟之一結果。術語「晶圓」係用於指相比於其等之橫向大小為薄之基板，而不旨在暗示一「晶圓」必須為一SC晶圓，但也不排除使用一SC晶圓。然而，為方便描述起見，下文中假定基板20係一SC晶圓，但此不旨在限制。熟習此項技術者應瞭解基板20可具有上述材料的任何形式及組合以及其他材料形式及組合。期望介電層24為具有與SC表面23接觸之部分242之一雙層，其通常針對與表面23之相容性來選擇(例如)以便最小化非所要的表面狀態。針對用作為製程之隨後階段期間之一適宜的蝕刻及/或拋光停止之能力，合意地選擇部分243。氧化矽係部分242之一適宜材料，並且氮化矽係部分243之一適宜材料，但是在其他實施例中，可對層24提供一單一材料(如，氧化矽或其他介電質)。亦可使用其他鈍化及蝕刻或拋光停止材料。即使在隨後製造階段中將提供TSV，基板或晶圓20之初始厚度21可如用以確保晶圓處理期間之機械穩健性所需般大，因為藉由所繪示的實施例可避免與在厚晶圓中提供小面積、高縱橫比穿孔相關聯之嚴重製造問題。此促進有效率地製造，因為隨著晶圓直徑的增加，單位成本大體上降低了，其(反過來)大體上意謂使用更厚基板或晶圓。
一穿孔之縱橫比(AR)通常被定義為穿孔深度(或長度)除以穿孔寬度(例如，直徑)，即穿孔AR=d/w，其中d係垂直於表面23之穿孔深度，並且w係平行於表面23之穿孔寬度(或一圓形穿孔之直徑)。穿孔可具有垂直於表面23觀看之任何橫截面形狀，例如(且不旨在限制)圓形、橢圓形、多邊形、矩形或環形(例如，一溝渠)，及其他形狀。基板初始厚度21大體上取決於基板20之直徑，直徑越大，提供製造期間之有利機械穩定性所需之初始厚度21越大。作為實例且不旨在限制，對於~200毫米直徑之矽晶圓，初始厚度21可在約600微米至700微米之範圍內，並且對於~300毫米直徑之矽晶圓，初始厚度21可在約700微米至800微米之範圍內，但是亦可使用其他直徑及更厚或更薄之晶圓。本發明之實施例允許穿孔寬度w及縱橫比(A/R=d/w)大體上獨立於初始晶圓厚度而選擇，而同時保留製造期間之穩健的晶圓機械強度，並且使在完成製造的同時獲致薄製成裝置及IC成為可能，使得熱提取及至其中之裝置之電耦合及/或兩者被促進。
在圖1之製造階段101中，將具有開口29之遮罩層28提供於介電層24之表面25上。光阻係遮罩層28之一合適材料之一實例，儘管亦可使用其他軟及硬的遮罩材料。在遮罩層28中提供具有(在此實例中)橫向寬度32之開口29。孔穴30係使用具有開口29之遮罩層28蝕刻通過介電層24而至表面23之下之基板20中之深度31。孔穴30亦被稱為盲穿孔30，以及當使用一導體填充並且耦合至延伸至該基板之後表面之其他導電穿孔時，最終被稱為穿孔30。各向異性蝕刻最適用於形成孔穴30。在將矽用於基板20之情況下，使用SF6 之反應性離子蝕刻(RIE)最適用於形成孔穴30。然而亦可使用其他蝕刻劑或材料移除技術。產生結構201。
在製造階段101及所得結構201之實例中，深度31之四個孔穴(例如，盲穿孔)30形成於基板20中，但此僅作為實例且不旨在限制。同時可形成在裝置區域26內或附近的各個位置隔開之任意數量孔穴30(及最終穿孔)。一般言之，最終穿孔30之橫向寬度將對應於遮罩開口29及孔穴30之橫向寬度32且為方便描述起見，下文中的參考數字32旨在亦指最終穿孔30之橫向寬度。期望寬度32與深度31一致而為儘可能的小，即孔穴及穿孔30具有可在製造中容易地實現之一縱橫比。已發現的是具有有用地在約0.1微米至10微米、更適宜約0.5微米至5微米且較佳約1微米至2微米範圍內之寬度32(例如「w」)及有用地在約1微米至30微米、更適宜約5微米至20微米且較佳約10微米至15微米範圍內之深度31(例如「d」)的穿孔可容易地實現且可容易地使用摻雜半導體及/或合金或此等材料之混合之高導電材料(典型地金屬)填充。期望孔穴30之深度31超出裝置區域26之深度27，尤其係在孔穴30與裝置區域26中之電晶體或其他元件緊密間隔之情況下，但是在其他實施例中，取決於相對於裝置區域26內之電晶體或其他元件之孔穴30的橫向位置，及相對於孔穴30中最終提供的導體之其等所期望的操作電位，深度31可比裝置區域26淺。如本文中使用之關於用於填充或為各個穿孔(例如，穿孔30)及類似物加襯裡之材料之術語「高導電」旨在包含其之電阻率小於或約等於0.1歐姆每釐米之材料。此種高導電材料之非限制性實例係鎢、銅、矽化鎢、摻雜半導體(例如，多晶矽)，以及此等及其他高導電材料之各種混合及/或組合。以上論述提供具有有用地在約1AR30 40範圍內、更適宜在約1AR30 10範圍內且較佳在約1AR30 5範圍內之縱橫比(AR30 )之導體填充穿孔30(及最終穿孔30)，儘管亦可使用更大或更小的縱橫比。應注意，可大體上獨立於基板20之初始厚度21來選擇孔穴(及最終穿孔)30之寬度及縱橫比。因此，即使孔穴及最終穿孔30係狹窄的且佔用較小表面積，晶圓或基板20可相對厚(例如，孔穴深度31的數倍)且因此穩健以便最小化在形成裝置區域26及相關聯穿孔30中之主動及/或被動元件所需之多數處理步驟期間之晶圓斷裂。因為自晶圓或基板20的正面23提供穿孔30，所以其等穿孔30亦係稱為「正面穿孔」30。
在圖2之製造階段102中，包括一或多個高導電材料(舉例而言，諸如以上所述之該等材料)之厚度35之層34被應用於介電層24之表面25以便使用導體36來填充孔穴30。厚度35期望至少等於寬度32的一半以便確保導體36填充孔穴30。在一較佳實施例中，使用藉由化學氣相沈積(CVD)沈積之鎢，但是亦可藉由CVD、電鍍、其等之組合及/或此項技術中已知的其他方法來提供其他高導電材料。產生結構202。在一些實施例中，在CVD沈積之前，將一鎢或鈦或其他晶種材料薄襯裡或層沈積(例如，藉由濺鍍或真空蒸鍍)於孔穴30中。在更進一步實施例中，在形成孔穴30中之導體36之前，可提供一絕緣襯裡或層(未展示於圖2至圖12中)以便將孔穴30中的導體36與基板20電絕緣。用於提供孔穴中之介電襯裡之程序係結合圖13至圖24來描述，並且相同的程序大體上可用於提供穿孔30中之介電襯裡。
在圖3之製造階段103中，圖2之結構202遭受一蝕刻或拋光處理以在留下孔穴30中之導體36的同時，移除位於表面25之上之層34之多餘部分37。此在此項技術中通常被稱為「平坦化」。化學機械拋光(CMP)係用於移除導體層34之部分37的較佳方法，但是亦可使用其他移除技術。該CMP處理的確切特性將取決於導體層34的材料選擇。當將鎢使用於層34時，將過氧化氫用作為蝕刻劑之CMP適用於移除多餘部分37，但是亦可使用其他的蝕刻劑及蝕刻劑研磨液混合物。CMP在此項技術中係已知的。氮化矽層243提供一適宜的CMP蝕刻停止。產生結構203。
現參考圖4之製造階段104，在製造階段103中之平坦化之後，接觸開口期望係蝕刻通過介電層24而至裝置區域261、262中之繪示性接觸區域58、59，並且厚度601之導體(例如，「第一金屬」)層60被提供於表面25上，建立至通孔穴30中之導體36以及繪示性接觸區域58、59之電接觸。產生結構204。在圖5之製造階段105中，使用習知的互連遮罩及蝕刻，以標繪層60中之耦合至穿孔30之一或多者中之導體36之互連。例如，自接觸58至最左邊的穿孔301中之導體36提供互連61，接觸59至最右邊的穿孔302中之導體36提供互連62，並且自位於(例如)圖5之平面之後之其他接觸區域至中心穿孔303中之導體36提供互連63。熟習此項技術者應瞭解互連61、62、63僅係繪示性且不旨在限制，並且可提供從區域26內之任何元件及/或裝置至定位於製造於晶圓基板20上之個別IC之各個部分中之各個穿孔30中之導體36之一或更多或多者之互連。為清楚起見，在圖5及下文中，導體36與互連61、62、63接合之介面已經省略，以強調自基板20之前表面23上之例示性接觸區域58、59至基板20之穿孔30中的導體36而提供相對高導電連續性之結果。產生結構205。在圖6之製造階段106中，可使用此項技術中已知的方法提供(但是在其他實施例中可省略)具有嵌入於其中之進一步導體及/或互連層65(藉由虛線示意性地表示)之介電層64。取決於實施將裝置或IC形成於基板20上所需之導體及/或互連層的數量，導體或互連層65通常被稱為「金屬2」、「金屬3」等等。一些此等進一步導體及/或互連層可具有曝露之部分(圖中未展示)，並且其他導體及/或互連層可能沒有曝露之部分，互連層的確切組態及數量取決於正產生之特定裝置及/或電路功能。產生結構206。
現參考圖7之製造階段107，展示經翻轉使得初始厚度為21之初始基板20之後表面22面向上且係曝露之基板20。期望在製造階段107(及108至111)期間，藉由層24之表面25或層64之表面66將基板20安裝於支撐載體50上。此可藉由(例如且不旨在限制)雙面膠帶或黏合劑52來實現，但是亦可使用此項技術中已知的其他安裝技術及材料。支撐載體50的用途係在後續晶圓薄化、蝕刻及其他通用低溫操作期間提供對晶圓基板20、20'的機械支撐。因為基板20被薄化，所以基板變得更脆且支撐載體50在最小化斷裂方面係有用的。然而，在其他實施例中，當關注處置晶圓20、20'時，可能忽略支撐載體50。在製造階段107中，初始厚度21之初始基板20係藉由用以移除鄰近初始晶圓20之初始表面22之厚度21"之部分22"之任何期望的方法予以薄化，藉此建立期望最終厚度21'之薄化晶圓或基板20'之新表面22'。作為實例且不旨在限制，期望基板20'之厚度21'係在約50微米至300微米、更適宜約50微米至200微米且較佳約50微米至150微米或更少之範圍內。換言之，期望移除初始晶圓厚度21之約50%至95%、更適宜約65%至95%，且較佳約85%至95%。又換言之，期望最終晶圓厚度21'為初始晶圓厚度21之約5%至50%、更適宜為初始晶圓厚度21之約5%至35%且較佳為5%至15%。因此，後續或最終晶圓或基板20'的最終厚度21'係初始晶圓或基板20之初始厚度21之一相對小部分。產生結構207。
在圖8之製造階段108中，將具有寬度42之開口39之遮罩層38提供於薄化晶圓或基板20'之新曝露後表面或背面22'上。光阻係遮罩層38之一適宜材料，但亦可使用其他硬及/或軟遮罩層。此等遮罩層或材料在此項技術中係已知的。背面遮罩開口39具有橫向大小及位置以便上覆於使用導體36填充之一或多個正面孔穴或穿孔30。為促進此對準，開口39之寬度42可經選擇以便大體上大於正面穿孔30之寬度32，因為其不必定位於基板20'之由裝置26佔用的區域中，但是，較佳地位於區域26以外(其中所佔用面積不寶貴)。在較佳實施例中，寬度42係製成足夠大以合意地包圍或重疊正面穿孔30及合意地包圍或重疊若干緊密聚集的正面穿孔30之一或多者。取決於意欲由特定背面孔穴40接觸之穿孔30的數量及大小以及基板20'之厚度21'來選擇各種背面孔穴40之橫向尺寸或寬度42。若背面孔穴40意欲重疊若干正面穿孔30或若正面穿孔30為愈大，則尺寸42為愈大。類似地，若背面孔穴40意欲重疊愈少的正面穿孔30或若正面穿孔30為愈小，則尺寸42為愈小。此被稱為孔穴重疊或佔位面積。孔穴40(及最終穿孔40)合意地具有足夠大以橫向包圍一或多個正面孔穴30及其中之(該等)導體36之一佔位面積。孔穴40之縱橫比(例如，AR40 )取決於孔穴40之佔位面積及基板20'之厚度21'，且有用地係在約0.1AR40 40之範圍內、適宜在約0.1AR40 10之範圍內且較佳在0.1AR40 5範圍內。在本文描述的薄化晶圓20'中可容易地製造具有在此等範圍內之縱橫比的孔穴40。作為實例且不旨在限制，背面穿孔40之寬度42有用地在約1微米至100微米、更適宜在約10微米至75微米且較佳在約25微米至50微米範圍內，但是取決於意欲背面穿孔佔位面積及最終晶圓厚度21'內之正面穿孔的數量，可形成更狹窄或更寬的背面穿孔，以便仍使用諸如上述之該等容易製造的縱橫比來操作。
在圖8之製造階段108中，在基板20'中使用具有(若干)開口39之遮罩層38蝕刻深度41及寬度42之孔穴40。在該圖式中僅展示一開口39及孔穴40，但是應瞭解，任何數量的此等開口及孔穴可提供於基板20'的不同區域中，並且其等之佔位面積包圍初始孔穴30之各種孔穴40之任一者可接觸任何數量的初始孔穴30。例如且不旨在限制，一第一孔穴40之佔位面積可僅交叉或重疊一正面穿孔30，而一第二孔穴40具有交叉或重疊一群組之N個正面穿孔30(N=1、2、3…等等)之一佔位面積，及一第三孔穴40具有交叉或重疊一又不同群組之M個正面穿孔30(M=1、2、3…等等)之一佔位面積等等，其中N及M可具有任何整數值。因此，熟習此項技術者應瞭解，相對於正面穿孔30之背面孔穴40的數量、大小及位置取決於電路設計者對提供正設計及製造之晶粒或晶圓的不同部分中之各個正面至背面連接之需求。
用於形成孔穴40的蝕刻化學將取決於基板20'的材料。當基板晶圓20'的材料為矽時，則蝕刻化學較佳係諸如已結合正面孔穴及穿孔30之形成予以描述之反應性離子蝕刻(RIE)，但是亦可使用其他的孔穴形成方法。用於形成孔穴40之反應性離子蝕刻(RIE)之一優點係可在蝕刻(較佳自蝕刻室之下游)期間分析蝕刻室氣體，以偵測來自正面穿孔30之導體36之原子或粒子的存在。當偵測到此種導體原子或離子時，此表明出孔穴40已穿透至足夠曝露存在於定位於各個孔穴40之橫向覆蓋內之穿孔30中的導體36之深度41，其係孔穴40所期望的目標。取決於在製造階段107之晶圓薄化操作之後之整體晶圓厚度21'中之任何不均勻性，可期望導體36之原子或離子之初始偵測後之一有限持續時間過蝕刻，以便提供在晶圓基板20'的不同部分中之孔穴40已穿透跨晶圓基板20'之大體上各處之所有其等之對應目標穿孔30之保證。所需的過蝕刻量將取決於正使用的蝕刻化學及工具並且可藉由一有限的簡單定時實驗運轉系列而容易地判定。此等測試係在一般技術者的常規能力範圍內。已發現的是可使用習知、現今的處理技術容易地將晶圓厚度的均勻性保留於1微米至2微米內或更小，使得該過蝕刻通常不必穿透至與孔穴30相關聯之裝置區域26中。產生結構208，其中穿孔30中的導體36係曝露於孔穴40之底部中。應瞭解，取決於一特定穿孔40之佔位面積所重疊的穿孔30的數量，一些孔穴40可曝露一單一穿孔30之導體36，並且其他穿孔40將曝露多個穿孔30之導體36。圖8之結構208繪示其中一單一背面孔穴40重疊且連接其之各者填充有導體36之四個正面穿孔30之狀況。
現參考圖9之製造階段109，移除遮罩層38，並且包括一或多種高導電材料(諸如以上所述之材料)之厚度45之層44被應用於基板20'的表面22'上，以便使用導體46為孔穴40加襯裡。厚度45應足以提供至基板20'的後表面22'上之層44之部分47之穿孔30中之導體36之間之期望的導電及/或導熱路徑。作為實例且不旨在限制，厚度45有用地係在約0.1至25微米範圍內、更適宜在約0.5微米至15微米範圍內且較佳在約1微米至10微米範圍內，但是取決於特定設計目標，亦可使用更厚及更薄層。在一較佳實施例中，藉由電鍍沈積之銅被用於層44，但是亦可藉由(電)鍍、化學氣相沈積(CVD)、其等之組合及/或此項技術中已知的其他方法來提供其他導電材料。在一些實施例中，在形成導體46之前，使用此項技術中已知的方法將鎢或鈦或其他晶種材料之一黏著促進襯裡或層沈積至孔穴40中。在更進一步實施例中，可在形成導體46之前提供一絕緣襯裡或層(圖9至圖12中未展示)以便使孔穴40中之導體46大體上與基板20'電絕緣(例如，見圖13至24)。產生結構209。除了移除支撐載體50，已準備使用結構209。然而，例如且不旨在限制，如圖10至圖12中所繪示，可於其他實施例中提供進一步製造階段。
在圖10之製造階段110中，厚度801之材料80可沈積於基板20'之後表面22'上之層44之部分47之上及孔穴40中以便使用材料82(典型地一介電質)填充孔穴40。聚醯亞胺、BCB及聚對二甲苯基係用於填充孔穴40之合適介電材料之非限制性實施例，但是亦可使用其他的導電或非導電材料。BCB係雙苯並環丁烯之一縮寫，其係(例如)購自Dow Chemical或Midland MI。厚度801經選擇以便確保孔穴40大體上由材料82填充。產生結構210。在圖11之製造階段111中，平坦化圖10之結構110。該平坦化方法將取決於材料80之選擇並且係在熟習此項技術者的能力範圍內。結構211導致填充有82之孔穴40及移除材料80之剩餘物。在圖12之製造階段112中，使用此項技術中已知的方法(其取決於黏著劑52之選擇)使晶圓基板20'與圖11之支撐載體50分離。在一較佳實施例中，接著基板晶圓20'經倒轉並且(例如)藉由表面48而附著至一載膜(圖中未展示)用以單一化及進一步後端操作，但是亦可使用用於此等操作之處置基板20'之其他方法。「單一化」係將一晶圓切成或鋸成或解離成個別電晶體或積體電路晶粒，使得其等可組裝成各個裝置封裝或模組或可安裝於各種類型的保護或整合式結構。此等通常被稱為「組裝」或「後端」操作且在此項技術中係已知的。介電質82可增加基板20'的強度以在後續的單一化及晶粒接合及/或附著操作期間促進處置，並且可增加前表面穿孔30與隨後提供與層44之部分47之表面48及介電質82接觸之無論散熱片或電極之間之導電性及/或導熱性(圖中未展示)。在其他實施例中，基板20'可全部保留，即不經單一化。任一配置係有用的。
應注意，結合圖9及圖12提供相對高導電性的通過基板穿孔(TSV)之目標已完成。亦應注意，初始、穩健的晶圓厚度21係通過形成構成所要之裝置或IC之主動及/或被動元件(例如，源極、汲極、通道、射極、基極、集極、埋入層、摻雜接觸區域、介電絕緣層或壁或區域、鈍化層等等)所需之大體上所有的高溫及裝置形成遮罩及摻雜操作得以保持，並且該晶圓薄化被延遲至隨後的製造階段，其中可利用不必耐受高溫操作之一支撐載體，以最小化製程之此部分期間之晶圓斷裂。亦應注意，藉由提供僅穿透其中晶圓及晶粒面積係寶貴的之裝置區域26而非穿透整個基板晶圓或晶粒(其要求TSV為更寬以便仍具有可作業的縱橫比)之狹窄TSV 30，及將更深穿透穿孔40放置於裝置區域26之下(其中基板晶圓或晶粒面積不係很寶貴且其中穿孔40可為更寬(例如，(寬度)40 ~25*(寬度)30 或更多)，同時仍具有可作業的縱橫比)，可在整個製程中保持此等可作業的縱橫比。因此，避免了在重要且尤其高溫製造步驟期間保持穩健晶圓而不被極其難獲致之穿孔縱橫比所困擾之先前技術問題。
圖13至圖16係根據本發明之進一步實施例之增加至圖1至圖8之製程且在一些實施例中亦增加至圖10至圖12之製造階段113至116(其中期望使用一絕緣層給一些穿孔加襯裡)之簡化示意性橫截面圖。在提供圖8之製造階段108中之遮罩38之前或之後，將厚度531之絕緣層53合意地提供於基板20'之表面22'上。在提供圖8之製造階段108中之遮罩38前為較佳。厚度531有用地在約10奈米至1000奈米範圍內、適宜在約50奈米至500奈米範圍內且較佳在約100奈米至300奈米範圍內，然而亦可使用更薄或更厚層。圖8之遮罩38之開口39係用於蝕刻通過開口39中的層53。圖13之製造階段113係得自圖8之製造階段108。在圖13之製造階段113中，在形成寬度42'之孔穴40'(類似於先前描述的寬度42之孔穴40)之後移除圖8中展示的遮罩38，且厚度541之絕緣介電層54係沈積於層53上及穿孔孔穴40'中，使得介電層部分56、57為穿孔孔穴40'之側面及底部加襯裡。當層54係藉由(例如)蒸鍍、濺鍍或化學氣相沈積(CVD)或類似方法沈積時，則厚度541有用地係在約1奈米至1000奈米範圍內、適宜在約5奈米至500奈米範圍內且較佳在約100奈米至300奈米範圍內，儘管亦可使用更薄或更厚層。若使用旋轉式塗佈法或噴射式塗佈法，則厚度541有用地係在約0.1微米至25微米範圍內、更適宜在約1微米至15微米範圍內且較佳在約1微米至10微米範圍內。使用旋轉式塗佈法或噴射式塗佈法類別的材料包含光學可界定介電質諸如光阻或BCB，且其等係適宜的，因為可使用微影蝕刻技術自孔穴或穿孔40'移除該介電質。亦期望層53及層54係化學相異的使得層54可在不顯著腐蝕層53的情形下被蝕刻或移除，但是在其他實施例中，層53及層54可由相同的材料構成或可省略層53。對於層53及層54，氧化矽、氮化矽或氮氧化矽之一組合較佳，但是亦可將其他介電材料用於此等層。產生結構213。在圖14之製造階段114中，合意地使用各向異性蝕刻或其他各向異性溶解或移除程序來移除位於介電層53之上及穿孔40'底部之層54的部分57，保留穿孔40'側壁上之介電部分56。產生結構214。在圖15之製造階段115中，厚度45之導電層44被沈積於層53上並且保留層54之部分56，以便給孔穴40'加襯裡並且與正面穿孔30底部中之導體36的曝露端接觸且具有延伸於基板20'之背面22'上之層53上之部分47。結構215類似於圖9之結構209及圖11之結構211，惟導體區域46、47大體上與基板20'絕緣除外。圖15之製造階段115中亦展示的是孔穴40'中的材料82，類似於圖11之孔穴40中的材料82，其之論述以引用的方式併入本文中。產生結構215。圖16之製造階段116類似於圖12之製造階段112，其之論述在此處大體上亦係適用的。產生結構216，其中正面穿孔30中的導體36經由與基板20'大體上電絕緣(儘管在孔穴40'的底部中及經由正面穿孔30中之導體36可能出現導體層44與基板20'之間之一些最小接觸)之側壁導體區域46而電(及熱)耦合於背面導體層44之部分47。
圖17至圖26係根據本發明之更進一步實施例之製造階段117至126之簡化示意性橫截面圖，製造階段117至126大體上類似於圖1至圖16中繪示的製造階段，但其中期望使用一或多個絕緣層為所有的穿孔加襯裡。圖17之製造階段117大體上類似於圖1之製造階段101，其中類似於遮罩28之遮罩28'被應用於表面25，在該遮罩28'中具有類似於寬度32之開口29的寬度32'之開口29'。在基板20中使用已結合製造階段101予以描述之程序蝕刻類似於深度31之孔穴30的深度31'之孔穴30'，並且圖1之製造階段101的論述係以引用的方式併入本文中。產生結構217。為方便繪示起見，圖17之結構217僅展示兩個寬度32'之孔穴30'，但是可提供任何數量的孔穴。在圖18之製造階段118中，移除遮罩28'並且將厚度671之介電層67沈積或形成於表面25上及孔穴30'中。層67之部分672上覆於表面25，並且部分673為孔穴30'的側壁加襯裡而保留孔穴30'的中心部分674為空。產生結構218。在圖19之製造階段119中，將各向異性蝕刻或其他各向異性溶解或移除方法應用於結構218以便移除結構218之層67之部分672，但是在其他實施例中，可適當地保留部分672。產生結構219，為方便描述起見，假定已經移除部份672，因此在孔穴30'中保留介電側壁部分673與孔穴30'中之空中心部分674。在圖20之製造階段120中，結構219之空中心部分674係使用高導電材料36'來填充且平坦化，類似於圖3之製造階段103之孔穴30中的導體36，其之論述在此處大體上亦係適用的。產生結構220。在圖21之製造階段121中，接觸件58、59係藉由表面25上之導體61、62而耦合至穿孔孔穴30'中之導體36'(如已結合圖5之導體61、62之先前描述)，該論述在此處大體上亦係適用的。亦可提供具有由虛線65示意性地表示之進一步互連層(例如，金屬2、金屬3等等)之介電層64，其類似於結合圖6予以描述之介電層，該論述在此處大體上亦係適用的。產生結構221。然而，在其他實施例中可省略介電層64及進一步互連層65。
現參考圖22之製造階段122，如已結合圖7之先前描述翻轉圖21之結構221並且將其安裝於支撐結構50上。執行結合圖7之製造階段107予以描述之薄化操作以便產生具有新的曝露後表面22'之厚度21'之基板20'。將厚度531'之介電層53'合意地應用於基板20'之後表面22'上，但是在其他實施例中可省略。應用類似於遮罩層38的遮罩層38'並且在類似於圖8之寬度42之背面孔穴40的寬度42'之背面孔穴40'所期望的位置中提供開口39'。使用遮罩38'中的開口39'將寬度42'之孔穴40'蝕刻至深度41'。類似於圖7至圖8之製造階段107至108之論述在此處大體上亦係適用的。期望深度41'為諸如延伸稍微超出正面孔穴30'之底部中之導體36'之曝露端之深度。產生結構222。在圖23之製造階段123中，沈積厚度541'之介電層54'以便具有為孔穴40'加襯裡之部分56'及表面22'上之部分57'。可期望層54'的厚度541'為使得側壁部分56'延伸至正面孔穴30'之介電側壁部分673之厚度。氧化矽、氮化矽或其等之組合係用於層54'之一合適介電質之一實例，但是亦可使用包含有機介電材料之其他介電材料。產生結構223。在圖24之製造階段124中，將各向異性蝕刻或其他各向異性移除方法用於移除層54'之部分57'並且曝露孔穴40'中之正面穿孔30'之導體36'末端，同時適當地保留介電側壁部分56'。該各向異性蝕刻或其他移除方法將取決於使用者對層54'材料的特定選擇。各向異性蝕刻或各介電材料之移除在此項技術中係已知的。產生結構224。在圖25之製造階段125中，在孔穴40'中提供類似於圖9之導體47的導體47'，其具有介電襯裡56'上並且與正面孔穴30'中之導體36'的曝露端接觸之部分46'。藉由側壁部分56'、孔穴40'周圍之層53'之一部分以及與鄰近背面孔穴40'的內部端之側壁介電部分56'連通之正面孔穴30'中的介電部分673而使導體47'與基板20'絕緣。根據設計者的要求，在又進一步實施例中可提供遍佈基板20'的部分22'之導體部分47"，但在其他實施例中可省略。產生結構225。在類似於圖12之製造階段112之圖26之製造階段126中，自載體50移除基板20'並且將基板20'翻轉以便為單一化、晶粒附著及/或任何其他可所要的後端處理作準備。產生結構226。圖1至圖12之類似製造階段101至112之論述在此處大體上亦係適用的。在圖26之結構226之特定情形下，省略了使用材料82(見圖10至圖12)填充孔穴40'，但此僅係為避免圖式變得混亂並且根據設計者的要求及後端製程可包含或省略材料82。
因此，藉由提供相對高導電性的通過基板穿孔(TSV)提供另一配置。亦應注意，初始穩健的晶圓厚度21大體上係通過形成構成區域26中之所要之裝置或IC之主動及/或被動元件(例如，源極、汲極、通道、射極、基極、集極、埋入層、摻雜接觸區域、介電絕緣層或壁或區域、鈍化層等等)所需之遮罩及高溫裝置形成操作而得以保持，並且該晶圓薄化被延遲至幾乎最後的製造階段，其中可利用不必耐受高溫操作之一支撐載體，以最小化製程之此部分期間之晶圓斷裂。亦應注意，藉由提供僅穿透其中晶圓及晶粒面積係寶貴的之裝置區域26而非穿透整個基板晶圓或晶粒(其要求TSV為更寬以便仍然具有可作業的縱橫比)之狹窄TSV 30、30'，及將更深穿透穿孔40、40'放置於裝置區域26之下(其中基板晶圓或晶粒面積不係很寶貴且其中穿孔40、40'可為更寬，同時仍具有可作業的縱橫比)，可在整個製程中保持此等縱橫比。因此，避免了在製造期間保持穩健晶圓而不被極其難獲致之穿孔縱橫比所困擾之先前技術問題。
應注意正面穿孔30、30'可係狹窄且淺，通常僅係足夠深以穿透裝置區域26且足夠狹窄以節約寶貴的晶片面積(chip real estate)，而背面穿孔40、40'穿透通過已製成晶圓20'之大部分，並且正面穿孔及背面穿孔兩者皆具有可容易實現的縱橫比。例如，正面穿孔及背面穿孔兩者之縱橫比皆可有用地在0.1AR30&40 40範圍內、更適宜在約0.1AR30&40 10範圍內且較佳在約0.1AR30&40 5範圍內，該等縱橫比甚至在基板最厚的部分中可容易地製造。換言之，正面穿孔30、30'僅需為約0.1微米至10微米寬及1微米至30微米深，藉此節約寶貴的正面電路面積，而背面穿孔40、40'可在約5微米至5000微米寬之範圍內且以大體上類似地縱橫比穿透通過基板之50微米至300微米或更多微米。換言之，正面穿孔30、30'之深度31、31'有用地可小於或約等於薄化基板厚度21'之50%、更適宜小於或約等於薄化基板厚度21'之25%且較佳為薄化基板厚度21'之約10%或更小，而背面穿孔有用地可在薄化基板厚度21'之約50%至99%範圍內、更適宜在薄化基板厚度21'之約75%至99%範圍內且較佳在薄化基板厚度21'之約90%至99%範圍內。能夠在不佔用寶貴的正面裝置面積(主動裝置定位處)之情況下將背面穿孔製成大體上更寬，將允許其等之縱橫比保持在適宜的製造容限範圍內(即使在足夠穩健以減輕製造損耗之基板之情況下)。因此，可以電路或晶片面積中之最小成本實現正面至背面電及/或熱連續性且該正面至背面電及/或熱連續性仍可容易地製造。
根據一第一實施例，提供一種用於形成通過基板穿孔(TSV)連接的方法，其包括：提供具有一前表面(23)及一相對後表面(22)之第一厚度(21)之一基板晶圓(20)，並且其中前表面(23)半導體裝置已形成於鄰近該前表面(23)之厚度(27)之一裝置區域(26)中；形成包含一第一導體(36、36')且自該前表面(23)延伸至或通過該裝置區域(26)而不通過該基板晶圓(20)之第一穿孔(30、30)；自該基板晶圓(20)之該後表面(22)移除材料以形成一減小厚度(21')並且具有一新的曝露後表面(22')之一薄化基板晶圓(20')；形成自該新的曝露後表面(22')向內延伸以截取一或多個第一導體(36、36')之第二穿孔(40、40')；及在該等第二穿孔中沈積與該一或多個第一導體(36、36')電接觸之一導電襯裡(46、46')，藉此提供從該前表面(23)自該新的曝露後表面(22')之電或熱連續性或電及熱連續性兩者。根據一進一步實施例，該方法進一步包括提供該裝置區域(26)中之一或多個接觸件(58、59)與該等第一穿孔(30、30')中之一或多個導體(36、36')之間之電互連，藉此使該等接觸件(58、59)之至少一者電耦合至該等第二穿孔(40、40')之一者之該導電襯裡(46、46')。在一更進一步實施例中，該等第一穿孔(30、30')具有一第一寬度(32、32')及一第一深度(31、31')，並且該等第二穿孔(40、40')具有一第二寬度(42、42')及一第二深度(41、41')，使得該第二深度(41、41')大於該第一深度(31、31')，並且該第二寬度(42、42')大於該第一寬度(32、32')。在一又進一步實施例中，最終厚度(21')為該初始厚度(21)之約5%至50%。在一更又進一步實施例中，該第一深度為約1微米至30微米。在一又更進一步實施例中，該第一寬度為約0.1微米至10微米。在另一實施例中，該等第一穿孔及該等第二穿孔兩者具有在約1至40範圍內之縱橫比。在一更另一實施例中，該第一深度(31、31')大於該裝置區域(26)的厚度(27)。在一又另一實施例中，該第一深度(31、31')小於或約等於該最終厚度(21')之50%。
根據一第二實施例，提供一種用於提供通過基板穿孔(TSV)的方法，其包括：提供具有在其中之一初始背面(22)與一正面(23)之間之一初始厚度(21)之一基板(20)；在該基板中或上形成鄰近該正面(23)且具有一第一深度(27)之一電子裝置區域(26)；蝕刻一第一寬度(32、32')及一第二深度(31、31')之一或多個正面孔穴(30、30')；使用一第一導體(36、36')填充該等正面孔穴(30、30')；自該基板(20)之該初始背面(22)移除材料以形成具有小於該初始厚度(21)之一經修改厚度(21')之一經修改之基板(20')並且曝露其中之一新的背面(22')；蝕刻一第二寬度(42、42')及一第三深度(41、41')之一或多個背面孔穴(40、40')，因此曝露該等正面孔穴(30、30')之一或多者中之該等導體(36、36')之一或多者；及在該一或多個背面孔穴(40、40')中沈積電耦合至該等正面孔穴(30、30')之該等第一導體(36、36')之一或多者之一第二導體。根據一進一步實施例，該第一深度小於該第二深度。根據一更進一步實施例，該第二深度小於該第三深度。根據一又進一步實施例，該最終厚度(21')係在初始厚度(21)的約5%至50%範圍內。根據一更又進一步實施例，該最終厚度(21')係在初始厚度(21)的約5%至35%範圍內。根據一又更進一步實施例，該等正面孔穴(30)具有在約1AR30 40範圍內之一縱橫比(AR30 )。根據另一實施例，該等正面孔穴(30)具有在約1AR30 10範圍內之一縱橫比(AR30 )。根據一更另一實施例，該方法包括提供該等第一穿孔(30、30')或第二穿孔(40、40')之一或多者中之一介電襯裡(673、56')以大體上使其中之一導體(36、36'；46、46')與經修改之基板(21')絕緣。
根據一第三實施例，提供一種電子裝置，其包括：具有一前表面(23)及後表面(22')之一基板，其具有鄰近該前表面(23)之一第一厚度(27)之一裝置區域(26)；具有其中之一第一導體(36)之至少一第一穿孔孔穴(30、30')，其從該前表面(23)延伸至一第一深度(31、31')；及具有其中之一第二導體之至少一第二穿孔孔穴(40、40')，其從該後表面(22')延伸至大於該第一深度(31、31')之一第二深度(41、41')且具有重疊該至少一第一穿孔孔穴(30、30')之一佔位面積，其中該等第一(36、36')與該等第二(46、46')導體係電耦合。根據一更進一步實施例，該第一(30')穿孔孔穴及該第二穿孔孔穴(40')具有介電襯裡(673、56')。
雖然在本發明之以上詳細描述中已呈現至少一例示性實施例，但是應瞭解存在巨多的變更。亦應瞭解該例示性實施或該等例示性實施僅係實例，並且絕不旨在限制本發明之範疇、適用範圍，或組態。相反地，以上詳細描述將為熟習此項技術者提供用於實施本發明之一例示性實施例之一適宜途徑，應瞭解在不脫離如隨附申請專利範圍及其等合法等效物中闡明之本發明範疇的情況下，可實現一例示性實施例中描述的元件之功能及配置的各種變化。
20．．．基板
20'．．．經修改之基板/基板晶圓/晶圓基板
21．．．基板初始厚度
21'．．．經修改之基板厚度
21"．．．表面移除部分厚度
22．．．基板後表面
22'．．．新基板表面
22"．．．表面移除部分
23．．．基板前表面
24．．．介電層
25．．．介電層表面
26．．．裝置區域
27．．．裝置區域厚度
28．．．遮罩層
28'．．．遮罩
29．．．開口
29'．．．開口
30．．．前表面孔穴
30'．．．孔穴
31．．．前表面孔穴深度
31'．．．孔穴深度
32．．．開口寬度
32'．．．孔穴寬度
34．．．導體層
35．．．導體層厚度
36．．．第一導體
36'．．．第一導體
37．．．導體層之多餘部分
38．．．遮罩層
38'．．．遮罩層
39'．．．開口
40．．．後表面孔穴
40'．．．後表面孔穴
41．．．後表面孔穴深度
41'．．．後表面孔穴深度
42．．．後表面孔穴寬度
42'．．．後表面孔穴寬度
44．．．導電層
45．．．導電層厚度
46．．．第二導體
46'．．．第二導體
47．．．導電層的部分
47'．．．導體
47"．．．導體部分
48．．．導電層表面
50．．．支撐載體
52．．．黏著劑
53．．．絕緣層
53'．．．介電層
54．．．絕緣介電層
54'．．．介電層
56．．．絕緣介電層部分
56'．．．介電層部分
57．．．絕緣介電層部分
57'．．．介電層部分
58．．．接觸區域
59．．．接觸區域
60．．．導體層
61．．．互連件
62．．．互連件
63．．．互連件
64．．．介電層
65．．．互連層
66．．．介電層表面
67．．．介電層
80．．．材料
82．．．介電材料
112．．．階段
201．．．結構
202．．．結構
203．．．結構
204．．．結構
205．．．結構
206．．．結構
207．．．結構
208．．．結構
209．．．結構
210．．．結構
211．．．結構
212．．．結構
213．．．結構
214．．．結構
215．．．結構
216．．．結構
217．．．結構
218．．．結構
219．．．結構
220．．．結構
221．．．結構
223．．．結構
224．．．結構
225．．．結構
226．．．結構
241．．．裝置區域厚度
242．．．氧化矽層
243．．．氮化矽層
261．．．裝置區域部分
262．．．裝置區域部分
301．．．最左孔穴
302．．．最右孔穴
303．．．中心孔穴
531．．．絕緣層厚度
531'．．．介電層厚度
541．．．絕緣介電層厚度
541'．．．介電層厚度
601．．．導體層厚度
671．．．介電層厚度
672．．．介電層部分
673．．．介電層部分
674．．．孔穴的中心部分
801．．．材料厚度
圖1至圖12係根據本發明之實施例之在製造的若干階段期間之一通用SC裝置或IC晶圓之一簡化示意性橫截面圖；
圖13至圖16係根據本發明之進一步實施例之圖1至圖12中大體上繪示之該製程之進一步部分(其中期望使用一絕緣層為一些穿孔加襯裡)之簡化示意性橫截面圖；及
圖17至圖26係根據本發明之又進一步實施例之大體上類似於圖1至圖16中繪示的製造階段但其中期望使用一絕緣層為一些或所有的穿孔之所有部分加襯裡之製造階段之簡化示意性橫截面圖。
20'．．．經修改之基板/基板晶圓/晶圓基板
21'．．．經修改之基板厚度
22'．．．新基板表面
23．．．基板前表面
24．．．介電層
25．．．介電層表面
26．．．裝置區域
27．．．裝置區域厚度
30．．．前表面孔穴
31．．．前表面孔穴深度
32．．．開口寬度
36．．．第一導體
40．．．後表面孔穴
41．．．後表面孔穴深度
42．．．後表面孔穴寬度
44．．．導電層
46．．．第二導體
47．．．導電層的部分
48．．．導電層表面
58．．．接觸區域
59．．．接觸區域
61．．．互連件
62．．．互連件
63．．．互連件
64．．．介電層
65．．．互連層
66．．．介電層表面
82．．．介電材料
112．．．階段
212．．．結構
241．．．裝置區域厚度
242．．．氧化矽層
243．．．氮化矽層
261．．．裝置區域部分
262．．．裝置區域部分

Claims (12)

  1. 一種用於形成通過基板穿孔(TSV)連接的方法，其包括：提供具有一前表面及一相對後表面之一初始厚度之一基板晶圓，並且其中前表面半導體裝置已形成於鄰近該前表面的一第一厚度之一裝置區域中；形成多個第一穿孔，每一第一穿孔包含一第一導體且自該前表面延伸至或通過該裝置區域而非通過該基板晶圓；自該基板晶圓之該後表面移除材料以形成一減小厚度並且具有一新曝露的後表面之一薄化基板晶圓；形成一第二穿孔，其自該新曝露的後表面向內延伸以截取多個第一導體，同時使該等第一穿孔形成於其中之該裝置區域之一部分保持完整，該裝置區域之該部分位於該基板晶圓之該前表面與該第二穿孔之底部之間；在該第二穿孔中沈積與該多個第一導體電接觸之一導電襯裡，其中在沈積該導電襯裡後該第二穿孔中餘留一孔穴，藉此提供從該前表面至該新曝露的後表面之電或熱連續性或電熱連續性兩者；及以一介電材料填充該孔穴。
  2. 如請求項1之方法，其進一步包括提供該裝置區域中之一或多個接觸件與該等第一穿孔中之一或多個導體之間之電互連，藉此電耦合該等接觸件之至少一者與該第二穿孔之該導電襯裡。
  3. 如請求項1之方法，其中該等第一穿孔具有一第一寬度及一第一深度，並且該第二穿孔具有一第二寬度及一第二深度，使得該第二深度大於該第一深度，並且該第二寬度大於該第一寬度。
  4. 如請求項1之方法，其中該減小厚度為該初始厚度的約5%至50%。
  5. 如請求項3之方法，其中該第一深度約為1微米至30微米。
  6. 如請求項5之方法，其中該第一寬度約為0.1微米至10微米。
  7. 如請求項1之方法，其中該等第一穿孔及該第二穿孔兩者具有約1至40範圍內之縱橫比。
  8. 如請求項3之方法，其中該第一深度大於該裝置區域的該第一厚度。
  9. 如請求項3之方法，其中該第一深度小於或約等於該減小厚度的50%。
  10. 一種電子裝置，其包括：具有一前表面及後表面之一基板，其具有鄰近該前表面之一第一厚度之一裝置區域；多個第一穿孔孔穴，每一第一穿孔孔穴中具有一第一導體且從該前表面延伸至一第一深度且進入該裝置區域；及具有一第二導體於其中之一第二穿孔孔穴，其從該後表面延伸至一第二深度而與該多個第一穿孔孔穴交叉， 其中該第二深度大於該第一深度並且具有重疊該多個第一穿孔孔穴之一覆蓋區(foot-print)，其中該第一導體及該第二導體電耦合以形成延伸橫跨該裝置區域之至少一導電路徑，該第二導體部分填充該第二穿孔孔穴，且一介電材料填充該第二穿孔孔穴之一剩餘部份。
  11. 如請求項10之裝置，其中該第一深度超出該第一厚度。
  12. 如請求項10之裝置，其中該第一穿孔孔穴及該第二穿孔孔穴具有介電襯裡。
TW099111861A 2009-04-16 2010-04-15 通過基板穿孔 TWI501350B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/425,159 US8062975B2 (en) 2009-04-16 2009-04-16 Through substrate vias

Publications (2)

Publication Number Publication Date
TW201106446A TW201106446A (en) 2011-02-16
TWI501350B true TWI501350B (zh) 2015-09-21

Family

ID=42980377

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099111861A TWI501350B (zh) 2009-04-16 2010-04-15 通過基板穿孔

Country Status (5)

Country Link
US (2) US8062975B2 (zh)
EP (1) EP2419930B1 (zh)
CN (1) CN102388450B (zh)
TW (1) TWI501350B (zh)
WO (1) WO2010120448A2 (zh)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5239744B2 (ja) * 2008-10-27 2013-07-17 ソニー株式会社 番組送出装置、スイッチャ制御方法およびコンピュータプログラム
JP4905474B2 (ja) * 2009-02-04 2012-03-28 ソニー株式会社 映像処理装置、映像処理方法及びプログラム
JP2010182764A (ja) * 2009-02-04 2010-08-19 Sony Corp 半導体素子とその製造方法、及び電子機器
US9142586B2 (en) * 2009-02-24 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Pad design for backside illuminated image sensor
US8368228B2 (en) * 2009-10-19 2013-02-05 Jeng-Jye Shau Area efficient through-hole connections
FR2953992B1 (fr) * 2009-12-15 2012-05-18 Commissariat Energie Atomique Realisation de structures d'interconnexions tsv formees d'un contour isolant et d'une zone conductrice situee dans le contour et disjointe du contour
CN102097490A (zh) * 2009-12-15 2011-06-15 中芯国际集成电路制造(上海)有限公司 双位快闪存储器的制作方法
US8367508B2 (en) * 2010-04-09 2013-02-05 International Business Machines Corporation Self-aligned contacts for field effect transistor devices
US8709945B2 (en) * 2011-01-26 2014-04-29 Jeng-Jye Shau Area efficient through-hole connections
US8486805B2 (en) 2011-03-04 2013-07-16 Institute of Microelectronics, Chinese Academy of Sciences Through-silicon via and method for forming the same
WO2012119333A1 (zh) * 2011-03-04 2012-09-13 中国科学院微电子研究所 穿硅通孔结构及其形成方法
US9018094B2 (en) * 2011-03-07 2015-04-28 Invensas Corporation Substrates with through vias with conductive features for connection to integrated circuit elements, and methods for forming through vias in substrates
CN102683308B (zh) * 2011-03-11 2015-02-04 中国科学院微电子研究所 穿硅通孔结构及其形成方法
US8654541B2 (en) 2011-03-24 2014-02-18 Toyota Motor Engineering & Manufacturing North America, Inc. Three-dimensional power electronics packages
US8354327B2 (en) * 2011-04-21 2013-01-15 Globalfoundries Singapore Pte Ltd Scheme for planarizing through-silicon vias
US9006102B2 (en) 2011-04-21 2015-04-14 Globalfoundries Singapore Pte Ltd Hybrid TSV and method for forming the same
US8853857B2 (en) * 2011-05-05 2014-10-07 International Business Machines Corporation 3-D integration using multi stage vias
US8853072B2 (en) * 2011-06-06 2014-10-07 Micron Technology, Inc. Methods of forming through-substrate interconnects
US8487425B2 (en) 2011-06-23 2013-07-16 International Business Machines Corporation Optimized annular copper TSV
US20130015504A1 (en) * 2011-07-11 2013-01-17 Chien-Li Kuo Tsv structure and method for forming the same
EP2745315A1 (en) * 2011-10-17 2014-06-25 Koninklijke Philips N.V. Through-wafer via device and method of manufacturing the same
FR2985088B1 (fr) 2011-12-23 2015-04-17 Commissariat Energie Atomique Via tsv dote d'une structure de liberation de contraintes et son procede de fabrication
SE538069C2 (sv) 2012-03-12 2016-02-23 Silex Microsystems Ab Metod att tillverka tätpackade viastrukturer med routing iplanet
US9012324B2 (en) * 2012-08-24 2015-04-21 United Microelectronics Corp. Through silicon via process
EP2893553A4 (en) * 2012-09-05 2016-05-11 Res Triangle Inst ELECTRONIC DEVICES USING SPEED CONTACT PADS AND METHODS OF MAKING
DE102012219769B4 (de) * 2012-10-29 2020-06-25 Robert Bosch Gmbh Verfahren zum Herstellen einer elektrischen Durchkontaktierung in einem Substrat
TWI492345B (zh) 2013-04-17 2015-07-11 Ind Tech Res Inst 半導體結構及其製作方法
US9257337B2 (en) 2013-04-17 2016-02-09 Industrial Technology Research Institute Semiconductor structure and manufacturing method thereof
US20140332952A1 (en) * 2013-05-09 2014-11-13 United Microelectronics Corp. Semiconductor structure and method for testing the same
US8907496B1 (en) * 2013-06-04 2014-12-09 Globalfoundries Inc. Circuit structures and methods of fabrication with enhanced contact via electrical connection
FR3006807A1 (fr) 2013-06-06 2014-12-12 St Microelectronics Crolles 2 Procede de realisation d'au moins une liaison traversante electriquement conductrice avec dissipation thermique amelioree, et structure integree tridimensionnelle correspondante
DE102013211562B4 (de) * 2013-06-19 2024-01-11 Robert Bosch Gmbh Verfahren zum Erzeugen einer Metallstruktur in einem Halbleitersubstrat
US9443764B2 (en) 2013-10-11 2016-09-13 GlobalFoundries, Inc. Method of eliminating poor reveal of through silicon vias
US9147642B2 (en) * 2013-10-31 2015-09-29 Nanya Technology Corporation Integrated circuit device
US11342189B2 (en) 2015-09-17 2022-05-24 Semiconductor Components Industries, Llc Semiconductor packages with die including cavities and related methods
US9893058B2 (en) 2015-09-17 2018-02-13 Semiconductor Components Industries, Llc Method of manufacturing a semiconductor device having reduced on-state resistance and structure
US9950923B1 (en) * 2017-04-11 2018-04-24 Innovative Micro Technology Method for making vias using a doped substrate
US10403506B2 (en) * 2018-01-07 2019-09-03 Infineon Technologies Ag Separation of workpiece with three material removal stages
CN108793064A (zh) * 2018-05-07 2018-11-13 瑞声科技(新加坡)有限公司 导电结构的加工方法
US11398415B2 (en) * 2018-09-19 2022-07-26 Intel Corporation Stacked through-silicon vias for multi-device packages
CN115621192A (zh) * 2021-07-13 2023-01-17 长鑫存储技术有限公司 一种半导体结构及其形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060094231A1 (en) * 2004-10-28 2006-05-04 Lane Ralph L Method of creating a tapered via using a receding mask and resulting structure
KR20090011952A (ko) * 2007-07-27 2009-02-02 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6352923B1 (en) * 1999-03-01 2002-03-05 United Microelectronics Corp. Method of fabricating direct contact through hole type
US6468889B1 (en) * 2000-08-08 2002-10-22 Advanced Micro Devices, Inc. Backside contact for integrated circuit and method of forming same
US6737740B2 (en) * 2001-02-08 2004-05-18 Micron Technology, Inc. High performance silicon contact for flip chip
EP1351288B1 (en) * 2002-04-05 2015-10-28 STMicroelectronics Srl Process for manufacturing an insulated interconnection through a body of semiconductor material and corresponding semiconductor device
US7354798B2 (en) * 2002-12-20 2008-04-08 International Business Machines Corporation Three-dimensional device fabrication method
DE602004020344D1 (de) * 2003-06-20 2009-05-14 Nxp Bv Elektronische vorrichtung, anordnung und verfahren zum herstellen einer elektronischen vorrichtung
TWI336220B (en) * 2003-06-20 2011-01-11 Japan Circuit Ind Co Ltd A method of forming a high density printed wiring board for mounting a semiconductor
US7221034B2 (en) 2004-02-27 2007-05-22 Infineon Technologies Ag Semiconductor structure including vias
JP4955935B2 (ja) * 2004-05-25 2012-06-20 キヤノン株式会社 貫通孔形成方法および半導体装置の製造方法
US20070032059A1 (en) * 2005-08-02 2007-02-08 Harry Hedler Method of manufacturing a semiconductor structure having a wafer through-contact and a corresponding semiconductor structure
US7531407B2 (en) * 2006-07-18 2009-05-12 International Business Machines Corporation Semiconductor integrated circuit devices having high-Q wafer backside inductors and methods of fabricating same
JP5117698B2 (ja) * 2006-09-27 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置
US20080179755A1 (en) * 2007-01-31 2008-07-31 International Business Machines Corporation Structure and method for creating reliable deep via connections in a silicon carrier
US7902069B2 (en) * 2007-08-02 2011-03-08 International Business Machines Corporation Small area, robust silicon via structure and process
US20090045475A1 (en) * 2007-08-14 2009-02-19 Honeywell International Inc. Double sided integrated processing and sensing chip
KR101341586B1 (ko) 2007-08-30 2013-12-16 삼성전자주식회사 반도체 집적 회로 장치 및 이의 제조 방법
JP2009124087A (ja) * 2007-11-19 2009-06-04 Oki Semiconductor Co Ltd 半導体装置の製造方法
WO2009115449A1 (en) * 2008-03-19 2009-09-24 Interuniversitair Microelektronica Centrum Vzw (Imec) Method for fabricating through-substrate vias
US8088667B2 (en) * 2008-11-05 2012-01-03 Teledyne Scientific & Imaging, Llc Method of fabricating vertical capacitors in through-substrate vias

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060094231A1 (en) * 2004-10-28 2006-05-04 Lane Ralph L Method of creating a tapered via using a receding mask and resulting structure
KR20090011952A (ko) * 2007-07-27 2009-02-02 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법

Also Published As

Publication number Publication date
US8062975B2 (en) 2011-11-22
CN102388450B (zh) 2014-12-03
US8329579B2 (en) 2012-12-11
TW201106446A (en) 2011-02-16
US20110272823A1 (en) 2011-11-10
EP2419930B1 (en) 2018-09-19
CN102388450A (zh) 2012-03-21
WO2010120448A3 (en) 2011-02-17
EP2419930A2 (en) 2012-02-22
EP2419930A4 (en) 2014-10-22
WO2010120448A2 (en) 2010-10-21
US20100264548A1 (en) 2010-10-21

Similar Documents

Publication Publication Date Title
TWI501350B (zh) 通過基板穿孔
US9478480B2 (en) Alignment mark and method of formation
US20220285550A1 (en) Semiconductor Device Having Contact Trenches Extending from Opposite Sides of a Semiconductor Body
US8354737B2 (en) Small area, robust silicon via structure and process
TWI463584B (zh) 將淺溝槽隔離及穿透基板之通孔整合至積體電路設計中
US7935571B2 (en) Through substrate vias for back-side interconnections on very thin semiconductor wafers
US8169059B2 (en) On-chip RF shields with through substrate conductors
US9455187B1 (en) Backside device contact
US20100013060A1 (en) Method of forming a conductive trench in a silicon wafer and silicon wafer comprising such trench
CN101517728B (zh) 电子器件及其制造方法
US10515892B2 (en) TSV interconnect structure and manufacturing method thereof
WO2009137313A1 (en) Through substrate via including variable sidewall profile
US20130001746A1 (en) Multi-finger capacitor with reduced series resistance
TWI373838B (en) Component with semiconductor junction and its production method
TW201342525A (zh) 具有矽穿孔之雙重鑲嵌結構及其製造方法
US9257337B2 (en) Semiconductor structure and manufacturing method thereof
US9012325B2 (en) Method of protecting sidewall surfaces of a semiconductor device
KR100258177B1 (ko) 전력소자 제조 방법 및 그 구조
JP2001345425A (ja) 半導体集積回路装置の製造方法
CN116056555A (zh) 半导体结构及其制造方法