KR20090011952A - 반도체 패키지 및 이의 제조 방법 - Google Patents

반도체 패키지 및 이의 제조 방법 Download PDF

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Abstract

반도체 패키지 및 이의 제조 방법이 개시되어 있다. 반도체 패키지는 제1 면 상에 형성된 본딩 패드를 갖는 반도체 칩 몸체, 상기 제1 면에 배치된 제1 리세스 내에 형성되며, 상기 본딩 패드와 전기적으로 연결된 제1 전극 및 상기 제1 면과 대향 하는 제2 면에 배치된 제2 리세스에 형성되며 상기 제1 전극과 연결된 제2 전극을 갖는 반도체 칩을 포함한다. 반도체 칩의 양쪽면에 고융점 금속을 포함하는 제1 전극 및 제1 전극과 연결되며 저융점 금속을 포함하는 제2 전극을 각각 형성하여, 제1 및 제2 전극들 및 반도체 칩의 손상을 억제, 제1 및 제2 전극들을 형성하는데 소요되는 시간 단축 및 적어도 2 개의 반도체 칩들이 적층된 상태에서 반도체 칩들간 결합력을 크게 향상시키는 효과를 갖는다.

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THEREOF}
도 1은 본 발명의 일실시예에 의한 반도체 패키지의 평면도이다.
도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 3은 본 발명의 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 4는 본 발명의 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 6은 본 발명의 또 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 7 내지 도 12들은 본 발명의 일실시예에 의한 반도체 패키지의 제조 방법을 도시한 단면도들이다.
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다.
최근 들어, 방대한 데이터를 저장 및 저장된 데이터를 단 시간 내 처리하는 반도체 소자를 포함하는 반도체 패키지가 개발되고 있다. 반도체 소자를 포함하는 반도체 패키지는 퍼스널 컴퓨터, 텔레비전 수신기, 가전 제품, 정보통신 기기 등에 폭넓게 적용되고 있다.
일반적으로, 반도체 패키지는 웨이퍼 상에 트랜지스터, 저항, 커패시터 등과 같은 소자를 집적하여 반도체 칩을 형성하는 반도체 칩 제조 공정 및 반도체 칩을 웨이퍼로부터 개별화하여 외부 회로 기판 등과 전기적으로 접속 및 취성이 약한 반도체 칩을 외부로부터 인가된 충격 및/또는 진동으로부터 보호하는 패키지 공정에 의하여 제조된다.
최근 들어, 데이터 저장 용량 및 데이터 처리 속도를 향상시키기 위해서 복수개의 반도체 칩들을 적층 한 적층 반도체 패키지가 개발되고 있다.
적층 반도체 패키지를 형성하기 위해서 하부 반도체 칩 및 하부 반도체 칩의 상부에 배치된 상부 반도체 칩은 전기적으로 연결되어야 한다.
적층 된 복수개의 반도체 칩들을 전기적으로 연결하기 위하여, 각 반도체 칩은 반도체 칩을 관통하는 전극을 갖고, 각 반도체 칩을 관통하는 전극을 이용하여 복수개의 반도체 칩들은 전기적으로 연결된다.
그러나, 반도체 칩들을 관통하는 전극을 형성할 때 반도체 칩을 관통하는 관통홀의 깊이가 깊기 때문에 관통홀을 균일하게 형성하기 어렵고, 관통홀을 형성하는 도중 반도체 칩의 손상이 빈번하게 발생 되며, 관통홀의 내에 금속을 배치하여 전극을 형성할 때 역시 다양한 불량이 발생 된다.
또한, 반도체 칩들을 관통하는 전극은 주로 도금 방법에 의하여 형성되는데 관통홀 내에 도금 방법으로 깊은 깊이를 갖는 관통홀 내에 전극을 형성하기 위해서는 매우 긴 도금 시간이 요구된다.
또한, 반도체 칩들을 관통하는 전극들은 주로 구리와 같은 고융점을 갖는 금속이 사용되기 때문에 적층 된 각 반도체 칩들의 전극들을 전기적으로 연결하기 어렵다.
본 발명은 반도체 칩을 관통하는 전극의 구조를 변경하여 전극을 형성하는 도중 발생 되는 불량을 감소시킨 반도체 패키지를 제공한다.
본 발명은 상기 반도체 패키지의 제조 방법을 제공한다.
본 발명에 의한 반도체 패키지는 제1 면 상에 형성된 본딩 패드를 갖는 반도체 칩 몸체, 상기 제1 면에 배치된 제1 리세스 내에 형성되며, 상기 본딩 패드와 전기적으로 연결된 제1 전극 및 상기 제1 면과 대향 하는 제2 면에 배치된 제2 리세스에 형성되며 상기 제1 전극과 연결된 제2 전극을 갖는 반도체 칩을 포함한다.
반도체 패키지의 상기 제1 전극은 상기 제1 리세스 내에 배치된 제1 전극부 및 상기 제1 면 상에 배치된 제2 전극부를 포함한다.
반도체 패키지의 상기 제2 전극은 상기 제2 리세스 내에서 원뿔대 형상을 갖는다.
반도체 패키지의 상기 제1 전극은 금속 씨드 패턴을 포함한다.
반도체 패키지의 상기 제1 전극은 제1 금속을 포함하고 상기 제2 전극은 제2 금속을 포함한다.
반도체 패키지는 상기 반도체 칩이 실장 되는 접속 패드를 갖는 기판을 포함하며, 상기 반도체 칩의 상기 제2 전극은 상기 접속 패드에 접속된다.
반도체 패키지는 상기 반도체 칩이 실장 되는 접속 패드를 갖는 기판을 포함하며, 상기 반도체 칩의 상기 제1 전극은 상기 접속 패드에 접속된다.
반도체 패키지는 적어도 2 개의 상기 반도체 칩들이 실장 되는 기판을 포함하며, 상기 기판과 접촉되는 하부 반도체 칩의 제2 전극은 상기 기판의 접속 패드와 접속되고, 상기 하부 반도체 칩의 제1 전극은 상기 하부 반도체 칩의 상부에 배치된 상부 반도체 칩의 제2 전극과 전기적으로 접속된다.
반도체 패키지는 적어도 2 개의 상기 반도체 칩들이 실장 되는 기판을 포함하며, 상기 기판과 접촉되는 하부 반도체 칩의 제1 전극은 상기 기판의 접속 패드와 접속되고, 상기 하부 반도체 칩의 제2 전극은 상기 하부 반도체 칩의 상부에 배치된 상부 반도체 칩의 제1 전극과 전기적으로 접속된다.
본 발명에 따른 반도체 패키지의 제조 방법은 반도체 칩의 제1 면에 형성된 제1 리세스에 제1 전극을 형성하는 단계 및 상기 제1 면과 대향 하는 제2 면에 형성된 제2 리세스에 상기 제1 전극과 전기적으로 연결되는 제2 전극을 형성하는 단계를 포함한다.
반도체 패키지의 제조 방법 중 상기 제1 전극을 형성하는 단계는 상기 제1 면 및 제1 리세스를 덮는 금속 씨드층을 형성하는 단계 및 상기 제1 면 상에 상기 제1 리세스를 노출하는 개구를 갖는 포토레지스트 패턴을 형성하는 단계를 포함한 다.
반도체 패키지의 제조 방법에서 상기 제1 전극은 도금에 의하여 형성된 구리층을 포함하고 상기 제2 전극은 솔더를 포함한다.
반도체 패키지의 제조 방법 중 상기 제1 전극 및 제2 전극을 형성하는 단계 사이에, 상기 제1 면과 대향 하는 제2 면을 연마하여 상기 반도체 칩의 두께를 감소시키는 단계를 포함한다.
반도체 패키지의 제조 방법 중 상기 제2 전극을 형성하는 단계는 상기 제1 전극을 노출하는 제2 리세스를 형성하는 단계, 상기 제2 리세스 내부에 솔더를 채우는 단계 및 상기 솔더를 용융시키는 단계를 포함한다.
반도체 패키지의 제조 방법 중 상기 제2 리세스를 형성하는 단계에서, 상기 제2 리세스에 의하여 형성된 상기 반도체 칩의 내측면은 상기 제2 면에 대하여 경사지게 형성된다.
반도체 패키지의 제조 방법에서 상기 제2 전극은 상기 제2 면으로부터 돌출된다.
반도체 패키지의 제조 방법은 상기 반도체 칩을 상기 기판에 실장 하는 단계를 포함하며, 상기 기판에는 적어도 2 개의 상기 반도체 칩이 적층 되고 상기 각 반도체 칩들의 상기 제1 및 제2 전극들은 전기적으로 연결된다.
반도체 패키지의 제조 방법 중 상기 기판은 접속 패드를 갖고, 적층 된 상기 반도체 칩들 중 상기 기판과 접촉되는 반도체 칩의 상기 제1 전극은 상기 접속 패드에 전기적으로 접속된다.
반도체 패키지의 제조 방법 중 상기 기판은 접속 패드를 갖고, 적층 된 상기 반도체 칩들 중 상기 기판과 접촉되는 반도체 칩의 상기 제2 전극은 상기 접속 패드에 전기적으로 접속된다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 반도체 패키지의 평면도이다. 도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(100)는 반도체 칩 몸체(10), 제1 전극(20) 및 제2 전극(30)을 갖는 반도체 칩(40)을 포함한다.
반도체 칩 몸체(10)는, 예를 들어, 직육면체 형상을 갖는다. 직육면체 형상을 갖는 반도체 칩 몸체(10)는 제1 면(1), 제1 면(1)과 대향하는 제2 면(2) 및 측면(3)들을 갖는다.
반도체 칩 몸체(10)는 데이터 저장부(미도시), 데이터 처리부(미도시) 및 본딩 패드(5)를 포함한다.
데이터 저장부는 데이터를 저장하는 역할을 하며, 데이터 처리부는 데이터를 처리하는 역할을 한다. 본딩 패드(5)는 반도체 칩 몸체(10)의 제1 면(1)에 형성된다. 본딩 패드(5)는 데이터 저장부 및/또는 데이터 처리부와 전기적으로 연결된다.
반도체 칩 몸체(10)는 제1 리세스(4) 및 제2 리세스(5)를 갖는다. 제1 리세스(4)는 제1 면(1)으로부터 반도체 칩 몸체(10)의 내부로 연장되고, 제2 리세스(5)는 반도체 칩 몸체(10)의 제2 면(2)으로부터 반도체 칩 몸체(10)의 내부로 연장된다. 제1 및 제2 리세스(4)는, 예를 들어, 홀이고, 제1 리세스(4) 및 제2 리세스(5)는 상호 연통 된다.
본 실시예에서, 제1 리세스(4)의 깊이는 반도체 칩 몸체(10)의 두께의 약 10% 내지 약 80%일 수 있다. 제2 리세스(5)의 깊이는 반도체 칩 몸체(10)의 두께의 약 90% 내지 약 20%일 수 있다.
제1 리세스(4)는, 예를 들어, 원통 형상을 갖는 반면 제2 리세스(5)는, 예를 들어, 원뿔대 형상을 갖는다. 제1 리세스(4) 및 제2 리세스(5)의 형상은 원통 형상 및 원뿔대 형상 이외에 다양한 형상을 가질 수 있다.
제1 전극(20)은 제1 금속을 포함한다. 제1 전극(20)으로 사용될 수 있는 금속의 예로서는 도금이 가능한 고융점 금속인 구리 등을 들 수 있다.
제1 전극(20)은, 구조적인 측면에서, 제1 전극부(22) 및 제2 전극부(24)로 구분된다. 제1 전극부(22)는 제1 리세스(4) 내부에 배치되며, 제2 전극부(5)는 반도체 칩 몸체(10)의 제1 면(1) 상에 배치된다.
제1 전극부(22)는, 예를 들어, 제1 리세스(4)의 형상에 대응하는 형상을 갖는다. 예를 들어, 제1 리세스(4)가 원통 형상을 가질 경우, 제1 전극부(22)는 원기둥 형상을 갖는다.
제2 전극부(5)의 일부는 제1 전극부(5)와 전기적으로 연결되고, 제2 전극 부(5)의 일부는 반도체 칩 몸체(10)의 제1 면(1) 상에 배치된 본딩 패드(5)와 전기적으로 연결된다. 제2 전극부(5)는, 평면상에서 보았을 때, 라인 형상을 가질 수 있다.
제1 전극(20)으로 사용되는 제1 금속이 구리일 경우, 제1 및 제2 전극부(22,24)들 및 반도체 칩 몸체(10) 사이에는 금속 씨드 패턴(26)이 개재될 수 있다. 금속 씨드 패턴(26)으로 사용될 수 있는 물질의 예로서는, 티타늄, 니켈 및 바나듐 등을 들 수 있다.
제2 전극(20)은 제2 리세스(5) 내부에 배치되며, 제2 전극(20)은 제2 금속을 포함한다. 본 실시예에서, 제2 전극(20)으로 사용될 수 있는 물질의 예로서는 솔더 등과 같은 저융점 금속을 들 수 있다.
본 실시예에서, 제2 리세스(5)가 원뿔대 형상을 갖기 때문에 제2 전극(20)으로 사용되는 솔더는 보다 쉽게 제2 리세스(5)의 내부로 제공될 수 있다. 한편, 제2 전극(20)의 단부는 제2 면(2)으로부터 소정 높이 돌출될 수 있다.
도 3은 본 발명의 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다. 본 발명의 다른 실시예에 의한 반도체 패키지는 기판을 제외하면 앞서 도 1 및 도 2를 참조하여 설명한 반도체 패키지와 실질적으로 동일하다. 따라서, 동일한 부분에 대한 중복된 설명은 생략하기로 하며, 동일한 부분에 대해서는 동일한 참조부호 및 명칭을 부여하기로 한다.
도 3을 참조하면, 반도체 패키지(100)는 반도체 칩(40) 및 기판(50)을 포함한다.
반도체 칩(40)은 기판(50)에 실장 된다. 반도체 칩(40)이 실장되는 기판(50) 은 기판 몸체(51), 접속 패드(52), 볼 랜드(54) 및 솔더볼(56)을 포함한다.
기판 몸체(51)는 반도체 칩(40)이 실장 되기에 적합한 면적 및 형상을 갖는다. 예를 들어, 기판 몸체(51)는 직육면체 플레이트 형상을 갖는다. 본 실시예에서, 기판 몸체(51)는 인쇄회로기판일 수 있다.
접속 패드(52)는 반도체 칩(40)과 마주하는 기판 몸체(51)의 일측면 상에 배치된다. 접속 패드(52)는 제1 전극(20) 또는 제2 전극(30)과 대응하는 위치에 배치된다.
볼 랜드(54)는 기판 몸체(51)의 일측면과 대향하는 타측면 상에 배치된다. 각 볼 랜드(54)는 기판 몸체(51)를 이용하여 접속 패드(52)와 전기적으로 연결된다.
솔더볼(56)은 각 볼 랜드(54)와 전기적으로 접속된다.
본 실시예에서, 기판(50)의 접속 패드(52)에는, 예를 들어, 반도체 칩(40)의 제2 전극(30)이 전기적으로 연결된다.
본 실시예에서, 제2 전극(30)은, 예를 들어, 원뿔대 형상을 갖기 때문에 제2 전극(30) 및 접속 패드(52)들의 정렬 불량에 따른 접속 불량을 억제할 수 있다. 또한, 제2 전극(30)은 저융점 금속인 솔더를 포함하기 때문에 낮은 온도에서 제2 전극(30) 및 접속 패드(52)를 전기적으로 연결할 수 있다.
도 4는 본 발명의 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다. 본 발명의 다른 실시예에 의한 반도체 패키지는 기판 및 반도체 칩의 전기적 연결 을 제외하면 앞서 도 3을 참조하여 설명한 반도체 패키지와 실질적으로 동일하다. 따라서, 동일한 부분에 대한 중복된 설명은 생략하기로 하며, 동일한 부분에 대해서는 동일한 참조부호 및 명칭을 부여하기로 한다.
도 4를 참조하면, 반도체 패키지(100)는 반도체 칩(40) 및 기판(50)을 포함한다.
반도체 칩(40)은 기판(50)에 실장 된다. 반도체 칩(40)이 실장 되는 기판(50) 은 기판 몸체(51), 접속 패드(52), 볼 랜드(54) 및 솔더볼(56)을 포함한다.
본 실시예에서, 기판(50)의 접속 패드(52)에는, 예를 들어, 반도체 칩(40)의 제1 전극(20)이 전기적으로 연결된다. 이때, 접속 패드(52) 및 제1 전극(20)은 저융점 금속인 솔더에 의하여 상호 전기적으로 연결될 수 있다.
도 5는 본 발명의 또 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다. 본 발명의 또 다른 실시예에 의한 반도체 패키지는 적층 된 반도체 칩들을 제외하면 앞서 도 3을 참조하여 설명한 반도체 패키지와 실질적으로 동일하다. 따라서, 동일한 부분에 대한 중복된 설명은 생략하기로 하며, 동일한 부분에 대해서는 동일한 참조부호 및 명칭을 부여하기로 한다.
도 5를 참조하면, 반도체 패키지(100)는 적층 반도체 칩(45)들 및 기판(50)을 포함한다.
적층 반도체 칩(45)들은 하부 반도체 칩(41) 및 상부 반도체 칩(42)을 포함한다.
하부 반도체 칩(41)은 하부 반도체 칩 몸체(10a), 제1 전극(20a) 및 제2 전 극(30a)을 포함한다.
제1 전극(20a)은 하부 반도체 칩 몸체(10a)의 제1 면(1a)으로부터 하부 반도체 칩 몸체(10a)의 내부로 연장된다. 제2 전극(30a)은 하부 반도체 칩 몸체(10a)의 제2 면(2a)으로부터 하부 반도체 칩 몸체(10a)의 내부로 연장된다. 제1 전극(20a) 및 제2 전극(30a)은 하부 반도체 칩 몸체(10a)의 내부에서 전기적으로 연결된다.
제1 전극(20a)은 제1 금속을 포함하고, 제2 전극(30a)은 제2 금속을 포함한다. 제1 금속은, 예를 들어, 구리일 수 있고, 제2 금속은, 예를 들어, 솔더일 수 있다.
상부 반도체 칩(42)은 하부 반도체 칩(41)의 상부에 배치된다.
상부 반도체 칩 몸체(10b), 제1 전극(20b) 및 제2 전극(30b)을 포함한다.
제1 전극(20b)은 상부 반도체 칩 몸체(10b)의 제1 면(1b)으로부터 상부 반도체 칩 몸체(10b)의 내부로 연장된다. 제2 전극(30b)은 상부 반도체 칩 몸체(10b)의 제2 면(2b)으로부터 상부 반도체 칩 몸체(10b)의 내부로 연장된다. 제1 전극(20b) 및 제2 전극(30b)은 상부 반도체 칩 몸체(10b)의 내부에서 전기적으로 연결된다.
제1 전극(20b)은 제1 금속을 포함하고, 제2 전극(30b)은 제2 금속을 포함한다. 제1 금속은, 예를 들어, 구리일 수 있고, 제2 금속은, 예를 들어, 솔더일 수 있다.
본 실시예에서, 하부 반도체 칩(41)의 제2 전극(30a)은 기판(50)의 접속 패드(52)와 전기적으로 연결되고, 상부 반도체 칩(42)의 제2 전극(30b)은 하부 반도체 칩(41)의 제1 전극(20a)과 전기적으로 연결된다.
본 실시예에서는 비록 2 개의 반도체 칩(41,42)들로 이루어진 적층 반도체 칩(45)이 기판(50) 상에 실장 되는 것을 도시 및 설명하였지만, 이와 다르게 적층 반도체 칩(45)들은 적어도 3 개의 반도체 칩들을 포함할 수 있다.
도 6은 본 발명의 또 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다. 본 발명의 또 다른 실시예에 의한 반도체 패키지는 적층 된 반도체 칩들을 제외하면 앞서 도 5를 참조하여 설명한 반도체 패키지와 실질적으로 동일하다. 따라서, 동일한 부분에 대한 중복된 설명은 생략하기로 하며, 동일한 부분에 대해서는 동일한 참조부호 및 명칭을 부여하기로 한다.
도 6을 참조하면, 반도체 패키지(100)는 적층 반도체 칩(45)들 및 기판(50)을 포함한다.
적층 반도체 칩(45)들은 하부 반도체 칩(41) 및 상부 반도체 칩(42)을 포함한다.
하부 반도체 칩(41)은 하부 반도체 칩 몸체(10a), 제1 전극(20a) 및 제2 전극(30a)을 포함한다.
상부 반도체 칩(42)은 하부 반도체 칩(41)의 상부에 배치되며 상부 반도체 칩 몸체(10b), 제1 전극(20b) 및 제2 전극(30b)을 포함한다.
본 실시예에서, 하부 반도체 칩(41)의 제1 전극(20a)은 기판(50)의 접속 패드(52)와 전기적으로 연결되고, 상부 반도체 칩(42)의 제1 전극(20b)은 하부 반도체 칩(41)의 제2 전극(30a)과 전기적으로 연결된다.
본 실시예에서는 비록 2 개의 반도체 칩(41,42)들로 이루어진 적층 반도체 칩(45)이 기판(50) 상에 실장 되는 것을 도시 및 설명하였지만, 이와 다르게 적층 반도체 칩(45)들은 적어도 3 개의 반도체 칩들을 포함할 수 있다.
도 7 내지 도 12들은 본 발명의 일실시예에 의한 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 7을 참조하면, 본딩 패드를 갖는 반도체 칩 몸체(10)의 제1 면(1) 상에는 제1 리세스(4)가 형성된다. 본 실시예에서, 제1 리세스(4)는 드릴링 공정, 레이저 드릴링 공정 및 포토리소그라피 공정에 의하여 형성될 수 있다. 제1 리세스(4)는 반도체 칩 몸체(10)의 두께(D)의 약 10% 내지 약 80%로 형성된다.
도 8을 참조하면, 반도체 칩 몸체(10)의 제1 면(1) 상에 제1 리세스(4)가 형성된 후, 제1 면(1) 상에는 금속 씨드층(26a)이 형성된다. 본 실시예에서, 금속 씨드층(26a)은 화학 기상 증착 공정 또는 스퍼터링 공정에 의하여 형성된다. 금속 씨드층(26a)으로 사용될 수 있는 물질의 예로서는 티타늄, 니켈 및 바나듐 등을 들 수 있다.
도 9를 참조하면, 제1 면(1) 상에 금속 씨드층(26a)이 형성된 후, 금속 씨드층(26a) 상에는 개구(28)를 갖는 포토레지스트 패턴(29)이 형성된다.
포토레지스트 패턴(29)을 형성하기 위해서, 제1 면(1) 상에는 금속 씨드층(26a)을 덮는 포토레지스트 필름(미도시)이 형성된다. 포토레지스트 필름은 스핀 코팅 공정 등에 의하여 형성될 수 있다. 포토레지스트 필름이 형성된 후, 포토레지스트 필름은 노광 공정 및 현상 공정을 포함하는 포토 공정에 의하여 패터닝 되어 금속 씨드층(26a) 상에는 포토레지스트 패턴(29)이 형성된다.
포토레지스트 패턴(29)의 개구(28)는 도 1에 도시된 제1 전극(20)의 형상과 동일하게 형성된다.
도 10을 참조하면, 개구(28)를 갖는 포토레지스트 패턴(29)이 형성된 후, 개구(28)에 의하여 노출된 금속 씨드층(26a)을 이용하여 도금 공정이 수행된다. 도금 공정에 의하여 금속 씨드층(26a) 상에는 제1 금속, 예를 들면, 구리가 도금되어 제1 전극(20)이 형성된다. 제1 전극(20)은 제1 리세스(4)의 내부에 배치된 제1 전극부(22) 및 상기 제1 전극부(22)와 일체로 형성되며 반도체 칩 몸체(10)의 제1 면(1) 상에 형성된 본딩 패드와 전기적으로 연결된 제2 전극부(22)를 갖는다.
제1 전극(20)이 형성된 후, 포토레지스트 패턴(29)은 애싱 공정 및/또는 스트립 공정에 의하여 금속 씨드층(26a)으로부터 제거된다.
포토레지스트 패턴(29)이 제거된 후, 금속 씨드층(26a)은 제1 전극(20)을 패턴 마스크로 이용하여 패터닝 되어 금속 씨드 패턴(26)이 제1 전극(20) 및 반도체 칩 몸체(10) 사이에 형성된다.
도 11을 참조하면, 금속 씨드 패턴(26)이 형성된 후, 반도체 칩 몸체(10)의 두께를 감소시키는 공정이 수행된다. 반도체 칩 몸체(10)의 두께는 반도체 칩 몸체(10)의 제1 면(1)과 대향하는 제2 면(2)을 연마하는 화학적 기계적 연마(CMP) 공정 또는 제2 면(2)을 식각하는 에치 백 식각 공정 등에 의하여 감소 될 수 있다.
도 12를 참조하면, 반도체 칩 몸체(10)의 두께를 감소시킨 후, 반도체 칩 몸체(10)의 제2 면(2)에는 제2 리세스(5)가 형성된다. 제2 리세스(5)는 제1 전극(20)과 대응하는 위치에 형성된다. 제2 리세스(5)는, 예를 들어, 포토리소그라피 공정 에 의하여 형성될 수 있다. 제2 리세스(5)에 의하여 형성된 반도체 칩 몸체(10)의 내측면은 제2 면(2)에 대하여 경사지게 형성된다. 예를 들어, 제2 리세스(5)에 의하여 형성된 반도체 칩 몸체(10)의 내측면은 원뿔대 형상을 가질 수 있다.
제2 리세스(5)가 형성된 후, 제2 리세스(5) 내에는, 예를 들어, 제2 금속으로 이루어진 제2 전극(30)이 형성된다. 본 실시예에서, 제2 금속은, 예를 들어, 솔더일 수 있다. 제2 전극(30)을 형성하기 위해서, 제2 리세스(5) 내에는 솔더를 포함하는 솔더 페이스트(미도시)가 채워지고, 솔더 페이스트는 리플로우 공정 등에 의하여 용융되어 제2 리세스(5) 내에는 제1 전극(20)과 전기적으로 연결된 제2 전극(30)이 형성된다.
한편, 솔더를 포함하는 제2 전극(30)의 단부는 제2 면(2)으로부터 소정 높이로 돌출될 수 있다.
도 3을 다시 참조하면, 제1 전극(20) 및 제2 전극(30)을 갖는 반도체 칩(40)이 제조된 후, 반도체 칩(40)은 접속 패드(52) 및 볼 랜드(54)를 포함하는 기판(50) 상에 실장 된다.
예를 들어, 기판(50)의 접속 패드(52) 상에는 반도체 칩(40)의 제2 전극(30)이 전기적으로 연결될 수 있다. 이와 다르게, 제2 전극(30)이 접속 패드(52)에 전기적으로 연결된 반도체 칩(40)의 제1 전극(30)에는 다른 반도체 칩(40)의 제2 전극(30)이 다시 전기적으로 연결되어 스택 패키지를 제조할 수 있다.
한편, 도 4를 다시 참조하면, 기판(50)의 접속 패드(52) 상에는 반도체 칩(40)의 제1 전극(20)이 전기적으로 연결될 수 있다. 이와 다르게, 제1 전극(20) 이 접속 패드(52)에 전기적으로 연결된 반도체 칩(40)의 제2 전극(30)에는 다른 반도체 칩(40)의 제1 전극(20)이 다시 전기적으로 연결되어 스택 패키지를 제조할 수 있다.
이상에서 상세하게 설명한 바에 의하면, 반도체 칩의 양쪽면에 고융점 금속을 포함하는 제1 전극 및 제1 전극과 연결되며 저융점 금속을 포함하는 제2 전극을 각각 형성하여, 제1 및 제2 전극들 및 반도체 칩의 손상을 억제, 제1 및 제2 전극들을 형성하는데 소요되는 시간 단축 및 적어도 2 개의 반도체 칩들이 적층된 상태에서 반도체 칩들간 결합력을 크게 향상시키는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (19)

  1. 제1 면 상에 형성된 본딩 패드를 갖는 반도체 칩 몸체;
    상기 제1 면에 배치된 제1 리세스 내에 형성되며, 상기 본딩 패드와 전기적으로 연결된 제1 전극; 및
    상기 제1 면과 대향 하는 제2 면에 배치된 제2 리세스에 형성되며 상기 제1 전극과 연결된 제2 전극을 갖는 반도체 칩을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 전극은 상기 제1 리세스 내에 배치된 제1 전극부 및 상기 제1 면 상에 배치된 제2 전극부를 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제2 전극은 상기 제2 리세스 내에서 원뿔대 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 전극은 금속 씨드 패턴을 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1 전극은 제1 금속을 포함하고 상기 제2 전극은 제2 금속을 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 반도체 칩이 실장 되는 접속 패드를 갖는 기판을 포함하며, 상기 반도체 칩의 상기 제2 전극은 상기 접속 패드에 접속되는 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 반도체 칩이 실장 되는 접속 패드를 갖는 기판을 포함하며, 상기 반도체 칩의 상기 제1 전극은 상기 접속 패드에 접속되는 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    적어도 2 개의 상기 반도체 칩들이 실장 되는 기판을 포함하며, 상기 기판과 접촉되는 하부 반도체 칩의 제2 전극은 상기 기판의 접속 패드와 접속되고, 상기 하부 반도체 칩의 제1 전극은 상기 하부 반도체 칩의 상부에 배치된 상부 반도체 칩의 제2 전극과 전기적으로 접속된 것을 특징으로 하는 반도체 패키지.
  9. 제1항에 있어서,
    적어도 2 개의 상기 반도체 칩들이 실장 되는 기판을 포함하며, 상기 기판과 접촉되는 하부 반도체 칩의 제1 전극은 상기 기판의 접속 패드와 접속되고, 상기 하부 반도체 칩의 제2 전극은 상기 하부 반도체 칩의 상부에 배치된 상부 반도체 칩의 제1 전극과 전기적으로 접속된 것을 특징으로 하는 반도체 패키지.
  10. 반도체 칩의 제1 면에 형성된 제1 리세스에 제1 전극을 형성하는 단계; 및
    상기 제1 면과 대향 하는 제2 면에 형성된 제2 리세스에 상기 제1 전극과 전기적으로 연결되는 제2 전극을 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.
  11. 제10항에 있어서, 상기 제1 전극을 형성하는 단계는
    상기 제1 면 및 제1 리세스를 덮는 금속 씨드층을 형성하는 단계; 및
    상기 제1 면 상에 상기 제1 리세스를 노출하는 개구를 갖는 포토레지스트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  12. 제10항에 있어서,
    상기 제1 전극은 도금에 의하여 형성된 구리층을 포함하고 상기 제2 전극은 솔더를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  13. 제10항에 있어서, 상기 제1 전극 및 제2 전극을 형성하는 단계 사이에,
    상기 제1 면과 대향 하는 제2 면을 연마하여 상기 반도체 칩의 두께를 감소시키는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  14. 제10항에 있어서, 상기 제2 전극을 형성하는 단계는
    상기 제1 전극을 노출하는 제2 리세스를 형성하는 단계;
    상기 제2 리세스 내부에 솔더를 채우는 단계; 및
    상기 솔더를 용융시키는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  15. 제14항에 있어서, 상기 제2 리세스를 형성하는 단계에서,
    상기 제2 리세스에 의하여 형성된 상기 반도체 칩의 내측면은 상기 제2 면에 대하여 경사지게 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  16. 제10항에 있어서,
    상기 제2 전극은 상기 제2 면으로부터 돌출된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  17. 제10항에 있어서,
    상기 반도체 칩을 상기 기판에 실장 하는 단계를 포함하며, 상기 기판에는 적어도 2 개의 상기 반도체 칩이 적층 되고 상기 각 반도체 칩들의 상기 제1 및 제2 전극들은 전기적으로 연결된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  18. 제17항에 있어서,
    상기 기판은 접속 패드를 갖고, 적층 된 상기 반도체 칩들 중 상기 기판과 접촉되는 반도체 칩의 상기 제1 전극은 상기 접속 패드에 전기적으로 접속되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  19. 제17항에 있어서,
    상기 기판은 접속 패드를 갖고, 적층 된 상기 반도체 칩들 중 상기 기판과 접촉되는 반도체 칩의 상기 제2 전극은 상기 접속 패드에 전기적으로 접속되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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