JP2001332861A - 多層基板 - Google Patents
多層基板Info
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- JP2001332861A JP2001332861A JP2000147998A JP2000147998A JP2001332861A JP 2001332861 A JP2001332861 A JP 2001332861A JP 2000147998 A JP2000147998 A JP 2000147998A JP 2000147998 A JP2000147998 A JP 2000147998A JP 2001332861 A JP2001332861 A JP 2001332861A
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- wiring
- microstrip
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- insulating layer
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- Production Of Multi-Layered Print Wiring Board (AREA)
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Abstract
(57)【要約】
【課題】 マイクロストリップアンテナとマイクロスト
リップラインとを一体に形成しても小型化が可能な多層
基板を提供する。 【解決手段】 絶縁層１３及び絶縁層１３を挟んで積層
された配線層２３，２４には、ミリ波帯の電波を送受す
るマイクロストリップアンテナを形成し、絶縁層１１及
び絶縁層１１を挟んで積層された配線層２１，２２に
は、ミリ波帯の送受信信号を伝送，処理するためのミリ
波回路を構成するマイクロストリップラインを形成す
る。そして、絶縁層１１の層厚ｈ１を、配線層２１，２
２に形成されたマイクロストリップラインが配線層２１
に形成された他のアナログ回路の配線パタンとの整合が
取りやすく且つ充分に小さい線路幅となるように設定
し、絶縁層１３の層厚ｈ２を、マイクロストリップアン
テナにて充分なアンテナ利得が得られるように設定す
る。
リップラインとを一体に形成しても小型化が可能な多層
基板を提供する。 【解決手段】 絶縁層１３及び絶縁層１３を挟んで積層
された配線層２３，２４には、ミリ波帯の電波を送受す
るマイクロストリップアンテナを形成し、絶縁層１１及
び絶縁層１１を挟んで積層された配線層２１，２２に
は、ミリ波帯の送受信信号を伝送，処理するためのミリ
波回路を構成するマイクロストリップラインを形成す
る。そして、絶縁層１１の層厚ｈ１を、配線層２１，２
２に形成されたマイクロストリップラインが配線層２１
に形成された他のアナログ回路の配線パタンとの整合が
取りやすく且つ充分に小さい線路幅となるように設定
し、絶縁層１３の層厚ｈ２を、マイクロストリップアン
テナにて充分なアンテナ利得が得られるように設定す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロストリッ
プライン及びマイクロストリップアンテナが一体に形成
される多層基板に関する。
プライン及びマイクロストリップアンテナが一体に形成
される多層基板に関する。
【０００２】
【従来の技術】近年、障害物や先行車両を検出する車載
レーダや、ノンストップで有料道路等の料金徴収を行う
料金自動徴収システム（ＥＴＣ）等、ミリ波帯やマイク
ロ波帯の電波を利用した様々な装置や応用システムが提
案されている。
レーダや、ノンストップで有料道路等の料金徴収を行う
料金自動徴収システム（ＥＴＣ）等、ミリ波帯やマイク
ロ波帯の電波を利用した様々な装置や応用システムが提
案されている。
【０００３】これらミリ波やマイクロ波を扱う高周波回
路では、集積回路技術又はプリント配線技術を用いて基
板上に平面的に形成でき、量産性，再現性，経済性に優
れたマイクロストリップラインやマイクロストリップア
ンテナが多用されている。
路では、集積回路技術又はプリント配線技術を用いて基
板上に平面的に形成でき、量産性，再現性，経済性に優
れたマイクロストリップラインやマイクロストリップア
ンテナが多用されている。
【０００４】
【発明が解決しようとする課題】ところで、マイクロス
トリップラインやマイクロストリップアンテナは、図２
に示すように、誘電体からなる基板３０の一方の面をグ
ランド層３２とし、他方の面にストリップ導体３４を形
成した構造を有しており、その特性は、基板３０の材質
（特に比誘電率εｒ）や層厚ｈによって決まる。一般的
に、マイクロストリップラインでは、基板３０の比誘電
率εｒが高く板厚ｈが小さいほど線路幅Ｗ（ひいては回
路面積）を小さくでき、一方、マイクロストリップアン
テナでは、基板３０の比誘電率εｒが低く板厚ｈが大き
いほどアンテナ利得が向上することが知られている。
トリップラインやマイクロストリップアンテナは、図２
に示すように、誘電体からなる基板３０の一方の面をグ
ランド層３２とし、他方の面にストリップ導体３４を形
成した構造を有しており、その特性は、基板３０の材質
（特に比誘電率εｒ）や層厚ｈによって決まる。一般的
に、マイクロストリップラインでは、基板３０の比誘電
率εｒが高く板厚ｈが小さいほど線路幅Ｗ（ひいては回
路面積）を小さくでき、一方、マイクロストリップアン
テナでは、基板３０の比誘電率εｒが低く板厚ｈが大き
いほどアンテナ利得が向上することが知られている。
【０００５】つまり、同一基板上にマイクロストリップ
アンテナとマイクロストリップラインとを形成する場
合、アンテナ利得を確保する必要があることから、通
常、基板の板厚ｈは、マイクロストリップアンテナに適
するように設定される。その結果、マイクロストリップ
ラインの線路幅Ｗが必要以上に大きくなり、回路（基
板）面積ひいては装置が大型化してしまうという問題が
あった。
アンテナとマイクロストリップラインとを形成する場
合、アンテナ利得を確保する必要があることから、通
常、基板の板厚ｈは、マイクロストリップアンテナに適
するように設定される。その結果、マイクロストリップ
ラインの線路幅Ｗが必要以上に大きくなり、回路（基
板）面積ひいては装置が大型化してしまうという問題が
あった。
【０００６】本発明は、上記問題点を解決するために、
マイクロストリップアンテナとマイクロストリップライ
ンとを一体に形成しても小型化が可能な多層基板を提供
することを目的とする。
マイクロストリップアンテナとマイクロストリップライ
ンとを一体に形成しても小型化が可能な多層基板を提供
することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
の発明である請求項１記載の多層基板は、ｎ（ｎは２以
上の整数）層の絶縁層を介して積層されたｎ＋１層の配
線層を有している。そして、最も外側に位置する二つ絶
縁層のうち、一方の第１絶縁層では、その第１絶縁層の
両側に位置する配線層によりマイクロストリップライン
が形成され、他方の第２絶縁層では、その第２絶縁層の
両側に位置する配線層によりマイクロストリップアンテ
ナが形成されていると共に、第１絶縁層と第２絶縁層と
は異なる層厚を有している。
の発明である請求項１記載の多層基板は、ｎ（ｎは２以
上の整数）層の絶縁層を介して積層されたｎ＋１層の配
線層を有している。そして、最も外側に位置する二つ絶
縁層のうち、一方の第１絶縁層では、その第１絶縁層の
両側に位置する配線層によりマイクロストリップライン
が形成され、他方の第２絶縁層では、その第２絶縁層の
両側に位置する配線層によりマイクロストリップアンテ
ナが形成されていると共に、第１絶縁層と第２絶縁層と
は異なる層厚を有している。
【０００８】つまり、本実施形態では、マイクロストリ
ップラインとマイクロストリップアンテナとは、互いに
異なった絶縁層を挟んで形成されているため、各絶縁層
の厚さを任意に設定することができ、互いに他の拘束を
受けることなく所望の特性を実現することが可能とな
る。
ップラインとマイクロストリップアンテナとは、互いに
異なった絶縁層を挟んで形成されているため、各絶縁層
の厚さを任意に設定することができ、互いに他の拘束を
受けることなく所望の特性を実現することが可能とな
る。
【０００９】従って、本発明の多層基板によれば、マイ
クロストリップラインとマイクロストリップアンテナと
を同一基板上に形成する場合に、マイクロストリップア
ンテナのアンテナ利得によらず、マイクロストリップラ
インの線路幅を任意に設定できるため、マイクロストリ
ップラインを含む回路の面積、ひいては当該多層基板の
面積を必要最小限の大きさとすることができる。
クロストリップラインとマイクロストリップアンテナと
を同一基板上に形成する場合に、マイクロストリップア
ンテナのアンテナ利得によらず、マイクロストリップラ
インの線路幅を任意に設定できるため、マイクロストリ
ップラインを含む回路の面積、ひいては当該多層基板の
面積を必要最小限の大きさとすることができる。
【００１０】なお、第１絶縁層と第２絶縁層とでは、ど
ちらが大きな層厚を有していてもよいが、充分に大きな
アンテナ利得が得られるようにする場合、通常、請求項
２記載のように、第１絶縁層より第２絶縁層の方が大き
な層厚となることが多い。また、配線層は、上述のよう
にｎ＋１層、即ち３層以上からなるが、３層構成とした
場合、第１絶縁層と第２絶縁層とが一つの配線層を介し
て隣接するため、この配線層が、第１絶縁層を用いて構
成されるマイクロストリップライン及び第２絶縁層を用
いて構成されるマイクロストリップアンテナの共通のグ
ランド層となる。
ちらが大きな層厚を有していてもよいが、充分に大きな
アンテナ利得が得られるようにする場合、通常、請求項
２記載のように、第１絶縁層より第２絶縁層の方が大き
な層厚となることが多い。また、配線層は、上述のよう
にｎ＋１層、即ち３層以上からなるが、３層構成とした
場合、第１絶縁層と第２絶縁層とが一つの配線層を介し
て隣接するため、この配線層が、第１絶縁層を用いて構
成されるマイクロストリップライン及び第２絶縁層を用
いて構成されるマイクロストリップアンテナの共通のグ
ランド層となる。
【００１１】ところで、マイクロストリップラインの場
合、第１絶縁層を介して対向する配線層は、ストリップ
導体と対向する一定の範囲にグランド層が形成されてい
ればよいが、マイクロストリップアンテナの場合、第２
絶縁層を介して対向する配線層は、安定したアンテナ特
性を得るためには、ストリップ導体と対向する配線層の
全面をグランド層とすることが望ましい。従って、配線
層を３層とした場合、共通のグランド層が形成される配
線層には、他の配線を行うことができない。
合、第１絶縁層を介して対向する配線層は、ストリップ
導体と対向する一定の範囲にグランド層が形成されてい
ればよいが、マイクロストリップアンテナの場合、第２
絶縁層を介して対向する配線層は、安定したアンテナ特
性を得るためには、ストリップ導体と対向する配線層の
全面をグランド層とすることが望ましい。従って、配線
層を３層とした場合、共通のグランド層が形成される配
線層には、他の配線を行うことができない。
【００１２】そこで、請求項３記載のように、配線層
は、４層以上からなることが望ましい。この場合、マイ
クロストリップラインとマイクロストリップアンテナと
で、グランド層を形成する配線層が異なったものとなる
ため、マイクロストリップラインのグランド層を形成す
る配線層には、空いた部分に他のアナログ回路やデジタ
ル回路の配線等を行うことが可能となり、回路（基板）
面積の更なる小型化を図ることができる。
は、４層以上からなることが望ましい。この場合、マイ
クロストリップラインとマイクロストリップアンテナと
で、グランド層を形成する配線層が異なったものとなる
ため、マイクロストリップラインのグランド層を形成す
る配線層には、空いた部分に他のアナログ回路やデジタ
ル回路の配線等を行うことが可能となり、回路（基板）
面積の更なる小型化を図ることができる。
【００１３】
【発明の実施の形態】以下に本発明の実施形態を図面と
共に説明する。図１は、本発明が適用された多層基板の
構成を表す断面図である。なお、本実施形態の多層基板
は、ミリ波帯（本実施形態では５．８ＧＨｚ帯）の電波
を送受する送受信器や送受信器を制御する制御回路等を
構成する回路素子が組み付けられるものである。
共に説明する。図１は、本発明が適用された多層基板の
構成を表す断面図である。なお、本実施形態の多層基板
は、ミリ波帯（本実施形態では５．８ＧＨｚ帯）の電波
を送受する送受信器や送受信器を制御する制御回路等を
構成する回路素子が組み付けられるものである。
【００１４】図１に示すように、本実施形態の多層基板
１０は、誘電体物質（本実施形態では比誘電率εｒ＝
３．９）からなる３つの絶縁層１１，１２，１３を介し
て、薄膜導体からなる４つの配線層２１，２２，２３，
２４が積層された４層基板として構成されている。
１０は、誘電体物質（本実施形態では比誘電率εｒ＝
３．９）からなる３つの絶縁層１１，１２，１３を介し
て、薄膜導体からなる４つの配線層２１，２２，２３，
２４が積層された４層基板として構成されている。
【００１５】このうち、絶縁層１３及びこの絶縁層１３
を挟んで積層された配線層２３，２４には、マイクロス
トリップアンテナが形成されている。即ち、外部に面し
た配線層２４は、送受すべき周波数帯に応じた大きさの
パッチアンテナとして構成され、配線層２３は、その全
面がグランド層として構成されている。
を挟んで積層された配線層２３，２４には、マイクロス
トリップアンテナが形成されている。即ち、外部に面し
た配線層２４は、送受すべき周波数帯に応じた大きさの
パッチアンテナとして構成され、配線層２３は、その全
面がグランド層として構成されている。
【００１６】また、絶縁層１１及びこの絶縁層１１を挟
んで積層された配線層２１，２２には、マイクロストリ
ップアンテナを介して送受されるミリ波帯の信号を伝
送，処理するためのミリ波回路を構成するマイクロスト
リップラインが形成されている他、上述の送受信器や制
御回路を構成するアナログ回路及びデジタル回路の回路
素子を組み付けるための電極パタンや電極間の配線パタ
ン等が形成されている。
んで積層された配線層２１，２２には、マイクロストリ
ップアンテナを介して送受されるミリ波帯の信号を伝
送，処理するためのミリ波回路を構成するマイクロスト
リップラインが形成されている他、上述の送受信器や制
御回路を構成するアナログ回路及びデジタル回路の回路
素子を組み付けるための電極パタンや電極間の配線パタ
ン等が形成されている。
【００１７】なお、マイクロストリップラインは、外部
に面した配線層２１側に線路が形成され、配線層２２側
の線路と対向した所定範囲にグランド層が形成されてい
る。また、電極パタンや配線パタンは、配線層２１側だ
けでなく配線層２２側にも形成されている。
に面した配線層２１側に線路が形成され、配線層２２側
の線路と対向した所定範囲にグランド層が形成されてい
る。また、電極パタンや配線パタンは、配線層２１側だ
けでなく配線層２２側にも形成されている。
【００１８】そして、絶縁層１１の層厚ｈ１は、配線層
２１，２２に形成されたマイクロストリップラインが配
線層２１に形成された他のアナログ回路の配線パタンと
の整合が取りやすく且つ充分に小さい線路幅となるよう
に設定（本実施形態では０．５ｍｍ）され、一方、絶縁
層１３の層厚ｈ２は、マイクロストリップアンテナにて
充分なアンテナ利得が得られるように設定（本実施形態
では０．８ｍｍ）されている。
２１，２２に形成されたマイクロストリップラインが配
線層２１に形成された他のアナログ回路の配線パタンと
の整合が取りやすく且つ充分に小さい線路幅となるよう
に設定（本実施形態では０．５ｍｍ）され、一方、絶縁
層１３の層厚ｈ２は、マイクロストリップアンテナにて
充分なアンテナ利得が得られるように設定（本実施形態
では０．８ｍｍ）されている。
【００１９】このように構成された本実施形態の多層基
板１０によれば、マイクロストリップラインとマイクロ
ストリップアンテナとが、それぞれ別の絶縁層１１，１
３を利用して構成されているため、各絶縁層１１，１３
の層厚ｈ１，ｈ２を適宜設定することができる。その結
果、マイクロストリップライン及びマイクロストリップ
アンテナのそれぞれが所望の特性が得られるように設計
することができ、即ち、充分なアンテナ利得を確保しつ
つ、マイクロストリップラインの配線幅を必要最小限の
ものとして、回路（基板）面積を小さくすることができ
る。
板１０によれば、マイクロストリップラインとマイクロ
ストリップアンテナとが、それぞれ別の絶縁層１１，１
３を利用して構成されているため、各絶縁層１１，１３
の層厚ｈ１，ｈ２を適宜設定することができる。その結
果、マイクロストリップライン及びマイクロストリップ
アンテナのそれぞれが所望の特性が得られるように設計
することができ、即ち、充分なアンテナ利得を確保しつ
つ、マイクロストリップラインの配線幅を必要最小限の
ものとして、回路（基板）面積を小さくすることができ
る。
【００２０】なお、本実施形態では、配線層が４層構造
を有しているが、５層以上、或いは３層であってもよ
い。但し３層の場合には、マイクロストリップラインと
マイクロストリップアンテナとでグランド層を共有する
必要があるため、共有のグランド層となる配線層には、
他の回路の配線パタン等を形成できないが、５層以上で
あれば、４層構造の本実施形態の場合と同様に、内部配
線層にも他の回路の配線パタン等を形成できるため、回
路（基板）面積をより小さくすることができる。
を有しているが、５層以上、或いは３層であってもよ
い。但し３層の場合には、マイクロストリップラインと
マイクロストリップアンテナとでグランド層を共有する
必要があるため、共有のグランド層となる配線層には、
他の回路の配線パタン等を形成できないが、５層以上で
あれば、４層構造の本実施形態の場合と同様に、内部配
線層にも他の回路の配線パタン等を形成できるため、回
路（基板）面積をより小さくすることができる。
【図１】 実施形態の４層基板の構成を表す断面図であ
る。
る。
【図２】 一般的なマイクロストリップラインの構成を
表す斜視図である。
表す斜視図である。
１０…多層基板 １１〜１３…絶縁層 ２１〜２４
…配線層
…配線層
フロントページの続き Ｆターム(参考） 5E346 AA32 AA53 AA54 BB02 BB04 BB11 CC21 FF45 HH22 5J045 AB05 DA09 EA08 HA03 LA01 MA01 MA07 NA07
Claims (3)
- 【請求項１】 ｎ（ｎは２以上の整数）層の絶縁層を介
して積層されたｎ＋１層の配線層を有する多層基板にお
いて、 最も外側に位置する二つの絶縁層のうち、一方の第１絶
縁層では、該第１絶縁層の両側に位置する配線層により
マイクロストリップラインが形成され、他方の第２絶縁
層では、該第２絶縁層の両側に位置する配線層によりマ
イクロストリップアンテナが形成されていると共に、 前記第１絶縁層と前記第２絶縁層とは異なる層厚を有す
ることを特徴とする多層基板。 - 【請求項２】 前記第１絶縁層より前記第２絶縁層の方
が大きな層厚を有することを特徴とする請求項１記載の
多層基板。 - 【請求項３】 前記配線層が４層以上からなることを特
徴とする請求項１又は請求項２記載の多層基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000147998A JP2001332861A (ja) | 2000-05-19 | 2000-05-19 | 多層基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000147998A JP2001332861A (ja) | 2000-05-19 | 2000-05-19 | 多層基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001332861A true JP2001332861A (ja) | 2001-11-30 |
Family
ID=18654099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000147998A Pending JP2001332861A (ja) | 2000-05-19 | 2000-05-19 | 多層基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001332861A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109119402A (zh) * | 2017-06-23 | 2019-01-01 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
| CN113808957A (zh) * | 2021-09-17 | 2021-12-17 | 成都奕斯伟系统集成电路有限公司 | 芯片封装方法、芯片封装结构及电子设备 |
-
2000
- 2000-05-19 JP JP2000147998A patent/JP2001332861A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109119402A (zh) * | 2017-06-23 | 2019-01-01 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
| CN109119402B (zh) * | 2017-06-23 | 2023-06-09 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
| CN113808957A (zh) * | 2021-09-17 | 2021-12-17 | 成都奕斯伟系统集成电路有限公司 | 芯片封装方法、芯片封装结构及电子设备 |
| CN113808957B (zh) * | 2021-09-17 | 2024-05-03 | 成都奕成集成电路有限公司 | 芯片封装方法、芯片封装结构及电子设备 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060607 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090602 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091013 |