CN113808957A - 芯片封装方法、芯片封装结构及电子设备 - Google Patents
芯片封装方法、芯片封装结构及电子设备 Download PDFInfo
- Publication number
- CN113808957A CN113808957A CN202111091975.6A CN202111091975A CN113808957A CN 113808957 A CN113808957 A CN 113808957A CN 202111091975 A CN202111091975 A CN 202111091975A CN 113808957 A CN113808957 A CN 113808957A
- Authority
- CN
- China
- Prior art keywords
- layer
- antenna
- packaging
- chip
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 73
- 238000000034 method Methods 0.000 title claims abstract description 39
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 239000004020 conductor Substances 0.000 claims description 37
- 239000000758 substrate Substances 0.000 claims description 31
- 238000000465 moulding Methods 0.000 claims description 15
- 230000000149 penetrating effect Effects 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 10
- 150000001875 compounds Chemical class 0.000 claims description 9
- 239000000853 adhesive Substances 0.000 claims description 3
- 230000001070 adhesive effect Effects 0.000 claims description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 2
- 238000005476 soldering Methods 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 238000003475 lamination Methods 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 142
- 239000011247 coating layer Substances 0.000 description 5
- 238000012858 packaging process Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000003825 pressing Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 3
- 238000005553 drilling Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- WZZBNLYBHUDSHF-DHLKQENFSA-N 1-[(3s,4s)-4-[8-(2-chloro-4-pyrimidin-2-yloxyphenyl)-7-fluoro-2-methylimidazo[4,5-c]quinolin-1-yl]-3-fluoropiperidin-1-yl]-2-hydroxyethanone Chemical compound CC1=NC2=CN=C3C=C(F)C(C=4C(=CC(OC=5N=CC=CN=5)=CC=4)Cl)=CC3=C2N1[C@H]1CCN(C(=O)CO)C[C@@H]1F WZZBNLYBHUDSHF-DHLKQENFSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 238000010923 batch production Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000003245 working effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01Q—ANTENNAS, i.e. RADIO AERIALS
- H01Q1/00—Details of, or arrangements associated with, antennas
- H01Q1/12—Supports; Mounting means
- H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
- H01Q1/2283—Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Details Of Aerials (AREA)
Abstract
本申请提供的芯片封装方法、芯片封装结构及电子设备，通过将带有射频芯片的第一封装结构与通过半导体制成工艺整体形成的带有天线结构的第二封装结构进行压合，以形成射频芯片封装结构。由于第二封装结构为通过半导体制成工艺整体形成的，可以更精确地控制第二天线层中各第二天线线路结构的形成位置，从而使第二天线层中的第二天线线路结构和第一天线层中的第一天线线路结构能够精准对位，保证了压合以后整个射频芯片封装的工作信号带宽。
Description
技术领域
本申请涉及芯片封装技术领域，具体而言，涉及一种芯片封装方法、芯片封装结构及电子设备。
背景技术
随着电子技术的发展，电子设备总体上在向着高度集成化、小型化发展，对电子设备所使用的各种芯片的尺寸要求也随之越来越高。以射频芯片为例，为了减少芯片体积，一些射频芯片采用了微带天线(Microstrip Antenna)封装结构。在微带天线封装结构中，会使用贴片天线(Patch Antenna)，贴片天线由介质基片、辐射贴片和接地板等结构组成，其具有体积小、重量轻、易共形、易集成、成本低、适合批量生产等优势。但是，传统的贴片天线的封装工艺中对准精度存在局限性，在芯片体积减小到一定程度后，在封装过程中难以实现各层结构的精准对位，导致芯片的工作信号带宽受到影响。
发明内容
为了克服现有技术中的上述不足，本申请的目的在于提供一种芯片封装方法，所述方法包括：
提供一第一封装结构，所述第一封装结构包括射频芯片及第一塑封层，所述第一塑封层包裹所述射频芯片且暴露出所述射频芯片具有引脚的一面；
在所述第一封装结构暴露出所述射频芯片的引脚的一侧形成重布线层，所述重布线层中至少部分线路结构与所述射频芯片的引脚电性接触且形成扇出结构；
在所述重布线层远离所述第一封装结构的一侧形成第二塑封层，所述第二塑封层具有通过贯穿所述第二塑封层且填充有导电材料的第一通孔，所述第一通孔中的导电材料与至少部分所述重布线层的扇出结构电性连接；
提供第二封装结构，所述第二封装结构包括电介质层、第一天线层及半导体材料生成的第二天线层，所述第一天线层中的第一天线线路结构在所述第二天线层上的正投影，与所述第二天线层中的第二天线层结构至少部分重合；
将所述第二封装结构具有所述第一天线层的一侧与所述第二塑封层进行贴合，使至少部分所述第一天线线路结构通过所述第一通孔中的导电材料与所述重布线层电性连接。
在一种可能的实现方式中，所述第二封装结构具有第二通孔，所述第二通孔中具有导电材料，至少部分所述第一天线线路结构通过所述第二通孔中的导电材料与至少部分所述第二天线线路结构电性连接。
在一种可能的实现方式中，所述提供第二封装结构的步骤，包括：
提供一带核心基板；
在所述带核心基板上形成贯穿所述带核心基板的第二通孔；
在所述第二通孔中形成导电材料；
在所述带核心基板的两侧分别形成绝缘层；
在所述带核心基板的两侧的绝缘层上分别形成第一天线层及第二天线层，获得所述第二封装结构；其中，所述第二天线层中的至少部分第二天线线路结构通过所述第二通孔中的导电材料与至少部分所述第一天线线路结构电性连接。
在一种可能的实现方式中，所述提供第二封装结构的步骤，包括：
提供一第一临时载板；
在所述第一临时载板上形成第一天线层；
在所述第一天线层远离所述第一临时载板的一侧形成无芯基板；
从所述无芯基板远离所述第一天线层的一侧形成贯穿所述无心基板的第二通孔；
从所述无芯基板远离所述第一天线层的一侧形成第二天线层；其中，所述第二天线层中的至少部分第二天线线路结构通过所述第二通孔中与至少部分所述第一天线线路结构电性连接；
去除所述第一临时载板，获得所述第二封装结构。
在一种可能的实现方式中，所述提供一第一封装结构的步骤，包括：
提供待封装的射频芯片；
将所述射频芯片具有引脚的一侧通过粘合材料固定在临时载板上；
在所述射频芯片远离所述临时载板的一侧形成包裹所述射频芯片的第一塑封层；
去除所述临时载板，以暴露出所述射频芯片的引脚，形成所述第二封装结构。
在一种可能的实现方式中，所述射频芯片的引脚位置具有导电柱；所述在所述第二封装结构暴露出所述射频芯片的引脚的一侧形成重布线层的步骤，包括：
以所述导电柱作为对位标识，在所述第二封装结构暴露出所述射频芯片的引脚的一侧形成重布线层。
在一种可能的实现方式中，所述将所述第二封装结构具有所述第一天线层的一侧与所述第二塑封层进行贴合的步骤，包括：
以所述第一通孔作为对位标识，将所述第二封装结构具有所述第一天线层的一侧与所述第二塑封层进行贴合。
在一种可能的实现方式中，所述方法还包括：
在所述第二封装结构远离所述重布线层的一侧形成贯穿所述第一塑封层的第三通孔，所述第三通孔暴露出所述重布线层中的至少部分线路结构；
在所述第三通孔处形成与所述重布线层电性接触的焊锡凸块。
本申请的另一目的在于提供一种芯片封装结构，所述芯片封装结构通过本申请提供的所述芯片封装方法制成。
本申请的另一目的在于提供一种电子设备，所述电子设备包括本申请提供的所述芯片封装结构。
相对于现有技术而言，本申请具有以下有益效果：
本申请提供的芯片封装方法、芯片封装结构及电子设备，通过将带有射频芯片的第一封装结构与通过半导体制成工艺整体形成的带有天线结构的第二封装结构进行压合，以形成射频芯片封装结构。由于第二封装结构为通过半导体制成工艺整体形成的，可以更精确地控制第二天线层中各第二天线线路结构的形成位置，从而使第二天线层中的第二天线线路结构和第一天线层中的第一天线线路结构能够精准对位，保证了压合以后整个射频芯片封装的工作信号带宽。
进一步地，通过这种方式，还可以在电介质层上设置通孔并填充导电材料作为连接第一天线线路结构和第二天线线路结构的馈电线，从而可以扩展射频芯片的工作带宽。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本申请实施例提供的芯片封装方法的步骤流程示意图；
图2-图13为本申请实施例提供的芯片封装过程的场景示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本申请的描述中，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
此外，术语“水平”、“竖直”、“悬垂”等术语并不表示要求部件绝对水平或悬垂，而是可以稍微倾斜。如“水平”仅仅是指其方向相对“竖直”而言更加水平，并不是表示该结构一定要完全水平，而是可以稍微倾斜。
在本申请的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
请参见图1，图1为本实施例提供的一种芯片封装方法的步骤流程示意图，下面对该方法的各个步骤进行详细阐述。
步骤S110，提供一第一封装结构10，所述第一封装结构10包括射频芯片100及第一塑封层120。其中，所述第一塑封层120包裹所述射频芯片100且暴露出所述射频芯片100具有引脚110的一面。
请参见图2，在本实施例中，所述第一封装结构10可以包括射频芯片100及第一塑封层120。其中，所述射频芯片100具有一引脚面，该引脚面上设置有至少一个需要与天线结构连接的引脚110。需要说明的是，为了方便表述，本实施例提供的附图中仅示出了所述射频芯片100中需要与天线结构连接的引脚110，所述射频芯片100还可以具有未在附图中示出的其他引脚110，例如，需要与其他结构连接的引脚110或者需从整个芯片封装结构引出的引脚110。
所述第一塑封层120可以包裹所述射频芯片100除引脚面以外的其他面。
可选地，在本实施例中，多个所述射频芯片100可以由统一的制程步骤制成，形成于一个晶圆上。后续多个所述射频芯片100可以由统一的封装工艺进行封装，为方便描述，在本实施例中以对一个射频芯片100的封装过程为例进行阐述，同一晶圆上其他射频芯片100的封装过程均大致相同或相似，在本实施例中不再一一赘述。
步骤S120，在所述第一封装结构10暴露出所述射频芯片100的引脚110的一侧形成重布线层20。其中，所述重布线层20中至少部分线路结构与所述射频芯片100的引脚110电性连接且形成扇出结构210。
请参照图3，在本实施例中，所述重布线层20可以包括至少一个与所述射频芯片100的引脚110电性连接扇出结构210。所述扇出结构210可以为导电金属形成的线路层结构，例如，由铜形成的线路结构。所述重布线层20中不同的扇出结构210可以和不同的引脚110连接，不同的扇出结构210之间可以由钝化材料相互电性隔离。
步骤S130，在所述重布线层20远离所述第二封装结构的一侧形成第二塑封层30，并在所述第二塑封层30远离所述重布线层20的一侧形成第一天线层40。其中，所述第一天线层40中的第一天线线路结构410通过贯穿所述第二塑封层30且填充有导电材料的第一通孔310与所述重布线层20的至少部分扇出结构210电性连接。
请参照图4，在本实施例中，所述第一通孔310可以为贯穿封装材料的模塑通孔(Through Molding Via，TMV)，第一通孔310的位置可以与所述重布线层20中至少一个所述扇出结构210的位置对应。示例性地，可以通过电镀或打印金属材料的方式在所述第一通孔310的孔壁上形成导电材料，或者可以直接向所述第一通孔310内填充导电材料，从而使所述第一通孔310中的导电材料与所述扇出结构210电性连接。
在一个例子中，可以先在所述重布线层20远离所述第一塑封层120的一侧形成第二塑封层30。再从所述第二塑封层30远离所述重布线层20的一侧，形成贯穿所述第二塑封层30的第一通孔310。接着在所述第一通孔310中形成导电材料，使所述第一通孔310中的导电材料与所述重布线层20电性连接。
步骤S140，提供第二封装结构，所述第二封装结构包括电介质层50、第一天线层40及半导体材料形成的第二天线层60，所述第一天线层40中的第一天线线路结构410在所述第二天线层60上的正投影，与所述第二天线层60中的第二天线线路结构610至少部分重合。
请结合参照图5，在本实施例中，可以预先生成所述第二封装结构。其中，在生成所述第二封装结构时，可以通过半导体制造工艺形成所述第二天线层60。具体地，在形成所述电介质层50之后，可以通过光刻的方式在所述电介质层50上形成所述第二天线层60。例如，可以在所述电介质层50上形成半导体导电材料层，并在所述半导体导电材料上形成光阻涂布层。接着，配合预设的掩膜板对所述光阻涂布层进行曝光，并去除所述光阻涂布层被曝光的部分。然后对所述半导体导电材料层进行刻蚀，去除所述半导体导电材料层未被所述光阻涂布层覆盖的部分，形成所述第二天线线路结构610。再对所述半导体导电材料层上覆盖的所述光阻涂布层进行剥膜处理，暴露所述第二天线线路结构610。
步骤S150，将所述第二封装结构具有所述第一天线层40的一侧与所述第二塑封层30进行贴合，使至少部分所述第一天线线路结构410通过所述第一通孔310中的导电材料与所述重布线层20电性连接。
在本实施例中，可以采用压合的方式将所述第二封装结构贴合至所述第二塑封层30，形成如图6所示的结构。在贴合过程中将所述第一天线层40中的第一天线线路结构410与所述第二塑封层30上的第一通孔310对齐，从而使得压合以后所述第一通孔310中的导电材料与所述第一天线线路结构410电性连接，进而实现所述重布线层20的扇出结构210与所述第一天线层40之间的电性连接。
在压合过程中，可以将所述第二塑封层30上的第一通孔310作为对准标识进行压合，从而可以提高所述第二封装结构的压合对准精度。
基于上述设计，在本实施例中预先通过半导体制备流程生成具有天线结构的所述第二封装结构，然后将第二封装结构与第一封装结构10压合。相较于现有技术中在重布线层20之上压合电介质层50，再在电介质层50上压合印刷线路板形成贴片天线的方式，本实施例中采用光刻半导体的方式形成整体性的第二塑封层30，可以准确地控制第二天线线路结构610的形成位置，从而使第二天线层60中的第二天线线路结构610和第一天线层40中的第一天线线路结构410能够精准对位，保证射频芯片100的工作信号带宽。
在一些可能的实现方式中，请参照图7，所述第二封装结构具有第二通孔510，所述第二通孔510可以贯穿所述电介质层50。所述第二通孔510中具有导电材料，至少部分所述第一天线线路结构410通过所述第二通孔510中的导电材料与至少部分所述第二天线线路结构610电性连接。
所述第二通孔510中的导电材料可以作为馈电线，如此，在所述第二封装结构压合至所述第二塑封层30后，可以由所述第二天线线路结构610、所述第二通孔510中的导电材料、所述第一天线线路结构410及所述第一通孔310中的导电材料形成类似平板倒F天线(Planar Inverted F-Antenna，PIFA)形式的具有馈电线的天线结构，从而使整个射频芯片100可以在更高的信号频段具有更好的工作效果，扩展了射频芯片100的工作带宽。
在一种可能的实现方式中，所述电介质层50可以为无芯基板51。可以通过以下方式在形成所述第二封装结构。
先提供一第一临时载板，并在所述第一临时载板上形成第一天线层40。再在所述第一天线层40远离所述第一临时载板的一侧形成无芯基板51，并从所述无芯基板51远离所述第一天线层40的一侧形成贯穿所述无心基板41的第二通孔510。
然后从所述无芯基板51远离所述第一天线层40的一侧形成第二天线层60。在形成所述第二天线层60时，所述第二天线层60中的至少部分第二天线线路结构610通过所述第二通孔510中与至少部分所述第一天线线路结构410电性连接。最后去除所述第一临时载板获得如图8所示的所述第二封装结构。
在一种可能的实现方式中，所述电介质层50可以包括带核心基板52及其两侧绝缘层53和绝缘层54。可以通过以下方式在形成所述第二封装结构。
先提供一带核心基板52，并在所述带核心基板52上形成贯穿所述带核心基板52的第二通孔510。再在所述第二通孔510中形成导电材料，例如，可以通过电镀或者化学镀的方式在所述第二通孔510的内壁上形成导电材料。然后在所述带核心基板的两侧分别形成绝缘层53和绝缘层54，其中，绝缘层53和绝缘层54可以通过压合ABF材料、片状塑封工艺或者直接塑封形成。
最后在所述带核心基板的两侧的绝缘层53和绝缘层54上分别形成第一天线层40及第二天线层60，获得所述第二封装结构。在形成所述第一天线层40和所述第二天线层60时，所述第二天线层60中的至少部分第二天线线路结构610通过所述第二通孔510中的导电材料与至少部分所述第一天线线路结构410电性连接。
在一个例子之中，所述第二封装结构可以用过Substrate工艺制成，所述第二通孔610可以采用激光打孔或其他打孔方式形成。在另一个例子中，所述第二封装结构可以通过扇出工艺制成，所述第二通孔610可以通过光刻的方式形成。
在一些可能的实现方式中，请参照图10，在步骤S150之后，还可以在所述第一封装结构10远离所述重布线层20的一侧形成贯穿所述第一塑封层120的第三通孔130，所述第三通孔130暴露出所述重布线层20的至少部分线路结构。然后，在所述第三通孔130处形成与所述重布线层20电性连接的焊锡凸块70。
在一种可能的实现方式中，在步骤S110中，可以通过以下步骤获得所述第一封装结构10。
请参照图11，先提供一待封装的射频芯片100，将所述射频芯片100具有引脚110的一侧固定在第二临时载板910上。在该步骤中，可以通过粘合材料920将所述射频芯片100固定在所述第二临时载板910上。
接着，在所述射频芯片100远离所述第二临时载板910的一侧形成包裹所述射频芯片100的第一塑封层120。在该步骤中，由于所述射频芯片100具有引脚110的一面是贴合在所述第二临时载板910上的，因此在形成所述第一塑封层120时，所述第一塑封层120可以包裹所述射频芯片100除引脚面以外的。
然后，请参照图12，去除所述第二临时载板910，以暴露出所述射频芯片100的引脚110，形成所述第一封装结构10。在该步骤中，去除所述第二临时载板910后，即可形成暴露出所述引脚110的第一封装结构10。
在一种可能的实现方式中，请参照图13，所述射频芯片100的引脚110位置具有导电柱140。在形成所述重布线层20时，可以以所述导电柱140作为对位标识，在所述第一封装结构10暴露出所述射频芯片100的引脚110的一侧形成重布线层20。如此，可以提高所述重布线层20的对位精度。
本实施例还提供一种芯片封装结构，所述芯片封装结构通过本实施例提供的所述芯片封装方法制成。
本实施例还提供一种电子设备，所述电子设备包括本实施例提供的所述芯片封装结构。
综上所述，本申请提供的芯片封装方法、芯片封装结构及电子设备，通过在形成天线结构时，在第一天线层上形成第三塑封层作为电介质层，然后在第三塑封层上通过光刻的方式形成半导体材料的第二天线层。如此，可以更精确地控制第二天线层中各第二天线线路结构的形成位置，从而使第二天线层中的第二天线线路结构和第一天线层中的第一天线线路结构能够精准对位，保证了射频芯片的工作信号带宽。
进一步地，通过这种方式，还可以在第三塑封层上设置通孔并填充导电材料作为连接第一天线线路结构和第二天线线路结构的馈电线，从而可以扩展射频芯片的工作带宽。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上所述，仅为本申请的各种实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应所述以权利要求的保护范围为准。
Claims (10)
1.一种芯片封装方法，其特征在于，所述方法包括：
提供一第一封装结构，所述第一封装结构包括射频芯片及第一塑封层，所述第一塑封层包裹所述射频芯片且暴露出所述射频芯片具有引脚的一面；
在所述第一封装结构暴露出所述射频芯片的引脚的一侧形成重布线层，所述重布线层中至少部分线路结构与所述射频芯片的引脚电性接触且形成扇出结构；
在所述重布线层远离所述第一封装结构的一侧形成第二塑封层，所述第二塑封层具有通过贯穿所述第二塑封层且填充有导电材料的第一通孔，所述第一通孔中的导电材料与至少部分所述重布线层的扇出结构电性连接；
提供第二封装结构，所述第二封装结构包括电介质层、第一天线层及半导体材料生成的第二天线层，所述第一天线层中的第一天线线路结构在所述第二天线层上的正投影，与所述第二天线层中的第二天线层结构至少部分重合；
将所述第二封装结构具有所述第一天线层的一侧与所述第二塑封层进行贴合，使至少部分所述第一天线线路结构通过所述第一通孔中的导电材料与所述重布线层电性连接。
2.根据权利要求1所述的方法，其特征在于，所述第二封装结构具有第二通孔，所述第二通孔中具有导电材料，至少部分所述第一天线线路结构通过所述第二通孔中的导电材料与至少部分所述第二天线线路结构电性连接。
3.根据权利要求2所述的方法，其特征在于，所述提供第二封装结构的步骤，包括：
提供一带核心基板；
在所述带核心基板上形成贯穿所述带核心基板的第二通孔；
在所述第二通孔中形成导电材料；
在所述带核心基板的两侧分别形成绝缘层；
在所述带核心基板的两侧的绝缘层上分别形成第一天线层及第二天线层，获得所述第二封装结构；其中，所述第二天线层中的至少部分第二天线线路结构通过所述第二通孔中的导电材料与至少部分所述第一天线线路结构电性连接。
4.根据权利要求2所述的方法，其特征在于，所述提供第二封装结构的步骤，包括：
提供一第一临时载板；
在所述第一临时载板上形成第一天线层；
在所述第一天线层远离所述第一临时载板的一侧形成无芯基板；
从所述无芯基板远离所述第一天线层的一侧形成贯穿所述无心基板的第二通孔；
从所述无芯基板远离所述第一天线层的一侧形成第二天线层；其中，所述第二天线层中的至少部分第二天线线路结构通过所述第二通孔中与至少部分所述第一天线线路结构电性连接；
去除所述第一临时载板，获得所述第二封装结构。
5.根据权利要求1所述的方法，其特征在于，所述提供一第一封装结构的步骤，包括：
提供待封装的射频芯片；
将所述射频芯片具有引脚的一侧通过粘合材料固定在第二临时载板上；
在所述射频芯片远离所述第二临时载板的一侧形成包裹所述射频芯片的第一塑封层；
去除所述第二临时载板，以暴露出所述射频芯片的引脚，形成所述第二封装结构。
6.根据权利要求5所述的方法，其特征在于，所述射频芯片的引脚位置具有导电柱；所述在所述第二封装结构暴露出所述射频芯片的引脚的一侧形成重布线层的步骤，包括：
以所述导电柱作为对位标识，在所述第二封装结构暴露出所述射频芯片的引脚的一侧形成重布线层。
7.根据权利要求5所述的方法，其特征在于，所述将所述第二封装结构具有所述第一天线层的一侧与所述第二塑封层进行贴合的步骤，包括：
以所述第一通孔作为对位标识，将所述第二封装结构具有所述第一天线层的一侧与所述第二塑封层进行贴合。
8.根据权利要求1所述的方法，其特征在于，所述方法还包括：
在所述第二封装结构远离所述重布线层的一侧形成贯穿所述第一塑封层的第三通孔，所述第三通孔暴露出所述重布线层中的至少部分线路结构；
在所述第三通孔处形成与所述重布线层电性接触的焊锡凸块。
9.一种芯片封装结构，其特征在于，所述芯片封装结构通过权利要求1-8任意一项所述的芯片封装方法制成。
10.一种电子设备，其特征在于，所述电子设备包括权利要求9所述的芯片封装结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111091975.6A CN113808957B (zh) | 2021-09-17 | 2021-09-17 | 芯片封装方法、芯片封装结构及电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111091975.6A CN113808957B (zh) | 2021-09-17 | 2021-09-17 | 芯片封装方法、芯片封装结构及电子设备 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113808957A true CN113808957A (zh) | 2021-12-17 |
| CN113808957B CN113808957B (zh) | 2024-05-03 |
Family
ID=78939510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111091975.6A Active CN113808957B (zh) | 2021-09-17 | 2021-09-17 | 芯片封装方法、芯片封装结构及电子设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113808957B (zh) |
Citations (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001332861A (ja) * | 2000-05-19 | 2001-11-30 | Denso Corp | 多層基板 |
| JP2002084071A (ja) * | 2000-06-22 | 2002-03-22 | Ngk Spark Plug Co Ltd | 配線基板 |
| US20040178482A1 (en) * | 2003-03-11 | 2004-09-16 | Bolken Todd O. | Techniques for packaging a multiple device component |
| JP2005039227A (ja) * | 2003-07-03 | 2005-02-10 | Matsushita Electric Ind Co Ltd | 半導体内蔵モジュールとその製造方法 |
| US20080284655A1 (en) * | 2007-05-16 | 2008-11-20 | Siavash Alamouti | Mm-wave scanning antenna |
| US20090188703A1 (en) * | 2008-01-25 | 2009-07-30 | Ibiden Co., Ltd. | Multilayer wiring board and method of manufacturing the same |
| US20130270348A1 (en) * | 2012-04-17 | 2013-10-17 | Christian Zenz | Rfid circuit and method |
| US20140145883A1 (en) * | 2012-11-26 | 2014-05-29 | International Business Machines Corporation | Millimeter-wave radio frequency integrated circuit packages with integrated antennas |
| CN104091789A (zh) * | 2014-06-27 | 2014-10-08 | 南通富士通微电子股份有限公司 | 射频模块 |
| US20160155730A1 (en) * | 2014-12-01 | 2016-06-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor Devices, Multi-Die Packages, and Methods of Manufacture Thereof |
| US20180337148A1 (en) * | 2017-05-19 | 2018-11-22 | Samsung Electro-Mechanics Co., Ltd. | Composite antenna substrate and semiconductor package module |
| CN109244641A (zh) * | 2018-08-07 | 2019-01-18 | 清华大学 | 封装天线及其制造方法 |
| KR20190019803A (ko) * | 2017-08-18 | 2019-02-27 | 삼성전기주식회사 | 팬-아웃 반도체 패키지 |
| JP2019114851A (ja) * | 2017-12-21 | 2019-07-11 | 國家中山科學研究院 | マルチバンドアンテナパッケージ構造、その製造方法および通信装置 |
| CN110491864A (zh) * | 2018-05-14 | 2019-11-22 | 联发科技股份有限公司 | 半导体封装结构 |
| US20190393172A1 (en) * | 2017-03-30 | 2019-12-26 | Intel Corporation | Rfic having coaxial interconnect and molded layer |
| US20200105687A1 (en) * | 2018-09-27 | 2020-04-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated fan-out package |
| US20200185815A1 (en) * | 2018-12-06 | 2020-06-11 | Samsung Electronics Co., Ltd. | Antenna module |
| CN112349602A (zh) * | 2019-08-07 | 2021-02-09 | 久元电子股份有限公司 | 一种具散热功能的芯片封装模块及其制造方法 |
| CN112713098A (zh) * | 2019-10-25 | 2021-04-27 | 中芯长电半导体（江阴）有限公司 | 天线封装结构及封装方法 |
| CN112939471A (zh) * | 2021-03-15 | 2021-06-11 | 武汉理工大学 | 一种高导热低膨胀低介电的微晶玻璃及其制备方法 |
| WO2021137923A2 (en) * | 2019-10-24 | 2021-07-08 | Federal Card Services, LLC | Rfid-enabled transaction cards of metal and plastic |
-
2021
- 2021-09-17 CN CN202111091975.6A patent/CN113808957B/zh active Active
Patent Citations (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001332861A (ja) * | 2000-05-19 | 2001-11-30 | Denso Corp | 多層基板 |
| JP2002084071A (ja) * | 2000-06-22 | 2002-03-22 | Ngk Spark Plug Co Ltd | 配線基板 |
| US20040178482A1 (en) * | 2003-03-11 | 2004-09-16 | Bolken Todd O. | Techniques for packaging a multiple device component |
| JP2005039227A (ja) * | 2003-07-03 | 2005-02-10 | Matsushita Electric Ind Co Ltd | 半導体内蔵モジュールとその製造方法 |
| US20080284655A1 (en) * | 2007-05-16 | 2008-11-20 | Siavash Alamouti | Mm-wave scanning antenna |
| US20090188703A1 (en) * | 2008-01-25 | 2009-07-30 | Ibiden Co., Ltd. | Multilayer wiring board and method of manufacturing the same |
| US20130270348A1 (en) * | 2012-04-17 | 2013-10-17 | Christian Zenz | Rfid circuit and method |
| US20140145883A1 (en) * | 2012-11-26 | 2014-05-29 | International Business Machines Corporation | Millimeter-wave radio frequency integrated circuit packages with integrated antennas |
| CN104091789A (zh) * | 2014-06-27 | 2014-10-08 | 南通富士通微电子股份有限公司 | 射频模块 |
| US20160155730A1 (en) * | 2014-12-01 | 2016-06-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor Devices, Multi-Die Packages, and Methods of Manufacture Thereof |
| US20190393172A1 (en) * | 2017-03-30 | 2019-12-26 | Intel Corporation | Rfic having coaxial interconnect and molded layer |
| US20180337148A1 (en) * | 2017-05-19 | 2018-11-22 | Samsung Electro-Mechanics Co., Ltd. | Composite antenna substrate and semiconductor package module |
| KR20190019803A (ko) * | 2017-08-18 | 2019-02-27 | 삼성전기주식회사 | 팬-아웃 반도체 패키지 |
| JP2019114851A (ja) * | 2017-12-21 | 2019-07-11 | 國家中山科學研究院 | マルチバンドアンテナパッケージ構造、その製造方法および通信装置 |
| CN110491864A (zh) * | 2018-05-14 | 2019-11-22 | 联发科技股份有限公司 | 半导体封装结构 |
| CN109244641A (zh) * | 2018-08-07 | 2019-01-18 | 清华大学 | 封装天线及其制造方法 |
| US20200105687A1 (en) * | 2018-09-27 | 2020-04-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated fan-out package |
| US20200185815A1 (en) * | 2018-12-06 | 2020-06-11 | Samsung Electronics Co., Ltd. | Antenna module |
| CN112349602A (zh) * | 2019-08-07 | 2021-02-09 | 久元电子股份有限公司 | 一种具散热功能的芯片封装模块及其制造方法 |
| WO2021137923A2 (en) * | 2019-10-24 | 2021-07-08 | Federal Card Services, LLC | Rfid-enabled transaction cards of metal and plastic |
| CN112713098A (zh) * | 2019-10-25 | 2021-04-27 | 中芯长电半导体（江阴）有限公司 | 天线封装结构及封装方法 |
| CN112939471A (zh) * | 2021-03-15 | 2021-06-11 | 武汉理工大学 | 一种高导热低膨胀低介电的微晶玻璃及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113808957B (zh) | 2024-05-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11410899B2 (en) | Semiconductor package device and method of manufacturing the same | |
| US7253022B2 (en) | Method for fabricating semiconductor package with multi-layer metal bumps | |
| US7193329B2 (en) | Semiconductor device | |
| US20180261578A1 (en) | Package structure and method of manufacturing the same | |
| US8294253B2 (en) | Semiconductor device, electronic device and method of manufacturing semiconductor device, having electronic component, sealing resin and multilayer wiring structure | |
| US20140048944A1 (en) | Interconnect substrate with embedded semiconductor device and built-in stopper and method of making the same | |
| KR20140075357A (ko) | 칩 내장형 인쇄회로기판과 그를 이용한 반도체 패키지 및 칩 내장형 인쇄회로기판의 제조방법 | |
| US9338900B2 (en) | Interposer substrate and method of fabricating the same | |
| US20100190294A1 (en) | Methods for controlling wafer and package warpage during assembly of very thin die | |
| US10483194B2 (en) | Interposer substrate and method of fabricating the same | |
| US20160133551A1 (en) | Package structure and fabrication method thereof | |
| US20090175022A1 (en) | Multi-layer package structure and fabrication method thereof | |
| US11508673B2 (en) | Semiconductor packaging substrate, fabrication method and packaging process thereof | |
| CN113808956B (zh) | 芯片封装方法、芯片封装结构及电子设备 | |
| US8653661B2 (en) | Package having MEMS element and fabrication method thereof | |
| US9905503B2 (en) | Package stucture and method of fabricating the same | |
| CN113808957B (zh) | 芯片封装方法、芯片封装结构及电子设备 | |
| US11367676B2 (en) | Semiconductor device packages including redistribution layer and method for manufacturing the same | |
| US20210135333A1 (en) | Semiconductor device package and method for manufacturing the same | |
| US11430750B2 (en) | Semiconductor device package having an antenna formed over a foaming agent filled cavity in a support layer | |
| KR102023729B1 (ko) | 인쇄회로기판 및 그 제조 방법 | |
| US10950530B2 (en) | Semiconductor device package and method of manufacturing the same | |
| JP2006253253A (ja) | フレキシブル回路基板の製造方法 | |
| KR20090082028A (ko) | 인쇄회로기판의 제조방법 | |
| KR20100064147A (ko) | 인쇄회로기판 및 그의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information |
Address after: No.12 Shangyang Road, high tech Zone, Chengdu, Sichuan 610000 Applicant after: Chengdu ESWIN SYSTEM IC Co.,Ltd. Address before: No.12 Shangyang Road, high tech Zone, Chengdu, Sichuan 610000 Applicant before: Chengdu yisiwei system integrated circuit Co.,Ltd. |
|
| CB02 | Change of applicant information | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |