KR20190019803A - 팬-아웃 반도체 패키지 - Google Patents

팬-아웃 반도체 패키지 Download PDF

Info

Publication number
KR20190019803A
KR20190019803A KR1020170163040A KR20170163040A KR20190019803A KR 20190019803 A KR20190019803 A KR 20190019803A KR 1020170163040 A KR1020170163040 A KR 1020170163040A KR 20170163040 A KR20170163040 A KR 20170163040A KR 20190019803 A KR20190019803 A KR 20190019803A
Authority
KR
South Korea
Prior art keywords
fan
semiconductor package
disposed
pattern
out semiconductor
Prior art date
Application number
KR1020170163040A
Other languages
English (en)
Other versions
KR102029544B1 (ko
Inventor
소원욱
백용호
김두일
허영식
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to TW107113338A priority Critical patent/TWI668818B/zh
Priority to US15/958,573 priority patent/US10700024B2/en
Priority to CN201810729803.9A priority patent/CN109411451B/zh
Publication of KR20190019803A publication Critical patent/KR20190019803A/ko
Application granted granted Critical
Publication of KR102029544B1 publication Critical patent/KR102029544B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/073—Apertured devices mounted on one or more rods passed through the apertures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 개시는 관통홀을 갖는 코어부재, 상기 관통홀에 배치되며 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩, 상기 코어부재 및 상기 반도체칩의 적어도 일부를 봉합하는 봉합재, 및 상기 코어부재 및 상기 반도체칩의 활성면 상에 배치되며 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결부재를 포함하며, 상기 코어부재는 상기 반도체칩의 측부를 둘러싸는 하나의 부재이며, 상기 코어부재는 서로 다른 레벨에 배치된 복수의 배선층을 포함하고, 상기 코어부재의 상기 복수의 배선층 사이에는 유전체가 배치되며, 상기 복수의 배선층 중 하나는 안테나 패턴을 포함하고, 상기 복수의 배선층 중 다른 하나는 그라운드 패턴을 포함하며, 상기 안테나 패턴은 상기 재배선층을 거쳐 상기 접속패드와 신호적으로 연결된, 팬-아웃 반도체 패키지에 관한 것이다.

Description

팬-아웃 반도체 패키지{FAN-OUT SEMICONDUCTOR PACKAGE}
본 개시는 안테나 패턴 및 그라운드 패턴이 패키지 내부에 형성된 팬-아웃 형태의 반도체 패키지에 관한 것이다.
10GHz 이상의 mm-Wave를 사용하는 어플리케이션은 모바일용 5G통신이나 60GHz 통신뿐만 아니라, 움직임을 검출하여 사용자의 I/F 편리성을 증대하는 모션센서 제품, 일정한 공간 내에 침입자를 확인하는 보안용 동작 감시 센서제품, 자동차용 Near-Field & Far-Field 검출용 24GHz, 77GHz Radar 시스템 등에 많이 확산되어 있다. 이와 같은 mm-Wave를 사용하는 제품의 경우, RFIC(Radio Frequency Integrated Circuit)에서부터 안테나까지, 또는 안테나에서 RFIC까지 신호를 전달할 때, 신호의 손실이 최대한 발생하지 않도록 전달을 해야 한다. 예전에는 이를 위해 RFIC와 안테나간의 거리를 동축케이블로 연결을 하여 신호감쇄를 최소화하였으나, 이는 공간적 측면과 비용 측면에서 비효율적이다.
최근에 60GHz 통신 시스템에서 60GHz 안테나를 LTCC(Low Temperature Co-fired Ceramic)등의 재료를 이용하여 설계한 후에 RFIC위에 부착을 해서 부품간의 거리를 최소화하는 방식을 적용하기 시작하였다. 또한, 자동차용 Radar 시스템에서 Main PCB(Printed Circuit Board) 보드 위에 RFIC를 실장하고, 안테나는 PCB 보드상에 패턴으로 안테나를 형성하여 연결하거나, 또는 별도의 안테나 모듈을 Main PCB에 실장하는 방식을 사용하고 있다. 그러나, 이 역시 부품간의 선간 손실이 발생하는 것을 충분히 방지하기는 어렵다.
최근에 패키지 기술이 개발되면서 RFIC의 패키지 내에 안테나를 형성하는 방법을 개발하고 있으며, 일부에서는 패키지의 RDL(Re-Distribution Layer)에 안테나 패턴을 형성하는 방식을 채용하고 있지만, 이 역시 안테나의 방사 성능을 확보하기 위해서는 몇 가지 디자인 제약이 있거나, 성능상의 오차가 발생할 가능성이 있다. 따라서, 플렉서블한 디자인 설계 자유도와 설계 오차를 최소화할 수 있는 안정적인 RFIC와 안테나 통합 패키지 설계 기술이 필요하다.
본 개시의 여러 목적 중 하나는 반도체칩과 안테나 패턴 간의 거리를 최소화하여 신호전달의 손실을 방지할 수 있고, 단일 패키지 내에서 안정적인 안테나 성능을 확보할 수 있으며, 전체 패키지의 사이즈를 감소시킬 수 있고, 나아가 공정을 간소화할 수 있는 새로운 형태의 팬-아웃 반도체 패키지 구조를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 반도체칩을 봉합하는 영역에 관통홀을 갖는 하나의 코어부재를 도입하고, 반도체칩을 이러한 코어부재의 관통홀에 배치하며, 유전체를 포함하는 코어부재의 서로 다른 레벨에 안테나 패턴 및 그라운드 패턴을 형성하는 것이다.
예를 들면, 일례에 따른 팬-아웃 반도체 패키지는 관통홀을 갖는 코어부재, 상기 관통홀에 배치되며 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩, 상기 코어부재 및 상기 반도체칩의 적어도 일부를 봉합하는 봉합재, 및 상기 코어부재 및 상기 반도체칩의 활성면 상에 배치되며 상기 접속패드와 연결된 재배선층을 포함하는 연결부재를 포함하며, 상기 코어부재는 상기 반도체칩의 측부를 둘러싸는 하나의 부재이며, 상기 코어부재는 서로 다른 레벨에 배치된 복수의 배선층을 포함하고, 상기 코어부재의 상기 복수의 배선층 사이에는 유전체가 배치되며, 상기 복수의 배선층 중 하나는 안테나 패턴을 포함하고, 상기 복수의 배선층 중 다른 하나는 그라운드 패턴을 포함하며, 상기 안테나 패턴은 상기 재배선층을 거쳐 상기 접속패드와 신호적으로 연결된 것일 수 있다.
본 개시의 여러 효과 중 일 효과로서 반도체칩과 안테나 간의 거리를 최소화하여 신호전달의 손실을 방지할 수 있고, 단일 패키지 내에서 안정적인 안테나 성능을 확보할 수 있으며, 전체 패키지의 사이즈를 감소시킬 수 있고, 나아가 공정을 간소화할 수 있는 새로운 형태의 팬-아웃 반도체 패키지 구조를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 BGA 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 BGA 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 팬-아웃 반도체 패키지의 일례를 대략 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 패키지를 위에서 투시한 경우의 개략적인 평면도다.
도 11은 도 9의 팬-아웃 반도체 패키지를 아래에서 투시한 경우의 개략적인 평면도다.
도 12는 도 9의 팬-아웃 반도체 패키지에 적용될 수 있는 안테나 패턴의 종류를 개략적으로 나타낸다.
도 13은 도 9의 팬-아웃 반도체 패키지에 적용될 수 있는 안테나 패턴의 변형 예를 개략적으로 나타낸다.
도 14a 내지 도 14f는 도 9의 팬-아웃 반도체 패키지의 제조 일례를 개략적으로 나타낸 공정도다.
도 15는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 16은 도 15의 팬-아웃 반도체 패키지를 위에서 투시한 경우의 개략적인 평면도다.
도 17은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 18은 도 17의 팬-아웃 반도체 패키지를 위에서 투시한 경우의 개략적인 평면도다.
도 19는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 20은 도 19의 팬-아웃 반도체 패키지를 위에서 투시한 경우의 다양한 예를 개략적인 평면도다.
도 21은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 22는 도 21의 팬-아웃 반도체 패키지를 위에서 투시한 경우의 개략적인 평면도다.
도 23은 도 21의 팬-아웃 반도체 패키지를 아래에서 투시한 경우의 개략적인 평면도다.
도 24는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 25는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 26은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 27은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 28은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 29는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 30은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 31은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 32는 종래의 팬-아웃 반도체 패키지를 메인보드에 적용한 예를 개략적으로 나타낸 단면도다.
도 33은 본 개시의 팬-아웃 반도체 패키지를 메인보드에 적용한 예를 개략적으로 나타낸 단면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 전자부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 전자부품이 포함될 수 있음은 물론이다. 또한, 이들 전자부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 전자부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 전자부품(1020) 및/또는 네트워크 관련 전자부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품을 포함할 수 있다. 다른 전자부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 전자부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 전자부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 마더보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품이 바디(1101) 내에 수용되어 있다. 전자부품(1120) 중 일부는 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 전자부품 실장 패드의 크기 및 전자부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연 수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 BGA 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 BGA 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 BGA 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 BGA 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 BGA 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 BGA 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 BGA 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 BGA 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 BGA 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 BGA 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 BGA 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, BGA 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 BGA 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 이러한 반도체 패키지에 안테나 패턴 및 그라운드 패턴을 형성한 코어부재를 도입한 팬-아웃 반도체 패키지에 대하여 도면을 참조하여 설명한다.
팬-아웃 반도체 패키지
도 9는 팬-아웃 반도체 패키지의 일례를 대략 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 패키지를 위에서 투시한 경우의 개략적인 평면도다.
도 11은 도 9의 팬-아웃 반도체 패키지를 아래에서 투시한 경우의 개략적인 평면도다.
도면을 참조하면, 일례에 따른 팬-아웃 반도체 패키지(100A)은 관통홀(110H)을 갖는 코어부재(110), 관통홀(110H)에 배치되며 접속패드(120P)가 배치된 활성면 및 활성면의 반대측인 비활성면을 갖는 반도체칩(120), 코어부재(110) 및 반도체칩(120)의 적어도 일부를 봉합하는 봉합재(130), 및 코어부재(110) 및 반도체칩(120)의 활성면 상에 배치된 연결부재(140)를 포함한다. 반도체칩(120)은 도면을 기준으로 활성면이 상부를 향하는, 소위 페이스-업(Face-up) 형태로 배치된다. 코어부재(110)는 절연층(111)을 포함하며, 절연층(111)의 양측에는 배선층(112a, 112b)이 형성되어 있고, 배선층(112a, 112b)은 비아(113)를 통하여 연결된다. 코어부재(110)의 제1배선층(112a)은 안테나 패턴(112aA)를 포함하고, 제2배선층(112b)은 그라운드 패턴(112bG)을 포함한다. 제1배선층(112a)은 안테나 패턴(112aA)를 포함한다. 안테나 패턴(112aA)는 피딩라인(112aF)을 거쳐 재배선층(142)과 신호적으로 연결되며, 이를 통하여 반도체칩(120)의 접속패드(120P)와 신호적으로 연결된다. 코어부재(110)의 하측에는 언더범프금속층(160) 및 전기연결구조체(170)가 배치되며, 따라서 메인보드 등에 패키지(100A)가 실장될 수 있다.
한편, RFIC와 함께 안테나를 하나의 패키지에 형성하는 경우, 안테나의 공진주파수와 대역폭을 결정짓기 위해서 안테나, 그라운드면, 유전물질, 피딩라인 등의 구현을 어떻게 해야 할지 고려해야 한다. 예를 들면, 안테나 특성에 민감한 영향을 주는 안테나와 그라운드면 간의 거리, 즉 공기 층의 두께 또는 유전물질의 두께를 일정하게 유지 및 관리를 해야 안정적인 안테나의 방사특성을 확보할 수 있다. 종래의 경우, 도 32에 예시적으로 도시한 바와 같이, 패키지(200A)의 재배선층(240)에 안테나(242A)를 형성하되, 그라운드면(302G)은 메인보드(300)에 형성하는 방식을 사용한다. 이 경우, 안테나(242A)와 그라운드면(302G) 간의 두께 또는 거리(d)를 패키지(200A)의 솔더볼(270)의 높이로 확보를 해야 하며, 따라서 메인보드(300)에 패키지(200A)를 실장 하였을 때, 솔더볼이 주저 않는 높이 정도에 따라 두께 차이가 발생할 수 있다. 또한, 이 경우 공기층을 유전물질로 사용하였기 때문에 안테나(242A)의 사이즈가 커지는 단점을 가지고 있다. 또한, 이 경우 안테나(242A)와 그라운드면(302G) 사이의 공간에 플럭스(Flux) 또는 이물질이 삽입될 수 있으며, 그 결과 안테나(242A)의 특성이 크게 영향을 받을 수 있다. 또한, 이 경우, RFIC(220)에서 열이 발생되는 경우, 충분한 방열 경로를 확보하기 힘들기 때문에, 많은 전력을 사용하는 제품에는 적용하는데 한계성을 가지고 있다.
반면, 일례에 따른 팬-아웃 반도체 패키지(100A)의 경우는, 도 33에 예시적으로 도시한 바와 같이, 코어부재(110)를 도입하면서 코어부재(110)의 상부와 하부에 안테나 패턴(112aA)과 그라운드 패턴(112bG)을 형성하였는바, 메인보드(300)에 실장되는 경우라 할지라도, 외부환경 변화에 관계없이 안정적인 안테나 패턴(112aA) 설계구조, 즉 안테나 패턴(112aA)과 그라운드 패턴(112bG) 간의 거리(d1)를 안정적으로 확보하여 안테나(112aG)의 방사특성을 유지할 수 있다. 또한, 코어부재(110)의 절연층(111)의 유전상수(ε1)을 이용함으로써 안테나 패턴(112aA)의 크기를 소형화하여 전체 패키지(100A)의 사이즈를 절감하여 공간적인 효율성을 높임과 동시에 코스트 절감도 가능하다. 또한, 안테나 패턴(112aA)과 그라운드 패턴(112bG) 공간에 이물의 영향에 의한 안테나 패턴(112aA) 성능 저하도 방지할 수 있다. 또한, 전기연결구조체(170)로 솔더볼이 강제되지 않으며, 전기연결구조체(170)를 매우 얇은 두께로 구현도 가능하다.
특히, 일례에 따른 팬-아웃 반도체 패키지(100A)의 경우는, 도 10 및 도 11에 예시적으로 도시한 바와 같이, 코어부재(110)가 상하면에 각각 대면적을 갖는 분리되지 않은 하나의 기판을 베이스로 형성된 것이며, 이러한 코어부재(110)에 먼저 안테나 패턴(112aA)과 그라운드 패턴(112bG)를 형성하고, 그 후에 코어부재(110)의 관통홀(110H)에 RFIC 등의 반도체칩(120)을 배치한 것이다. 즉, 코어부재(110)는 하나의 대면적을 갖는 부재이지, 복수의 유닛 부재로 구성되지 않는다. 따라서, 제1배선층(112a)의 안테나 패턴(112aA)이나 다른 각종 신호 패턴을 위한 그라운드면을 제2배선층(112b)의 그라운드 패턴(112bG) 하나로 해결이 가능 하는 등, 제조 공정이 간단하며 비용 절감이 가능하다. 또한, 이와 같이 하나의 기판을 베이스로 형성된 코어부재(110)를 통하여 반도체칩(120)을 둘러싸는 경우, 패키지(100A)의 워피지 제어에 보다 효과적일 수 있으며, 후술하는 바와 같이 코어부재(110)의 관통홀(110H)의 벽면에 금속층을 형성하는 경우, 단절 없이 반도체칩(120)을 금속층이 둘러쌀 수 있는바, 방열 효과나 전자파 차폐 효과가 매우 우수할 수 있다.
한편, 본 개시에서 사용되는 연결되었다는 의미는 물리적으로 연결되는 경우뿐만 아니라 전기적으로 또는 신호적으로 연결되는 경우를 모두 포함하는 개념이다. 또한, 직접 연결되는 경우뿐만 아니라 간접적으로 연결되는 것도 포함하는 개념이다. 또한, 전기적으로 또는 신호적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다.
이하에서는, 일례에 따른 팬-아웃 반도체 패키지(100A)의 구성요소에 대하여 도면을 참조하여 보다 자세히 설명한다.
코어부재(110)는 반도체칩(120)의 접속패드(120P)를 재배선시키는 배선층(112a, 112b)을 포함하는바 연결부재(140)의 층수를 감소시킬 수 있다. 필요에 따라서는, 코어부재(110)를 구성하는 절연층(111)의 재료에 따라 패키지(100A)의 강성을 개선시킬 수 있으며, 봉합재(130)의 두께 균일성을 확보할 수 있다. 코어부재(110)에 의하여 일례에 따른 팬-아웃 반도체 패키지(100A)가 PoP(Package on Package) 타입의 패키지로 활용될 수도 있다. 즉, 코어부재(110)는 연결부재로 사용될 수 있다. 코어부재(110)는 관통홀(110H)을 가진다. 관통홀(110H) 내에는 반도체칩(120)이 코어부재(110)와 소정거리 이격 되도록 배치된다. 반도체칩(120)의 측부는 코어부재(110)에 의하여 둘러싸인다.
코어부재(110)는 절연층(111), 절연층(111)의 상측에 배치된 제1배선층(112a), 절연층(111)의 하측에 배치된 제2배선층(112b), 및 절연층(111)을 관통하며 제1 및 제2배선층(112a, 112b)을 연결하는 비아(113)를 포함한다. 코어부재(110)의 배선층(112a, 112b)은 연결부재(140)의 재배선층(142) 대비 두께가 두꺼울 수 있다. 코어부재(110)는 반도체칩(120) 등과 유사한 또는 그 이상의 두께를 가질 수 있는바, 배선층(112a, 112b) 역시 그 스케일에 맞춰 기판 공정을 통하여 보다 큰 사이즈로 형성할 수 있다. 반면, 연결부재(140)의 재배선층(142)은 박형화를 위하여 반도체 공정을 통하여 보다 작은 사이즈로 형성할 수 있다.
절연층(111)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다.
배선층(112a, 112b)은 반도체칩(120)의 접속패드(120P)를 재배선할 수 있다. 또한, 안테나 패턴(112aA)과 같은 특정한 패턴을 포함할 수 있다. 배선층(112a, 112b)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 배선층(112a, 112b)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호, 주파수 신호 등을 포함한다. 또한, 각종 패드 패턴을 포함할 수 있다.
제1배선층(112a)은 안테나 패턴(112aA)과 안테나 패턴(112aA)를 반도체칩(120)의 접속패드(120P) 등과 연결시키기 위한 피딩라인(112aF)을 포함한다. 안테나 패턴(112aA)은 재배선층(142) 중 신호 패턴(142S)을 거쳐 접속패드(120P) 중 신호용 접속패드(120PS)와 신호적으로 연결된다. 제1배선층(112a)은 그 외에도 판 형상의 그라운드 패턴(112bG), 그라운드 연결을 위한 패드(112bPG), 신호 연결을 위한 패드(112bPS) 등을 포함할 수 있다. 제2배선층(112b)은 그라운드 패턴(112bG)을 포함한다. 그라운드 패턴(112bG)은 재배선층(142) 중 그라운드 패턴(142G)을 거쳐 접속패드(120P) 중 그라운드용 접속패드(120PG)와 연결된다. 그라운드 패턴(112bG)은 판 형상으로 형성되어 절연층(111)의 하면의 대부분을 차지할 수 있다. 그라운드 패턴(112bG)은 안테나 패턴(112aA), 반도체칩(120), 각종 신호 패턴 등의 그라운드 역할을 수행할 수 있다. 제2배선층(112b)은 그라운드 패턴(112bG) 외에도 신호 연결을 위한 전기연결구조체 패드(112aPS)나 그라운드 연결을 위한 전기연결구조체 패드(112aPG) 등을 포함할 수 있다.
이와 같이, 일례에 따른 팬-아웃 반도체 패키지(100A)는 코어부재(110)의 양측에 안테나 패턴(112aA)과 그라운드 패턴(112bG)을 가지는바, 안테나 패턴(112aA)과 그라운드 패턴(112bG) 간의 거리를 안정적으로 확보하여 안테나(112aG)의 방사특성을 유지할 수 있으며, 코어부재(110) 내의 유전체, 즉 절연층(111)의 유전상수를 이용함으로써 안테나 패턴(112aA)의 크기를 소형화하여 전체 패키지(100A)의 사이즈를 절감하여 공간적인 효율성을 높임과 동시에 코스트 절감도 가능하다. 또한, 안테나 패턴(112aA)과 그라운드 패턴(112bG) 공간에 이물의 영향에 의한 안테나 패턴(112aA) 성능 저하도 방지할 수 있으며, 전기연결구조체(170)로 솔더볼이 강제되지 않을 수 있으며, 박형화도 가능하다.
비아(113)는 서로 다른 층에 형성된 배선층(112a, 112b)을 연결시키며, 그 결과 코어부재(110) 내에 전기적 경로를 형성시킨다. 비아(113)는 신호 연결을 위한 비아(113S)나 그라운드 연결을 위한 비아(113G) 등을 포함할 수 있다. 비아(113) 역시 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(113)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 모래시계 형상이나 원통 형상 등 공지된 모든 형상이 적용될 수 있다.
반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 베어 상태의 집적회로(IC)일 수 있다. 집적회로(IC)는, 예를 들면, RFIC(Radio-Frequency Integrated Circuit)일 수 있다. 즉, 일례에 따른 팬-아웃 반도체 패키지(100A)은 RFIC와 mmWave/5G Antenna가 일체화된 패키지일 수 있다. 반도체칩(120)은 각종 회로가 형성된 바디를 포함할 수 있으며, 바디의 활성면에는 접속패드(120P)가 형성될 수 있다. 바디는, 예를 들면, 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 접속패드(120P)는 반도체칩(120)을 다른 구성요소와 연결시키기 위한 것으로, 형성물질로는 도전성 물질, 바람직하게는 알루미늄(Al)을 사용할 수 있으나, 이에 한정되는 것은 아니다.
반도체칩(120)은 접속패드(120P)가 배치된 면이 활성면, 그 반대측이 비활성면이 된다. 일례에서는, 반도체칩(120)의 활성면이 상부를 향하도록 페이스-업(face-up) 형태로 배치된다. 이때, 연결부재(140) 역시 코어부재(110)의 상측에 배치된다. 또한, 제1배선층(112a)이 제2배선층(112b) 보다 상측에 배치된다. 따라서, 반도체칩(120)의 접속패드(120P) 중 신호용 접속패드(120PS)를 연결부재(140)의 신호용 재배선층(142S) 및 비아(143S)를 거쳐 안테나 패턴(112aA)의 피딩라인(112aF)과 연결할 수 있으며, 그 결과 안테나 패턴(112aA)의 피딩라인(112aF) 까지의 길이를 최소화할 수 있다. 따라서, Low insertion Loss 구현이 가능하다.
봉합재(130)는 반도체칩(120)을 보호하며 절연영역을 제공하기 위한 구성이다. 봉합형태는 특별히 제한되지 않으며, 반도체칩(120)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(130)는 코어부재(110)의 하면을 덮을 수 있으며, 반도체칩(120)의 측면과 비활성면을 덮을 수 있다. 또한, 관통홀(110H) 내의 적어도 일부를 채울 수 있다. 봉합재(130)의 구체적인 물질은 특별히 한정되는 않으며, 예를 들면, ABF 등의 절연물질이 사용될 수 있다. 필요에 따라서는, 봉합재(130)의 자재로 PIE(Photo Imageable Encapsulant)를 사용할 수도 있다.
연결부재(140)는 일례에 따른 팬-아웃 반도체 패키지(100A)을 외부의 다른 구성요소와 연결하는 역할을 수행한다. 또한, 반도체칩(120)의 접속패드(120P)를 재배선한다. 연결부재(140)는 제1절연층(141a), 제1절연층(141a)에 형성된 재배선층(142), 제1절연층(141a)에 형성되어 재배선층(142)을 다른 층에 형성된 패턴과 연결시키는 비아(143), 및 제1절연층(141a) 상에 배치되어 재배선층(142)을 덮는 제2절연층(141b)을 포함한다.
제1절연층(141a)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 이 경우, 제1절연층(141a)을 보다 얇게 형성할 수 있으며, 보다 용이하게 비아(143)의 파인 피치를 달성할 수 있다. 제1절연층(141a)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 제1절연층(141a)이 다층인 경우, 공정에 따라 일체화 되어 경계가 불분명할 수도 있다. 제2절연층(141b)의 물질로도 절연물질이 사용될 수 있는데, 이때 절연물질로는 ABF 등이 사용될 수 있다. 즉, 연결부재(140)의 최외층은 패시베이션층일 수 있다.
재배선층(142)은 반도체칩(120)의 접속패드(120P)를 재배선할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드라인(142G), 신호라인(142S) 등을 포함할 수 있다. 또한, 그라운드를 위한 패드(142PG), 신호를 위한 패드(142PS) 등을 포함할 수 있다.
비아(143)는 서로 다른 층에 형성된 재배선층(142), 배선층(132) 등을 연결시키며, 그 결과 연결부재(140) 내에 전기적인 경로를 형성시킨다. 비아(143) 역시 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(143) 역시 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라서만 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 공지된 모든 형상이 적용될 수 있다. 비아(143) 역시 그라운드를 위한 비아(143G), 신호를 위한 비아(143S) 등을 포함할 수 있다.
언더범프금속층(160)은 전기연결구조체(170)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지(100A)의 보드 레벨 신뢰성을 개선하기 위한 부가적인 구성이다. 언더범프금속층(160)은 봉합재(130)의 개구부를 통하여 노출된 지지부재(140)의 제1배선층(112a)의 전기연결구조체를 위한 각종 패드(112aPG, 112aPS)와 연결된다. 언더범프금속층(160)은 봉합재(130)의 개구부에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결구조체(170)는 팬-아웃 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 부가적인 구성이다. 예를 들면, 팬-아웃 반도체 패키지(100A)는 전기연결구조체(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결구조체(170)는 저융점 금속, 예를 들면, 주석(Sn)-알루미늄(Al)-구리(Cu) 합금 등으로 구성되는 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결구조체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결구조체(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결구조체(170)의 수는 접속패드(120P)의 수에 따라서 수십 내지 수백 만개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기연결구조체(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
도 12는 도 9의 팬-아웃 반도체 패키지에 적용될 수 있는 안테나 패턴의 종류를 개략적으로 나타낸다.
도면을 참조하면, 안테나 패턴(112aA)은 (A)에 도시한 바와 같이 다이폴(dipole) 안테나일 수 있고, (B)에 도시한 바와 같이 접힌 다이폴(folded dipole) 안테나일 수도 있고, (C)에 도시한 바와 같이 패치(patch) 안테나일 수도 있고, (D)에 도시한 바와 같이 공면의 패치(coplanar patch) 안테나일 수도 있다. 다만, 이에 한정되는 것은 아니며, 고리(ring) 안테나 또는 고리(loop) 안테나 등일 수도 있으며, 각각의 안테나의 모양은 사각형, 정사각형, 원형, 방사형 등 다양한 형상일 수 있다. 즉, 안테나 패턴(112aA)는 mmWave/5G를 구현할 수 있으면 그 종류나 형태는 무방하다.
도 13은 도 9의 팬-아웃 반도체 패키지에 적용될 수 있는 안테나 패턴의 변형 예를 개략적으로 나타낸다.
도면을 참조하면, 안테나 패턴(112aA)은 복수의 패치 안테나(112aA1, 112aA2, 112aA3, 112aA4)를 포함할 수 있다. 각각의 패치 안테나(112bA1~112bA4)는 각각의 피딩라인(112aF1, 112aF2, 112aF3, 112aF4)을 통하여 각각의 신호용 접속패드(120PS)와 신호적으로 연결될 수 있다. 각각의 패치 안테나(112bA1, 112aA2, 112aA3, 112aA4)는 송신(Tx) 안테나와 수신(Rx) 안테나를 포함할 수 있으며, 그 수는 특별히 한정되지 않는다.
도 14a 내지 도 14f는 도 9의 팬-아웃 반도체 패키지의 제조 일례를 개략적으로 나타낸 공정도다.
도 14a를 참조하면, 코어부재(110)를 준비한다. 코어부재(110)는 동박적층판(CCL: Copper Clad Laminate)과 같은 하나의 대면적 기판을 이용하여 준비할 수 있다. 즉, 동박적층판(CCL)을 이용하여 절연층(111)의 양측에 제1배선층(112a) 및 제2배선층(112b)을 형성하고, 절연층(111)을 관통하는 비아(113)를 형성하여, 코어부재(110)를 준비할 수 있다. 제1배선층(112a)으로는 안테나 패턴(112aA), 피딩라인(112aF), 각종 패드(112aPS, 112aPG) 등을 형성한다. 제2배선층(112b)으로는 그라운드 패턴(112bG), 각종 패드(112bPS, 112bPG) 등을 형성한다. 비아(113)로는 그라운드 연결을 위한 비아(113G), 신호 연결을 위한 비아(113S) 등을 형성한다. 그 외에도 기타 파워 등을 위한 패턴, 패드, 비아 등을 형성할 수 있다. 배선층(112a, 112b)은 공지의 도금 공정으로 형성할 수 있으며, 비아(113)는 레이저 드릴 등으로 비아홀을 형성한 후 도금으로 채우는 방법으로 형성할 수 있다.
도 14b를 참조하면, 코어부재(110)에 관통홀(110H)을 형성한다. 관통홀(110H)은 기계적 드릴 및/또는 레이저 드릴 등을 이용하여 형성할 수 있으며, 이 경우 후속 공정으로 디스미어 처리를 수행할 수 있다. 또는, 샌드 블라스트 등을 이용하여 관통홀(110H)을 형성할 수도 있다. 관통홀(110H)은 절연층(111)의 상면 및 하면 사이를 관통한다. 관통홀(110H)의 사이즈는 반도체칩(120)의 사이즈에 맞춰서 적절하게 설계될 수 있다. 필요에 따라서는 관통홀(110H)을 형성한 후에는 후술하는 바와 같이 관통홀(110H)에 벽면에 금속층을 형성한 후 그라운드와 연결시킬 수 있다. 이 경우, 금속층 역시 그라운드로 이용될 수 있다.
도 14c를 참조하면, 점착필름(190)을 이용하여 반도체칩(120)을 배치하고, 봉합재(130)로 반도체칩(120)을 봉합한다. 구체적으로, 테이프 등의 점착필름(190) 상에 관통홀(110H)이 형성된 코어부재(110)를 제1배선층(112a)이 점착필름(190)을 향하도록 부착하고, 관통홀(110H)을 통하여 노출되는 점착필름(190) 상에 반도체칩(120)을 활성면이 점착필름(190)을 향하도록 부착한 후, 봉합재(130)로 봉합한다. 봉합재(130)는 미경화 상태의 필름을 적층한 후 경화하는 방법으로 형성할 수도 있고, 또는 액상의 봉합재(130) 형성 물질을 공지의 코팅 방법으로 도포한 후 경화하는 방법으로 형성할 수도 있다.
도 14d를 참조하면, 점착필름(190)을 제거하고, 코어부재(110)의 제1배선층(112a)이 형성된 측 상에, 그리고 반도체칩(120)의 활성면 상에 제1절연층(141a)을 형성한다. 제1절연층(141a)은 미경화 상태의 PID를 적층 및 경화하는 방법이나, PID 형성 물질을 도포 및 경화하는 방법 등으로 형성할 수 있다. 이러한 과정은 봉합재(130)를 DCF 등의 캐리어 필름(195)에 부착한 상태로 수행될 수 있다.
도 14e를 참조하면, 제1절연층(141a)에 재배선층(142) 및 비아(143)를 형성하고, 그 위에 제2절연층(141b)을 형성하여, 연결부재(140)를 형성한다. 재배선층(142)은 신호라인(142S), 그라운드라인(142G), 신호를 위한 패드(142PS), 그라운드를 위한 패드(142PG) 등을 포함할 수 있다. 비아 역시 신호를 위한 비아(143S), 그라운드를 위한 비아(143G) 등을 포함할 수 있다. 한편, 재배선층(142)은 공지의 도금 공정으로 형성될 수 있으며, 비아(143)의 경우 포토리소그래피 방법으로 비아홀을 형성한후 도금으로 채우는 방법으로 형성될 수 있다.
도 14f를 참조하면, 캐리어 필름(195)을 제거하고, 언더범프금속층(160) 및 전기연결구조체(170)를 형성한다. 구체적으로, 캐리어 필름(195)을 제거한 후, 봉합재(130)를 레이저 등으로 오픈하여 코어부재(110)의 제2배선층(112ㅠ) 중 각종 패드(112aPG, 112aPS)를 오픈시키고, 언더범프금속층(160) 및 전기연결구조체(170)를 순차적으로 형성한다. 일련의 과정을 통하여 하나의 대면적 기판을 통하여 복수의 팬-아웃 반도체 패키지(100A)가 형성될 수 있으며, 다이싱 공정을 통하여 이들을 각각 소잉하여 각각 분리하면, 한 번의 공정으로 다수의 팬-아웃 반도체 패키지(100A)가 제조될 수 있다.
도 15는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 16은 도 15의 팬-아웃 반도체 패키지를 위에서 투시한 경우의 개략적인 평면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100B)는 관통홀(110H)의 벽면에 배치된 금속층(115)을 더 포함한다. 금속층(115)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 금속층(115)은 제2배선층(112b)의 그라운드 패턴(112bG)과 연결되어 그라운드로 이용될 수 있다. 제1배선층(112a)이 그라운드 패턴(112aG)을 갖는 경우에는 이와도 연결될 수 있다. 금속층(115)은 하나의 대면적 기판을 이용하는 코어부재(110)의 관통홀(110H)의 벽면에 형성되어 있는바, 단절 없이 반도체칩(120)의 측부를 둘러쌀 수 있으며, 그 결과 우수한 방열 효과와 우수한 전자파 차폐 효과를 가질 수 있다.
그 외에 다른 구성요소는 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다. 또한, 도금을 통하여 관통홀(110H)의 벽면에 금속층(115)을 형성하는 것을 제외하고는 상술한 일례에 따른 팬-아웃 반도체 패키지(100A)와 제조 공정이 실질적으로 동일한바 자세한 설명은 생략한다.
도 17은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 18은 도 17의 팬-아웃 반도체 패키지를 위에서 투시한 경우의 개략적인 평면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100C)는 코어부재(110)의 제1배선층(112a)이 필터 패턴(112aR)을 포함한다. 필터 패턴(112aR)은 스트립 타입 또는 마이크로스트립 타입 등일 수 있으나, 이에 한정되는 것은 아니다. 필터 패턴(112aR)은 일단이 반도체칩(120)의 접속패드(120P) 중 신호용 접속패드(120PS)와 연결될 수 있으며, 타단이 안테나 패턴(112aA)의 피딩라인(112aF)과 연결될 수 있다. 신호용 접속패드(120PS)와 피딩라인(112aF)은 필터 패턴(112aR)을 거쳐 신호적으로 연결될 수 있으며, 그 결과 각종 노이즈가 제거될 수 있다. 한편, 코어부재(110)는 하나의 대면적 기판을 베이스로 형성되는바 필터 패턴(112aR)과 피딩라인(112aF)이 동일 면에 존재하여 별도의 비아 없이 패턴 만으로 연결될 수 있다. 제2배선층(112b)의 그라운드 패턴(112bG)은 필터 패턴(112aR)을 위한 그라운드 역할도 수행할 수 있다.
그 외에 다른 구성요소는 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다. 또한, 제1배선층(112a)을 형성할 때 필터 패턴(112aR)을 형성하는 것을 제외하고는 상술한 일례에 따른 팬-아웃 반도체 패키지(100A)와 제조 공정이 실질적으로 동일한바 자세한 설명은 생략한다. 한편, 다른 일례에 따른 팬-아웃 반도체 패키지(100B)에서 설명한 금속층(115)이 다른 일례에 따른 팬-아웃 반도체 패키지(100C)에도 적용될 수 있음은 물론이다.
도 19는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 20은 도 19의 팬-아웃 반도체 패키지를 위에서 투시한 경우의 다양한 예를 개략적인 평면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100D)는 안테나 패턴이 수신(Rx) 안테나와 송신(Tx) 안테나를 포함하며, 수신(Rx) 안테나와 송신(Tx) 안테나가 분리되어 있다. 예를 들면, (A)에서와 같이 반도체칩(120)을 기준으로 좌측에 송신 안테나(112aA-1)가 배치되고 우측에 수신 안테나(112aA-2)가 배치되어 각각 피딩 라인(112aF-1, 112aF-2)을 통하여 반도체칩(120)과 신호적으로 연결될 수 있다. 또는, (B)에서와 같이 반도체칩(120)을 기준으로 우측에 수신 안테나(112aA-1)가 배치되고 위 아래에 각각 송신 안테나(112aA-2a, 112aA-2b)가 배치되어 각각 피딩 라인(112aF-1, 112aF-2a, 112aF-2b)을 통하여 반도체칩(120)과 신호적으로 연결될 수도 있다. 또는, (C)에서와 같이 반도체칩(120)을 기준으로 좌우에 송신 안테나(112aA-1a, 112aA-1b)가 배치되고, 위아래에 수신 안테나(112aA-2a, 112aA-2b)가 배치되어 각각 피딩 라인(112aF-1a, 112aF-1b, 112aF-2a, 112aF-2b)을 통하여 반도체칩(120)과 신호적으로 연결될 수도 있다. 또는, (D)에서와 같이 반도체칩(120)을 기준으로 왼쪽 위의 모서리와 오른쪽 위의 모서리에 송신 안테나(112aA-1a, 112aA-1b)가 배치되고, 왼쪽 아래의 모서리와 오른쪽 아래의 모서리에 수신 안테나(112aA-2a, 112aA-2b)가 배치되어 각각 피딩 라인(112aF-1a, 112aF-1b, 112aF-2a, 112aF-2b)을 통하여 반도체칩(120)과 신호적으로 연결될 수도 있다. 즉, 송신(Tx) 안테나와 수신(Rx) 안테나는 다양한 형태로 배치될 수 있다.
그 외에 다른 구성요소는 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다. 또한, 제1배선층(112a)을 형성할 때 안테나 패턴을 다양한 형태로 형성하는 것을 제외하고는 상술한 일례에 따른 팬-아웃 반도체 패키지(100A)와 제조 공정이 실질적으로 동일한바 자세한 설명은 생략한다. 한편, 다른 일례에 따른 팬-아웃 반도체 패키지(100B)에서 설명한 금속층(115)이나 다른 일례에 따른 팬-아웃 반도체 패키지(100C)에서 설명한 필터 패턴(112aR)이 다른 일례에 따른 팬-아웃 반도체 패키지(100D)에도 적용될 수 있음은 물론이다.
도 21은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 22는 도 21의 팬-아웃 반도체 패키지를 위에서 투시한 경우의 개략적인 평면도다.
도 23은 도 21의 팬-아웃 반도체 패키지를 아래에서 투시한 경우의 개략적인 평면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100E)는 반도체칩(120)이 소위 페이스-다운(Face-down) 형태로 배치되어 있다. 이 경우, 연결부재(140)는 코어부재(110)의 하측에 배치되며, 언더범프금속층(160) 및 전기연결구조체(170)는 연결부재(140)의 재배선층(142)과 연결되도록 연결부재(140) 하측에 형성된다. 한편, 코어부재(110)의 제2배선층(112b)이 제1배선층(112a) 보다 상측에 배치되며, 제1배선층(112a)이 그라운드 패턴(112aG)을 포함하고, 제2배선층(112b)이 안테나 패턴(112bA)과 피딩 라인(112aF)을 포함하며, 비아(113)가 피딩 라인(113F)을 포함한다. 이러한 배치 형태에서는 비록 반도체칩(120)의 신호용 접속패드(120PS)와 안테나 패턴(112aA)이 연결부재(140)의 신호용 재배선층(142S) 및 신호용 비아(143S), 그리고 코어부재(110)의 제2배선층(112b)의 신호를 위한 비아 패드(112bPS) 및 비아(113)의 피딩 라인(113F)을 거쳐 신호적으로 연결되어 경로가 다소 길어지기는 하나, 반도체칩(120)의 활성면을 통하여 열이 연결부재(140)를 거쳐 메인보드 등으로 쉽게 전달될 수 있는바 방열 특성에 보다 우수할 수 있다.
그 외에 다른 구성요소는 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다. 또한, 반도체칩(120)이 페이스-다운 형태로 배치되도록 언더범프금속층(160) 및 전기연결구조체(170)를 일례에 따른-팬-아웃 반도체 패키지(100A)에서의 반대측에 형성하는 것을 제외하고는 상술한 일례에 따른 팬-아웃 반도체 패키지(100A)와 제조 공정이 실질적으로 동일한바 자세한 설명은 생략한다.
도 24는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100F)는 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100E)에 있어서 관통홀(110H)의 벽면에 배치된 금속층(115)을 더 포함한다. 금속층(115)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 금속층(115)은 제1배선층(112a)의 그라운드 패턴(112aG)과 연결되어 그라운드로 이용될 수 있다. 제2배선층(112b)이 그라운드 패턴(112bG)을 갖는 경우에는 이와도 연결될 수 있다. 금속층(115)은 하나의 대면적 기판을 이용하는 코어부재(110)의 관통홀(110H)의 벽면에 형성되어 있는바, 단절 없이 반도체칩(120)의 측부를 둘러쌀 수 있으며, 그 결과 우수한 방열 효과와 우수한 전자파 차폐 효과를 가질 수 있다.
그 외에 다른 구성요소는 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다. 또한, 도금을 통하여 관통홀(110H)의 벽면에 금속층(115)을 형성하는 것과 반도체칩(120)이 페이스-다운 형태로 배치되도록 언더범프금속층(160) 및 전기연결구조체(170)를 일례에 따른-팬-아웃 반도체 패키지(100A)에서의 반대측에 형성하는 것을 제외하고는 상술한 일례에 따른 팬-아웃 반도체 패키지(100A)와 제조 공정이 실질적으로 동일한바 자세한 설명은 생략한다.
도 25는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100G)는 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100E)에 있어서 코어부재(110)의 제1배선층(112a)이 필터 패턴(112aR)을 포함한다. 또한, 금속층(115)이 더 배치된다. 필터 패턴(112aR)은 스트립 타입 또는 마이크로스트립 타입 등일 수 있으나, 이에 한정되는 것은 아니다. 필터 패턴(112aR)은 일단이 반도체칩(120)의 접속패드(120P) 중 신호용 접속패드(120PS)와 연결될 수 있으며, 타단이 안테나 패턴(112bA)의 피딩라인(112bF)과 연결될 수 있다. 신호용 접속패드(120PS)와 피딩라인(112bF)은 필터 패턴(112aR)을 거쳐 신호적으로 연결될 수 있으며, 그 결과 각종 노이즈가 제거될 수 있다. 비아(113)는 마찬가지로 피딩 라인(113F)을 포함한다. 제2배선층(112b)은 필터 패턴(112aR)을 위한 그라운드 패턴(112bG)을 포함한다.
그 외에 다른 구성요소는 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다. 또한, 도금을 통하여 관통홀(110H)의 벽면에 금속층(115)을 형성하는 것과 제1배선층(112a)을 형성할 때 필터 패턴(112aR)을 형성하는 것과 반도체칩(120)이 페이스-다운 형태로 배치되도록 언더범프금속층(160) 및 전기연결구조체(170)를 일례에 따른-팬-아웃 반도체 패키지(100A)에서의 반대측에 형성하는 것을 제외하고는 상술한 일례에 따른 팬-아웃 반도체 패키지(100A)와 제조 공정이 실질적으로 동일한바 자세한 설명은 생략한다.
도 26은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100H)는 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100E)에 있어서 코어부재(110)의 제2배선층(112b)이 필터 패턴(112bR)을 포함한다. 또한, 금속층(115)이 더 배치된다. 필터 패턴(112bR)은 스트립 타입 또는 마이크로스트립 타입 등일 수 있으나, 이에 한정되는 것은 아니다. 필터 패턴(112bR)은 일단이 반도체칩(120)의 접속패드(120P) 중 신호용 접속패드(120PS)와 연결될 수 있으며, 타단이 안테나 패턴(112bA)의 피딩라인(112bF)과 연결될 수 있다. 신호용 접속패드(120PS)와 피딩라인(112bF)은 필터 패턴(112bR)을 거쳐 신호적으로 연결될 수 있으며, 그 결과 각종 노이즈가 제거될 수 있다. 비아(113)는 마찬가지로 피딩 라인(113F)을 포함한다. 한편, 코어부재(110)는 하나의 대면적 기판을 베이스로 형성되는바 필터 패턴(112bR)과 피딩라인(112bF)이 동일 면에 존재하여 별도의 비아 없이 패턴 만으로 연결될 수 있다. 그라운드 패턴(112aG)은 필터 패턴(112bR)을 위한 그라운드 역시 제공한다.
그 외에 다른 구성요소는 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다. 또한, 도금을 통하여 관통홀(110H)의 벽면에 금속층(115)을 형성하는 것과 제2배선층(112b)을 형성할 때 필터 패턴(112bR)을 형성하는 것과 반도체칩(120)이 페이스-다운 형태로 배치되도록 언더범프금속층(160) 및 전기연결구조체(170)를 일례에 따른-팬-아웃 반도체 패키지(100A)에서의 반대측에 형성하는 것을 제외하고는 상술한 일례에 따른 팬-아웃 반도체 패키지(100A)와 제조 공정이 실질적으로 동일한바 자세한 설명은 생략한다.
도 27은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100I)는 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100E)에 있어서 안테나 패턴이 수신(Rx) 안테나와 송신(Tx) 안테나를 포함하며, 수신(Rx) 안테나와 송신(Tx) 안테나가 분리되어 있다. 예를 들면, 상술한 바와 같이 반도체칩(120)을 기준으로 좌측에 송신 안테나(112bA-1)가 배치되고 우측에 수신 안테나(112bA-2)가 배치되어 각각 피딩 라인(112bF-1, 112bF-2, 113bF-1, 113bF-2)을 통하여 반도체칩(120)과 신호적으로 연결될 수 있다. 그 외에도 기타 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100D)에서와 같은 형태로 배치될 수 있다. 즉, 송신(Tx) 안테나와 수신(Rx) 안테나는 다양한 형태로 배치될 수 있다.
그 외에 다른 구성요소는 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다. 또한, 제2배선층(112b)을 형성할 때 안테나 패턴(112bA-1, 112bA-2)을 다양한 형태로 형성하는 것과 반도체칩(120)이 페이스-다운 형태로 배치되도록 언더범프금속층(160) 및 전기연결구조체(170)를 일례에 따른-팬-아웃 반도체 패키지(100A)에서의 반대측에 형성하는 것을 제외하고는 상술한 일례에 따른 팬-아웃 반도체 패키지(100A)와 제조 공정이 실질적으로 동일한바 자세한 설명은 생략한다. 한편, 다른 일례에 따른 팬-아웃 반도체 패키지(100F)에서 설명한 금속층(115)이나 다른 일례에 따른 팬-아웃 반도체 패키지(100G, 100H)에서 설명한 필터 패턴(112aR, 112bR)이 다른 일례에 따른 팬-아웃 반도체 패키지(100I)에도 적용될 수 있음은 물론이다.
도 28은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100J)는 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100E)에 있어서 코어부재(110)가 제1절연층(111a), 제1절연층(111a)에 하면이 노출되도록 매립된 제1배선층(112a), 제1절연층(111a)의 제1배선층(112a)이 배치된 측의 반대측 상에 배치된 제2배선층(112b), 제1절연층(111a) 상에 배치되며 제2배선층(112b)을 덮는 제2절연층(111b), 및 제2절연층(111b) 상에 배치된 제3배선층(112c)을 포함한다. 제1 내지 제3배선층(112a, 112b, 112c)은 제1 및 제2절연층(111a, 111b)을 각각 관통하는 제1 및 제2비아(113a, 113b)를 통하여 전기적으로 연결된다. 제1배선층(112a)의 하면은 제1절연층(111a)의 하면과 단차를 가질 수 있으며, 이 경우 연결부재(140)의 절연거리가 보다 일정해질 수 있고, 봉합재(130)의 블리딩을 어느 정도 방지할 수 있다. 제1 내지 제3배선층(112a, 112b, 112c)은 재배선층(142) 보다 두께가 두꺼울 수 있다.
제1배선층(112a)은 필터 패턴(112aR)을 포함하고, 제2배선층(112b)은 그라운드 패턴(112bG)을 포함하며, 제3배선층(112c)은 안테나 패턴(112cA)을 포함한다. 제1 및 제2비아(113a, 113b)는 각각 피딩 라인(113aF, 113bF)을 제공한다. 그라운드 패턴(112bG)은 안테나 패턴(112cA)과 필터 패턴(112aR)을 위한 그라운드일 수 있다. 이와 같이, 코어부재(110)가 보다 많은 수의 배선층(112a, 112b, 112c)을 포함하는 경우, 안테나 패턴(112cA)과 그라운드 패턴(112bG)과 필터 패턴(112aR)을 보다 다양한 형태로 배치할 수 있다. 한편, 제1 및 제2절연층(111a, 111b)으로는 안테나의 사이즈를 줄이기 위한 고유전율(Er1) 특성을 갖는 재료와 필터의 손실을 줄이기 위한 저유전율(Er2) 특성을 갖는 재료를 적절히 조합하여 사용할 수 있다.
그 외에 다른 구성요소는 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다. 또한, 코어부재(110)를 코어리스 공법을 이용하여 제조하는 것과 반도체칩(120)이 페이스-다운 형태로 배치되도록 언더범프금속층(160) 및 전기연결구조체(170)를 일례에 따른-팬-아웃 반도체 패키지(100A)에서의 반대측에 형성하는 것과 기타 금속층(115)이나 필터 패턴(112bR) 등을 더 형성하는 것을 제외하고는 상술한 일례에 따른 팬-아웃 반도체 패키지(100A)와 제조 공정이 실질적으로 동일한바 자세한 설명은 생략한다. 다른 일례에 따른 팬-아웃 반도체 패키지(100F)에서 설명한 금속층(115)이 다른 일례에 따른 팬-아웃 반도체 패키지(100J)에도 적용될 수 있음은 물론이다.
도 29는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100K)는 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100E)에 있어서 코어부재(110)가 제1절연층(111a), 제1절연층(111a)의 하측에 배치된 제1배선층(112a), 제1절연층(111a)의 상측에 배치된 제2배선층(112b), 제1절연층(111a) 상에 배치되며 제1배선층(112a)을 덮는 제2절연층(111b), 제2절연층(111b) 상에 배치된 제3배선층(112c), 제1절연층(111a) 상에 배치되며 제2배선층(112b)을 덮는 제3절연층(111c), 및 제3절연층(111c) 상에 배치된 제4배선층(112d)을 포함한다. 제1 내지 제4배선층(112a, 112b, 112c, 112d)은 각각 제1 내지 제3절연층(111a, 111b, 111c)을 관통하는 제1 내지 제3비아(113a, 113b, 113c)를 통하여 전기적으로 연결된다. 제1절연층(111a)의 두께는 제2 및 제3절연층(111b, 111c)의 두께 보다 두껍다. 제1절연층(111a)은 제2 및 제3절연층(111b, 111c) 보다 엘라스틱 모듈러스가 클 수 있다. 예컨대, 제1절연층(111a)은 프리프레그를 포함하고, 제2 및 제3절연층(111b, 111c)은 ABF를 포함할 수 있으나, 이에 한정되는 것은 아니다. 제1 내지 제4배선층(112a, 112b, 112c, 112d)은 재배선층(142) 보다 두께가 두꺼울 수 있다.
제1배선층(112a)은 필터 패턴(112aR)을 포함하고, 제2배선층(112b)은 그라운드 패턴(112bG)을 포함하고, 제3배선층(112c)은 그라운드 패턴(112cG)을 포함하고, 제4배선층(112d)은 안테나 패턴(112dA)을 포함한다. 제1 및 제3비아(113a, 113c)는 각각 피딩 라인(113aF, 113cF)을 제공한다. 그라운드 패턴(112bG)은 안테나 패턴(112dA)과 필터 패턴(112aR)의 그라운드 일 수 있다. 그라운드 패턴(112cG)은 필터 패턴(112aR)의 그라운드 일 수 있다. 이와 같이, 코어부재(110)가 보다 많은 수의 배선층(112a, 112b, 112c, 112d)을 포함하는 경우, 안테나 패턴(112dA)과 그라운드 패턴(112bG, 112cG)과 필터 패턴(112aR)을 보다 다양한 형태로 배치할 수 있다. 한편, 제1 내지 제3절연층(111a, 111b, 111c)으로는 안테나의 사이즈를 줄이기 위한 고유전율(Er1) 특성을 갖는 재료와 필터의 손실을 줄이기 위한 저유전율(Er2) 특성을 갖는 재료를 적절히 조합하여 사용할 수 있다.
그 외에 다른 구성요소는 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다. 또한, 코어부재(110)를 형성할 때 ABF 등을 빌드-업 층으로 하여 더 많은 배선층(112c, 112d)을 형성하는 것과 반도체칩(120)이 페이스-다운 형태로 배치되도록 언더범프금속층(160) 및 전기연결구조체(170)를 일례에 따른-팬-아웃 반도체 패키지(100A)에서의 반대측에 형성하는 것과 기타 금속층(115)이나 필터 패턴(112aR) 등을 더 형성하는 것을 제외하고는 상술한 일례에 따른 팬-아웃 반도체 패키지(100A)와 제조 공정이 실질적으로 동일한바 자세한 설명은 생략한다. 다른 일례에 따른 팬-아웃 반도체 패키지(100F)에서 설명한 금속층(115)이 다른 일례에 따른 팬-아웃 반도체 패키지(100K)에도 적용될 수 있음은 물론이다.
도 30은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100L)는 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100K)와 마찬가지로 코어부재(110)가 제1 내지 제3절연층(111a, 111b, 111c), 제1 내지 제4배선층(112a, 112b, 112c, 112d), 및 제1 내지 제3비아(113a, 113b, 113c)를 포함한다. 이때, 필터 패턴(112aR, 112cR)이 서로 다른 배선층(112a, 112c)에 형성되어 있다. 즉, 필터 패턴(112aR, 112cR)이 서로 다른 레벨에 배치되어 층간 커플링 방식으로 연결된다.
그 외에 다른 구성요소는 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다. 또한, 코어부재(110)를 형성할 때 ABF 등을 빌드-업 층으로 하여 더 많은 배선층(112c, 112d)을 형성하는 것과 반도체칩(120)이 페이스-다운 형태로 배치되도록 언더범프금속층(160) 및 전기연결구조체(170)를 일례에 따른-팬-아웃 반도체 패키지(100A)에서의 반대측에 형성하는 것과 기타 금속층(115)이나 필터 패턴(112aR, 112cR) 등을 더 형성하는 것을 제외하고는 상술한 일례에 따른 팬-아웃 반도체 패키지(100A)와 제조 공정이 실질적으로 동일한바 자세한 설명은 생략한다. 다른 일례에 따른 팬-아웃 반도체 패키지(100F)에서 설명한 금속층(115)이 다른 일례에 따른 팬-아웃 반도체 패키지(100L)에도 적용될 수 있음은 물론이다.
도 31은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100M)는 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100L)와 마찬가지로 코어부재(110)가 제1 내지 제3절연층(111a, 111b, 111c), 제1 내지 제4배선층(112a, 112b, 112c, 112d), 및 제1 내지 제3비아(113a, 113b, 113c)를 포함하며, 이때, 필터 패턴(112aR, 112cR)이 서로 다른 배선층(112a, 112c)에 형성되어 있다. 즉, 필터 패턴(112aR, 112aR)이 서로 다른 레벨에 배치되어 층간 커플링 방식으로 연결된다. 다만, 제3배선층(112c)의 그라운드 패턴(112cG)이 제4배선층(112d)의 안테나 패턴(112dA)의 그라운드로 사용될 수 있도록, 그라운드 패턴(112cG)과 안테나 패턴(112dA) 사이에 절연층(111a, 111b, 111c)의 유전체만 배치될 뿐, 제1배선층(112a) 및 제2배선층(112b)이 배치되지 않는다. 이 경우, 그라운드 패턴(112cG)과 안테나 패턴(112dA) 사이의 유전체로 채워지는 거리가 증가하여 보다 우수한 안테나 특성을 구현할 수 있다.
그 외에 다른 구성요소는 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다. 또한, 코어부재(110)를 형성할 때 ABF 등을 빌드-업 층으로 하여 더 많은 배선층(112c, 112d)을 형성하는 것과 반도체칩(120)이 페이스-다운 형태로 배치되도록 언더범프금속층(160) 및 전기연결구조체(170)를 일례에 따른-팬-아웃 반도체 패키지(100A)에서의 반대측에 형성하는 것과 기타 금속층(115)이나 필터 패턴(112aR, 112cR) 등을 더 형성하는 것을 제외하고는 상술한 일례에 따른 팬-아웃 반도체 패키지(100A)와 제조 공정이 실질적으로 동일한바 자세한 설명은 생략한다. 다른 일례에 따른 팬-아웃 반도체 패키지(100F)에서 설명한 금속층(115)이 다른 일례에 따른 팬-아웃 반도체 패키지(100M)에도 적용될 수 있음은 물론이다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 또는 신호적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제 1, 제 2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제 1 구성요소는 제 2 구성요소로 명명될 수도 있고, 유사하게 제 2 구성요소는 제 1 구성요소로 명명될 수도 있다.
본 개시에서 상부, 하부, 상측, 하측, 상면, 하면 등은 첨부된 도면을 기준으로 판단한다. 예를 들면, 제1연결부재는 재배선층 보다 상부에 위치한다. 다만, 특허청구범위가 이에 한정되는 것은 아니다. 또한, 수직 방향은 상술한 상부 및 하부 방향을 의미하며, 수평 방향은 이와 수직한 방향을 의미한다. 이때, 수직 단면은 수직 방향의 평면으로 절단한 경우를 의미하는 것으로, 도면에 도시한 단면도를 그 예로 들 수 있다. 또한, 수평 단면은 수평 방향의 평면으로 절단한 경우를 의미하는 것으로, 도면에서 도시한 평면도를 그 예로 들 수 있다.
1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 마더보드 1111: 메인보드 절연층
1112: 메인보드 배선 1120: 부품
1121: 반도체 패키지 1130: 스마트 폰 카메라
2200: 팬-인 반도체 패키지
2220: 반도체칩 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 연결부재 2241: 절연층
2242: 회로층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: BGA 기판 2302: BGA 기판
2100: 팬-아웃 반도체 패키지
2120: 반도체칩 2170: 솔더볼
2121: 바디 2122: 접속패드
2140: 연결부재 2141: 절연층
2142: 회로층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
100A~100M: 팬-아웃 반도체 패키지
110: 코어부재 110H: 관통홀
111, 111a~111c: 절연층 112a~112d: 배선층
113, 113a~113c: 비아
120: 반도체칩 120P: 접속패드
130: 봉합재
140: 연결부재 141: 절연층
142: 재배선층 143: 비아
150: 패시베이션층 160: 언더범프금속층
170: 전기연결구조체 180: 커버층

Claims (15)

  1. 관통홀을 갖는 코어부재;
    상기 관통홀에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩;
    상기 코어부재 및 상기 반도체칩의 적어도 일부를 봉합하는 봉합재; 및
    상기 코어부재 및 상기 반도체칩의 활성면 상에 배치되며, 상기 접속패드와 연결된 재배선층을 포함하는 연결부재; 를 포함하며,
    상기 코어부재는 상기 반도체칩의 측부를 둘러싸는 하나의 부재이며,
    상기 코어부재는 서로 다른 레벨에 배치된 복수의 배선층을 포함하고,
    상기 코어부재의 상기 복수의 배선층 사이에는 유전체가 배치되며,
    상기 복수의 배선층 중 하나는 안테나 패턴을 포함하고,
    상기 복수의 배선층 중 다른 하나는 그라운드 패턴을 포함하며,
    상기 안테나 패턴은 상기 재배선층을 거쳐 상기 접속패드와 신호적으로 연결된,
    팬-아웃 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 복수의 배선층 중 적어도 하나는 필터 패턴을 포함하며,
    상기 안테나 패턴은 상기 필터 패턴 및 상기 재배선층을 거쳐 상기 접속패드와 신호적으로 연결된,
    팬-아웃 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 안테나 패턴 및 상기 필터 패턴은 동일한 배선층에 형성된,
    팬-아웃 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 코어부재는 제1절연층, 상기 제1절연층의 제1측에 배치된 제1배선층, 및 상기 제1절연층의 제2측에 배치된 제2배선층을 포함하며,
    상기 제1배선층은 상기 안테나 패턴을 포함하고,
    상기 제2배선층은 상기 그라운드 패턴을 포함하는,
    팬-아웃 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 제1 및 제2배선층 중 적어도 하나는 필터 패턴을 포함하며,
    상기 안테나 패턴은 상기 필터 패턴 및 상기 재배선층을 거쳐 상기 접속패드와 신호적으로 연결된,
    팬-아웃 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 코어부재는 제1절연층, 상기 제1절연층에 일면이 노출되도록 배치된 제1배선층, 상기 제1절연층의 상기 제1배선층이 배치된 측의 반대측 상에 배치된 제2배선층, 상기 제1절연층 상에 배치되며 상기 제2배선층을 덮는 제2절연층, 및 상기 제2절연층 상에 배치된 상기 제3배선층을 포함하며,
    상기 제1 및 제2배선층 중 적어도 하나는 상기 그라운드 패턴을 포함하고,
    상기 제3배선층은 상기 안테나 패턴을 포함하는,
    팬-아웃 반도체 패키지.
  7. 제 8 항에 있어서,
    상기 제1 내지 제3배선층 중 적어도 하나는 필터 패턴을 포함하며,
    상기 안테나 패턴은 상기 필터 패턴 및 상기 재배선층을 거쳐 상기 접속패드와 신호적으로 연결된,
    팬-아웃 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 코어부재는 제1절연층, 상기 제1절연층의 제1측에 배치된 제1배선층, 상기 제1절연층의 제2측에 배치된 제2배선층, 상기 제1절연층의 제1측에 배치되며 상기 제1배선층을 덮는 제2절연층, 상기 제2절연층 상에 배치된 상기 제3배선층, 상기 제1절연층의 제2측에 배치되며 상기 제2배선층을 덮는 제3절연층, 및 상기 제3절연층 상에 배치된 상기 제4배선층을 포함하며,
    상기 제1 내지 제3배선층 중 적어도 하나는 상기 그라운드 패턴을 포함하고,
    상기 제4배선층은 상기 안테나 패턴을 포함하는,
    팬-아웃 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 제1 내지 제4배선층 중 적어도 하나는 필터 패턴을 포함하며,
    상기 안테나 패턴은 상기 필터 패턴 및 상기 재배선층을 거쳐 상기 접속패드와 신호적으로 연결된,
    팬-아웃 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 그라운드 패턴은 하나의 판 형상으로 형성된,
    팬-아웃 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 코어부재의 하측에 배치된 전기연결구조체; 를 더 포함하며,
    상기 반도체칩은 페이스-업 형태로 배치되고,
    상기 연결부재는 상기 반도체칩 및 상기 코어부재의 상측에 배치되며,
    상기 안테나 패턴은 상기 그라운드 패턴 보다 상측에 배치된,
    팬-아웃 반도체 패키지.
  12. 제 1 항에 있어서,
    상기 연결부재의 하측에 배치된 전기연결구조체; 를 더 포함하며,
    상기 반도체칩은 페이스-다운 형태로 배치되고,
    상기 연결부재는 상기 반도체칩 및 상기 코어부재의 하측에 배치되고,
    상기 안테나 패턴은 상기 그라운드 패턴 보다 상측에 배치된,
    팬-아웃 반도체 패키지.
  13. 제 1 항에 있어서,
    상기 관통홀의 벽면에 배치된 금속층; 을 더 포함하며,
    상기 금속층은 상기 그라운드 패턴과 전기적으로 연결된,
    팬-아웃 반도체 패키지.
  14. 제 1 항에 있어서,
    상기 안테나 패턴은 송신 안테나 패턴과 수신 안테나 패턴을 포함하는,
    팬-아웃 반도체 패키지.
  15. 제 14 항에 있어서,
    상기 송신 안테나 패턴 및 수신 안테나 패턴은 각각 복수개인,
    팬-아웃 반도체 패키지.
KR1020170163040A 2017-08-18 2017-11-30 팬-아웃 반도체 패키지 KR102029544B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW107113338A TWI668818B (zh) 2017-08-18 2018-04-19 扇出型半導體封裝
US15/958,573 US10700024B2 (en) 2017-08-18 2018-04-20 Fan-out semiconductor package
CN201810729803.9A CN109411451B (zh) 2017-08-18 2018-07-05 扇出型半导体封装件

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20170104603 2017-08-18
KR1020170104603 2017-08-18

Publications (2)

Publication Number Publication Date
KR20190019803A true KR20190019803A (ko) 2019-02-27
KR102029544B1 KR102029544B1 (ko) 2019-10-07

Family

ID=65560993

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170163040A KR102029544B1 (ko) 2017-08-18 2017-11-30 팬-아웃 반도체 패키지

Country Status (2)

Country Link
KR (1) KR102029544B1 (ko)
TW (1) TWI668818B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200119730A (ko) * 2019-04-10 2020-10-20 주식회사 네패스 안테나를 포함하는 반도체 패키지
CN113808957A (zh) * 2021-09-17 2021-12-17 成都奕斯伟系统集成电路有限公司 芯片封装方法、芯片封装结构及电子设备
KR20220000362A (ko) * 2020-06-25 2022-01-03 주식회사 네패스 안테나를 포함하는 반도체 패키지

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI772139B (zh) * 2021-08-10 2022-07-21 欣興電子股份有限公司 電性連接裝置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002111226A (ja) * 2000-09-26 2002-04-12 Tdk Corp 複合多層基板およびそれを用いたモジュール
JP2013105992A (ja) * 2011-11-16 2013-05-30 Casio Comput Co Ltd 半導体装置内蔵基板モジュール及びその製造方法
US20150016078A1 (en) * 2013-07-15 2015-01-15 Hong Kong Applied Science and Technology Research Institute Company Limited Partitioned Hybrid Substrate for Radio Frequency Applications
US20170033062A1 (en) * 2015-07-29 2017-02-02 STATS ChipPAC Pte. Ltd. Antenna In Embedded Wafer-Level Ball-Grid Array Package

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9842798B2 (en) * 2012-03-23 2017-12-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a PoP device with embedded vertical interconnect units
US9721920B2 (en) * 2012-10-19 2017-08-01 Infineon Technologies Ag Embedded chip packages and methods for manufacturing an embedded chip package
US10453785B2 (en) * 2014-08-07 2019-10-22 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming double-sided fan-out wafer level package

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002111226A (ja) * 2000-09-26 2002-04-12 Tdk Corp 複合多層基板およびそれを用いたモジュール
JP2013105992A (ja) * 2011-11-16 2013-05-30 Casio Comput Co Ltd 半導体装置内蔵基板モジュール及びその製造方法
US20150016078A1 (en) * 2013-07-15 2015-01-15 Hong Kong Applied Science and Technology Research Institute Company Limited Partitioned Hybrid Substrate for Radio Frequency Applications
US20170033062A1 (en) * 2015-07-29 2017-02-02 STATS ChipPAC Pte. Ltd. Antenna In Embedded Wafer-Level Ball-Grid Array Package

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200119730A (ko) * 2019-04-10 2020-10-20 주식회사 네패스 안테나를 포함하는 반도체 패키지
KR20220000362A (ko) * 2020-06-25 2022-01-03 주식회사 네패스 안테나를 포함하는 반도체 패키지
CN113808957A (zh) * 2021-09-17 2021-12-17 成都奕斯伟系统集成电路有限公司 芯片封装方法、芯片封装结构及电子设备
CN113808957B (zh) * 2021-09-17 2024-05-03 成都奕成集成电路有限公司 芯片封装方法、芯片封装结构及电子设备

Also Published As

Publication number Publication date
KR102029544B1 (ko) 2019-10-07
TW201913913A (zh) 2019-04-01
TWI668818B (zh) 2019-08-11

Similar Documents

Publication Publication Date Title
US10475756B2 (en) Composite antenna substrate and semiconductor package module
KR102179166B1 (ko) 안테나 기판 및 반도체 패키지 복합 모듈
US10511080B2 (en) Fan-out semiconductor package
KR101963292B1 (ko) 팬-아웃 반도체 패키지
KR102117463B1 (ko) 팬-아웃 반도체 패키지
KR101872644B1 (ko) 팬-아웃 반도체 장치
KR101912290B1 (ko) 팬-아웃 반도체 패키지
KR101983186B1 (ko) 팬-아웃 반도체 패키지
KR101901713B1 (ko) 팬-아웃 반도체 패키지
KR101922885B1 (ko) 팬-아웃 반도체 패키지
KR101933421B1 (ko) 팬-아웃 반도체 패키지 모듈
CN109411451B (zh) 扇出型半导体封装件
KR101982049B1 (ko) 팬-아웃 반도체 패키지
KR20190009232A (ko) 안테나 모듈 및 안테나 모듈 제조 방법
KR101963282B1 (ko) 팬-아웃 반도체 패키지
KR20180064743A (ko) 팬-아웃 반도체 패키지
KR101982056B1 (ko) 팬-아웃 반도체 패키지 모듈
KR101982047B1 (ko) 팬-아웃 반도체 패키지
KR20200068871A (ko) 안테나 모듈
KR101942736B1 (ko) 반도체 패키지 연결 시스템
KR101901712B1 (ko) 팬-아웃 반도체 패키지
KR20200117399A (ko) 안테나 모듈
KR20190005697A (ko) 팬-아웃 반도체 패키지 모듈
KR101892876B1 (ko) 팬-아웃 반도체 패키지
KR102029544B1 (ko) 팬-아웃 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant