TW201546951A - 半導體結構及其形成方法 - Google Patents

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Abstract

本發明提供半導體結構的形成方法。在某些實施例中，此方法提供基板與形成於基板上的導電結構；形成第一蝕刻停止層於導電結構上；形成低介電常數介電層於第一蝕刻停止層上；蝕刻低介電常數介電層以形成接點溝槽，且接點溝槽對準導電結構；對接點溝槽中露出的第一蝕刻停止層進行濺鍍製程；以及形成密封氧化物層於低介電常數介電層的側壁表面上。在某些實施例中，密封氧化物層自我對準且順應性地形成於接點溝槽中露出的低介電常數介電層之側壁表面。

Description

半導體結構及其製造方法
半導體積體電路(IC)產業快速成長。IC材料與設計的技術進步，使每一代的IC都比前一代更小且其電路更複雜。製程尺寸縮小增加製程複雜度，然而製程尺寸縮小的優點顯而易見，因此需要更小的IC製程。
在IC進化中，尺寸縮小(如採用製程形成的最小構件或線路)通常可增加功能密度(比如單位晶片面積所具有的內連線裝置數目)。上述尺寸縮小的製程通常具有好處如增加生產效率與降低相關成本。上述尺寸縮小亦產生相對高消耗功率值，其解決方法可採用低消耗功率裝置如互補式金氧半(CMOS)裝置。CMOS裝置通常形成有導電結構、蝕刻停止層、密封層、及/或阻障層。在結構尺寸持續縮小的情況下，需要降低電阻與改善裝置效能。綜上所述，需改良方法與結構以用於半導體裝置中的密封層。
藉由下述圖式搭配說明，可有效理解本發明實施例。值得注意的是，在產業業實際利用中，圖式中的多種結構並未以比例繪示。事實上，多種結構的尺寸可隨意增加或縮小以清楚說明本發明。
第1至5圖係某些實施例中，含有密封層之半導體結構於多種製程步驟中的剖視圖。
第6至7圖係某些實施例中，含有密封層與蓋層之半導體結構於多種製程步驟中的剖視圖。
第8圖係某些實施例中，含有密封氧化物層之半導體結構其形成方法的流程圖。
下述內容提供的不同實施例可實施本發明的不同結構。特定構件與排列的實施例係用以簡化本發明而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本發明之多種實例將重複標號及/或符號以簡化並清楚說明。不同實施例中具有相同標號的元件並不必然具有相同的對應關係及/或排列。
此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。
第1至5圖係某些實施例中，含有密封氧化物層120之半導體結構100於多種製程步驟中的剖視圖。必需注意的是，半導體結構100可形成以作為部份的半導體裝置。半導體結構100之製作方法亦可為CMOS製程流程。
如第1圖所示，提供半導體結構100。在某些實施例中，半導體結構100包含基板102、第一低介電常數介電層104形成於基板102上、第一ESL(蝕刻停止層)112形成於第一低介電常數介電層104上、第二ESL 202形成於第一ESL 112上，以及第二低介電常數介電層114形成於第二ESL 202上。如第1圖所示的某些實施例中，導電結構106係形成於第一低介電常數介電層104中。在某些實施例中，一或多個層狀物如密封層108及/或阻障層110可沿著導電結構106的側壁形成。
在某些實施例中，基板102可為矽晶圓。基板102亦可包含其他半導體元素如鍺；半導體化合物如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；或半導體合金如矽鍺、砷磷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或砷磷化鎵銦。在某些其他實施例中，基板102包含絕緣層上半導體(SOI)。在某些實施例中，介電層可形成於基板102上。在某些實施例中，介電層可包含氧化矽。在某些實施例中，介電層可額外包含氮化矽、氮氧化矽、或其他合適的介電材料。
基板102亦可包含多種p型摻雜區及/或n型摻雜區，其佈植製程可為離子佈植及/或擴散。這些摻雜區包含n型井、p型井、輕摻雜區(LDD)、重摻雜源極與汲極(S/D)、與多種通道摻雜輪廓，設置以形成多種積體電路(IC)裝置如互補式金氧半場效電晶體(CMOSFET)、影像感測器、及/或發光二極體。基板102可更包含其他功能結構如電阻或電容形成於基板之中或之上。在某些實施例中，基板102可更包含橫向隔離結 構，用以隔開形成於基板102中的多種裝置。隔離結構可包含淺溝槽隔離(STI)結構，以定義與電性隔離功能結構。在某些實施例中，隔離區可包含氧化矽、氮化矽、氮氧化矽、氣隙、其他合適材料、或上述之組合。隔離區之形成方法可為任何合適製程。基板102可更包含其他結構如矽化物，其位於S/D之上及通道區上的閘極堆疊之上。
如第1圖所示，第一低介電常數介電層104可為層間介電(ILD)層。在某些實施例中，第一低介電常數介電層104可包含氧化矽、摻雜氟化物的矽酸鹽玻璃(FSG)、低介電常數介電材料、及/或其他合適的絕緣材料。在某些實施例中，第一低介電常數介電層104可包含單層或多層。在些實施例中，第一低介電常數介電層104之形成方法可為合適技術，比如化學氣相沉積(CVD)、原子層沉積(ALD)、或旋轉塗佈技術。
如第1圖所示，導電結構106可包含金屬接點、金屬通孔、或金屬線路。在某些實施例中，導電結構106包含電容、電阻、或部份電阻的電極。在某些實施例中，導電結構106可包含銅(Cu)、鋁(Al)、鎢(W)、任何合適材料、或上述之組合。如第1圖所示的某些實施例中，沿著導電結構106形成的一或多個層狀物如密封層108及/或阻障層110，可避免擴散及/或提供材料黏著性。在某些實施中，密封層108可包含氧化物層或氮化物層。在某些實施例中，阻障層110可包含下列的一或多種材料：鋁(Al)、銅(Cu)、鈦(Ti)、鎢(W)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鈦矽(TiSiN)、氮化鉭矽(TaSiN)、與上述之組合。阻障層110亦可包含一或多個金屬化材料，其為導電性但不允 許第一低介電常數介電層104與導電結構106之間的層間擴散及反應。阻障層110可包含耐熱金屬與其氮化物。
在某些實施例中，導電結構106、密封層108、與阻障層110之形成方法包含微影、蝕刻、與沉積。舉例來說，可採用光微影製程圖案化第一低介電常數介電層104。藉由一或多道蝕刻製程(如乾蝕刻製程、濕蝕刻製程、或上述之組合)，可形成接點溝槽。接著可沉積阻障層110、密封層108、與導電層106，其沉積方法包含物理氣相沉積(PVD)、化學氣相沉積(CVD)、有機金屬氣相沉積(MOCVD)、原子層沉積(ALD)、其他合適技術、或上述之組合。採用CMP製程可使低介電常數介電層104與導電結構106具有共平面表面。
如第1圖所示，第一ESL 112形成於低介電常數介電層104與導電結構106之共平面表面上。在某些實施例中，第一ESL 112為含鋁(Al)的ESL。在某些實施例中，第一ESL 112包含下列一或多種元素：鋁(Al)、氧(O)、氫(H)、碳(C)、硼(B)、與氮(N)。在某些實例中，含鋁的第一ESL 112包含一或多種材料，比如氮化鋁(AlN)及/或氮氧化鋁(AlON)。在某些實施例中，第一ESL 112為含鈦的ESL。在某些實施例中，第一ESL 112包含下列一或多種元素：鈦(Ti)、氧(O)、氫(H)、碳(C)、硼(B)、與氮(N)。在某些實例中，含鈦的第一ESL 112包含一或多種材料，比如氮化鈦(TiN)及/或氮氧化鈦(TiON)。在某些實施例中，第一ESL 112包含之介電材料選擇為具有適幫蝕刻選擇性，用以在後續的一或多個蝕刻製程中形成接點溝槽。在某些實施例中，第一ESL 112之沉積方法可為任何合適技術，比如CVD、 PVD、ALD、或磊晶成長製程。在某些實施例中，第一ESL 112之厚度介於約5Å至約100Å之間。
第二ESL 202可包含下列一或多種元素：矽(Si)、碳(C)、氮(N)、氧(O)、氫(H)、與上述之組合。在某些實施例中，第二ESL 202可包含氮化矽(SixNy)、氮氧化矽、碳化矽、及/或其他合適材料。在某些實施例中，第二ESL 202之沉積方法可為任何合適技術，比如CVD、物理氣相沉積(PVD)、ALD、或任何合適沉積方法。在某些實施例中，第二ESL 202之厚度介於約10Å至約500Å之間。
如第1圖所示，第二低介電常數介電層114係形成於第二ESL 202上。在某些實施例中，第二低介電常數介電層114可為層間介電(ILD)層。在某些實施例中，第二低介電常數介電層114可包含氧化矽、摻雜氟化物之矽酸鹽玻璃(FSG)、低介電常數介電材料、及/或其他合適絕緣材料。在某些實施例中，第二低介電常數介電層114可包含單層或多層。在某些實施例中，第二低介電常數介電層114之形成方法可採用合適技術，比如化學氣相沉積(CVD)、原子層沉積(ALD)、或旋轉塗佈技術。
如第2圖所示，形成一或多個接點溝槽116於第二低介電常數介電層114中，且接點溝槽116對準導電結構106。在某些實施例中，接點溝槽116的形成方法可為微影製程與蝕刻製程(包含一或多道蝕刻步驟)。微影製程係用以圖案化第二低介電常數介電層114。蝕刻製程包含第一蝕刻步驟，其採用乾蝕刻以選擇性移除接點區中的第二低介電常數介電層114， 而不蝕刻第二ESL 202。在某些實施例中，乾蝕刻製程包含電漿蝕刻，其具有合適的蝕刻品如含氟蝕刻品。舉例來說，含氟蝕刻品包含二氟甲烷(CH2F2)、三氟甲烷(CHF3)、及/或氟化甲烷(CH3F)，用以選擇性移除第二低介電常數介電層114而不蝕刻第一ESL 112。
蝕刻製程亦包括第二蝕刻步驟，其採用合適蝕刻品的濕蝕刻如熱磷酸(H3PO4)，以選擇性移除接點區中的第二ESL 202而不蝕刻第一ESL 112，如第2圖所示。在某些實施例中，第二蝕刻步驟可採用第一蝕刻步驟中形成於第二低介電常數介電層114中的接點溝槽116作為遮罩，以進一步使接點溝槽116延伸穿過第二ESL 202。在蝕刻第二ESL 202後，接點溝槽116露出第一ESL 112的上表面。
如第2圖所示之某些實施例中，由於第二低介電常數介電層114包含下列一或多種元素：矽、氧、碳、及氫，蝕刻形成接點溝槽116之步驟後的接點溝槽116其表面可包含含氧鍵如-OH及/或-O。在某些實施例中，蝕刻形成接點溝槽116之後的低介電常數介電材料，其露出於接點溝槽116的表面將吸收周圍環境的水及/或氧，因此懸掛鍵如-OH及/或-O亦可形成於接點溝槽116的表面。
如第3圖所示，對第一ESL 112進行濺鍍製程117，以移除接點溝槽116中露出的的部份第一ESL 112。在某些實施例中，濺鍍製程採用PVD工具，其包含一或多個沉積/濺鍍腔室。在某些實施例中，濺鍍製程採用接點溝槽116中露出的部份第一ESL 112作為目標，以引發一或多個含鋁或含鈦的自由 基118自含鋁或含鈦的第一ESL 112其表面逃脫，如第3圖所示。
在某些實施例中，濺鍍製程117可採用一或多種氣體如氬氣(Ar)。在某些實施例中，氬氣的流速介於約5sccm至100sccm之間。用以濺鍍的腔室壓力可控制於約10-3mTorr至約10-6mTorr之間。電漿功率介於約10kW至約40kW之間。在濺鍍製程中，可施加約100W至約2000W之間的偏壓功率至半導體結構100的基板，使氬電漿中的帶電荷分子與離子轟擊接點溝槽116中的第一ESL 112之露出部份，如第3圖所示。在某些實施例中，濺鍍製程的操作溫度介於約10℃至約50℃之間。濺鍍時間可介於約2秒至約20秒之間。
如第3圖所示，在進行濺鍍製程的同時，可轟擊含鈦或含鋁的第一ESL 112，且含鈦或含鋁的自由基118可分別移出第一ESL 112。在某些實施例中，自由基118可移至接點溝槽116的側壁，並與表面鍵結-OH及/或-O(見第2圖)中的氧(O)結合，以沿著接點溝槽之側壁形成密封氧化物層120，如第3圖所示。如此一來，某些實施例將移除接點溝槽116中露出的部份第一ESL 112，同時形成密封氧化物層120。在某些實施例中，濺鍍製程117停止於導電結構106，因此濺鍍製程僅施加至第一ESL 112而不損傷導電結構106的上表面。
如第4圖所示，在完全移除接點溝槽116中露出的部份第一ESL 112之後，選擇性地形成自我對準之密封氧化物層120，於接點溝槽116中露出的第一低介電常數介電層114其側壁表面(如表面130)上。某些實施例中，當第一ESL 112為含鋁時，密封氧化物層120包含氧化鋁。在某些實施例中，當第 一ESL 112含鈦時，密封氧化物層120包含氧化鈦。在某些實施例中，密封氧化物層120之厚度介於約5Å至約50Å之間。在某些實施例中，密封氧化物層120具有高密度，可避免形成在接點溝槽116中的金屬擴散。
如第4圖所示之某些實施例中，由於含氧鍵結-OH及/或-O形成於第一低介電常數介電層114之側壁表面(如表面130)上，密封氧化物層120係自我對準的密封層，且順應性地位於接點溝槽116中露出的第一低介電常數介電層114之側壁表面(如表面130)上，如第4圖所示。在某些實施例中，密封氧化物層120可不沿著第一ESL 112被蝕刻部份的側壁(如表面132)或第二ESL 202被蝕刻部份的側壁(如表面133)形成。在某些實施例中，密封氧化物層120並不形成於接點溝槽116之底部(如表面134)，因為接點溝槽底部缺乏含氧鍵結。由於密封氧化物層不存在於接點溝槽的底部與層間導電結構之間，可有效降低接點電阻，進而改善裝置效能。
如第5圖所示，在濺鍍製程形成密封氧化物層120後，形成阻障層122於密封氧化物層120上以進一步避免金屬擴散及/或提供材料黏著性。在某些實施例中，阻障層122亦形成於第一ESL 112與第二ESL 202露出的部份(如第4圖之表面132與133)上，以及導電結構106露出的上表面(如第4圖之表面134)上。在某些實施例中，阻障層122可包含一或多個金屬化材料，其為導電性(但不允許第二低介電常數介電層114與即將沉積於接點溝槽116中的導電結構之間的擴散與反應)。在某些實施例中，阻障層122包含下列之一或多種材料：鋁(Al)、銅(Cu)、 鈦(Ti)、鎢(W)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、氮化鈦矽(TiSiN)、氮化鉭矽(TaSiN)、與上述之組合。在某些實施例中，阻障層122之厚度介於約10Å至約100Å之間。在某些實施例中，阻障層122的形成方法可與用於濺鍍製程117之PVD工具相同。在本發明某些實施例中，當自我對準的密封氧化物層120足以避免第一低介電常數介電層114與即將填入接點溝槽116中的導電結構之間的材料擴散時，阻障層122可視情況(非必要)形成。
第6至7圖係某些實施例中，顯示多種製程步驟中具有密封氧化物層120與蓋層302之半導體結構300的剖視圖。半導體結構300的其他材料層與製作製程，與半導體結構100的其他材料層與製作製程類似。應理解的是，半導體結構300為半導體結構100的變化例，差別在本發明中可視情況(非必要)形成的蓋層302。
在某些實施例中，蓋層302包含鈷(Co)蓋層。在某些實施例中，蓋層302包含下述材料的至少一層：錳(Mn)、鎳(Ni)、釕(Ru)、鈦(Ti)、及/或上述之組合。在某些實施例中，蓋層302之沉積方法可為任何合適技術，比如CVD或ALD。在某些實施例中，蓋層302的厚度介於約0Å至約100Å之間。如第6至7圖所示之某些實施例中，蓋層302係選擇性地成長於導電結構106上，用以覆蓋導電結構106。如此一來，蓋層302自我對準導電結構106。蓋層302可有效地降低接點電阻，避免內連線結構之不同層間的電遷移。蓋層302亦可在導電結構106與後續形成於導電結構上的層狀物(比如第一ESL 112)之間提供優 良的固有黏性，以改善半導體結構的材料整合。
如第7圖所示，對第一ESL 112進行濺鍍製程117，可移除接點溝槽116中露出的部份第一ESL 112，並同時形成密封氧化物層120。在某些實施例中，濺鍍製程117停止於蓋層302，因此濺鍍製程僅施加至第一ESL 112而不損傷蓋層302的上表面。阻障層122可進一步形成於密封氧化物層120、露出的部份第一ESL 112與露出的部份第二ESL 202、以及蓋層302其露出的上表面上，如第7圖所示。在某些實施例中，半導體結構300中的密封氧化物層120與阻障層122之形成方法、材料組成、與厚度，均與第5圖中半導體結構100中的類似單元實質上相同。
第8圖係本發明某些實施例中，用以形成包含密封氧化物層120之半導體結構100及/或300的方法400之流程圖。方法400包含步驟402提供半導體結構，步驟404蝕刻低介電常數介電層以形成接點溝槽，步驟406進行濺鍍製程至蝕刻停止層(ESL)以同時形成自我對準的密封氧化物層，以及步驟408以形成阻障層於密封氧化物層上。可以理解的是，在第8圖之方法400之前、之中、或之後可進行額外製程，且某些其他製程僅簡述於此。
在步驟402中，提供半導體結構(如本發明的半導體結構100或300)。在某些實施例中，半導體結構包含基板102、形成於基板上的導電結構106、形成於導電結構106上的第一ESL 112、形成於第一ESL 112上的第二ESL 202、以及形成於第二ESL 202上的第二低介電常數介電層114。在某些實施例 中，半導體結構可包括蓋層302與導電結構106自我對準，比如半導體結構300的蓋層302。
在步驟404中，蝕刻第二低介電常數介電層114以形成一或多個接點溝槽116。在某些實施例中，接點溝槽116之形成方法可採用一或多道蝕刻步驟。舉例來說，蝕刻製程包含第一乾蝕刻步驟以移除接點區中的第二低介電常數介電層114，以及第二濕蝕刻步驟以移除接點區中的第二ESL 202。乾蝕刻可選擇性地施加至第二低介電常數介電層114，而不蝕刻第二ESL 202。濕蝕刻可選擇性地施加至第二ESL 202，而不蝕刻第一ESL 112。
在步驟406中，對接點溝槽116中露出的第一ESL112進行濺鍍製程，並同時形成密封氧化物層120於接點溝槽中第二低介電常數介電層114露出的表面上。在某些實施中，密封氧化物層120為自我對準層，其僅順應性地形成於第二低介電常數介電層114之側壁表面(如第4圖中的表面130)上。在某些實施例中，密封氧化物層120之形成方法係以來自含碳鍵結的氧(如第二低介電常數介電層114之表面的-OH及/或-O)氧化含鋁或含碳的自由基118。在某些實施例中，濺鍍製程以接點溝槽116中露出的部份第一ESL 112作為目標，以引發一或多個含鋁或含鈦的自由基118自含鋁或含鈦的第一ESL 112其表面逃脫，如第3圖所示。濺鍍製程可停止於導電結構106的表面。當自我對準的蓋層302存在時，濺鍍製程可停止於蓋層302的表面。
在步驟408中，進一步形成阻障層122於密封氧化 物層120、露出的部份第一ESL 112、露出的部份第二ESL 202、與導電結構106其露出的上表面上，如第5圖所示。在某些實施例中，當自我對準的蓋層302形成於導電結構106上時，阻障層122可形成於蓋層302之上表面上，如第7圖所示。
雖然未圖示，但應理解可進行一或多個後續製程以製作半導體裝置。在某些實例中，上述方法更包括沉積金屬層於阻障層上，以填滿接點溝槽；以及進行化學機械研磨(CMP)製程以形成接點金屬於溝槽中。在CMP製程後，接點金屬與介電層為共平面。
此實施例描述用以形成密封氧化層於半導體裝置中的機制。此機制關於形成接點溝槽於低介電常數介電層中，以及進行濺鍍製程至接點溝槽中露出的蝕刻停止層(ESL)，以同時形成密封氧化物層。上述機制提供之濺鍍製程可移除ESL並同時形成自我對準的密封氧化物層。濺鍍製程可採用PVD工具，其亦可用於濺鍍其他材料層如阻障層。濺鍍製程不需特別氣體，因為低介電常數介電層及/或來自周圍大氣中的蝕刻製程可提供用以形成密封氧化物層的氧氣。上述機制亦提供自我對準的密封氧化物層，其具有薄且緻密的結構，且不形成於層間導電結構之間。如此一來，密封氧化物層可有效避免金屬擴散並降低接點電阻，進而改善裝置效能。
本發明提供半導體結構的形成方法。在某些實施例中，此方法提供基板與形成於基板上的導電結構；形成第一蝕刻停止層於導電結構上；形成低介電常數介電層於第一蝕刻停止層上；蝕刻低介電常數介電層以形成接點溝槽，且接點溝 槽對準導電結構；對接點溝槽中露出的第一蝕刻停止層進行濺鍍製程；以及形成密封氧化物層於低介電常數介電層的側壁表面上。在某些實施例中，密封氧化物層自我對準且順應性地形成於接點溝槽中露出的低介電常數介電層之側壁表面。
本發明提供半導體結構的形成方法。在某些實施例中，此方法包括：提供基板與形成於基板上的導電結構；形成第一蝕刻停止層於導電結構上；形成第二蝕刻停止層於第一蝕刻停止層上；形成低介電常數介電層於第二蝕刻停止層上；蝕刻低介電常數介電層以形成接點溝槽，且接點溝槽對準低介電常數介電層中的導電結構；以低介電常數介電層中的接點溝槽作蝕刻遮罩，蝕刻第二蝕刻停止層，使接點溝槽延伸穿過第二蝕刻停止層並露出第一蝕刻停止層的上表面；以及對接點溝槽中露出的第一蝕刻停止層進行濺鍍製程，以形成密封氧化物層。在某些實施例中，密封氧化物層之形成係以低介電常數介電層之側壁表面上的含氧鍵，氧化來自低介電常數介電層之金屬自由基。在某些實施例中，密封氧化物層自我對準且順應性地形成於接點溝槽中露出的低介電常數介電層之側壁表面。
本發明提供半導體結構。在某些實施例中，此結構包括半導體基板與導電結構形成於半導體基板上；蝕刻停止層，形成於導電結構上；低介電常數介電層，形成於蝕刻停止層上；接點溝槽，形成於低介電常數介電層中，且接點溝槽底部位於導電結構的上表面上；以及自我對準密封氧化物層，形成於低介電常數介電層上。在某些實施例中，自我對準密封氧化物層順應性地形成於接點溝槽中露出的低介電常數介電層 之側壁。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本申請案作為基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明之精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。

Claims (20)

  1. 一種半導體結構的形成方法，包括：提供一基板與形成於該基板上的一導電結構；形成一第一蝕刻停止層於該導電結構上；形成一低介電常數介電層於該第一蝕刻停止層上；蝕刻該低介電常數介電層以形成一接點溝槽，且該接點溝槽對準該導電結構；對該接點溝槽中露出的該第一蝕刻停止層進行一濺鍍製程；以及形成一密封氧化物層於該低介電常數介電層的側壁表面上，其中該密封氧化物層自我對準且順應性地形成於該接點溝槽中露出的該低介電常數介電層之側壁表面。
  2. 如申請專利範圍第1項所述之半導體結構的形成方法，更包括：形成一第二蝕刻停止層於該第一蝕刻停止層與該低介電常數介電層之間。
  3. 如申請專利範圍第2項所述之半導體結構的形成方法，更包括：採用該低介電常數介電層中的該接點溝槽作為蝕刻該第二蝕刻停止層的蝕刻遮罩，使該接點溝槽延伸穿過該第二蝕刻停止層並露出該第一蝕刻停止層的上表面。
  4. 如申請專利範圍第1項所述之半導體結構的形成方法，更包括： 形成一蓋層於該導電結構與該第一蝕刻停止層之間，該蓋層自我對準該導電結構的上表面。
  5. 如申請專利範圍第4項所述之半導體結構的形成方法，其中該濺鍍製程停止於該蓋層的上表面。
  6. 如申請專利範圍第4項所述之半導體結構的形成方法，更包括：形成一阻障層於該密封氧化物層上，其中該阻障層順應性地形成於該密封氧化物層、露出的部份該第一蝕刻停止層、與該接點溝槽的下表面上。
  7. 如申請專利範圍第6項所述之半導體結構的形成方法，其中該濺鍍製程採用一物理氣相沉積工具，以及其中形成該阻障層之步驟採用相同的該物理氣相沉積工具。
  8. 如申請專利範圍第1項所述之半導體結構的形成方法，其中該濺鍍製程包括以該接點溝槽中露出的該第一蝕刻停止層為目標，自該第一蝕刻停止層引發產生一或多個自由基。
  9. 如申請專利範圍第8項所述之半導體結構的形成方法，其中形成該密封氧化物層之步驟包括以該低介電常數介電層之側壁表面上的含氧鍵氧化該或該些自由基。
  10. 如申請專利範圍第8項所述之半導體結構的形成方法，其中該第一蝕刻停止層包括含鋁層；其中該或該些自由基包括含鋁自由基；以及其中該密封氧化物層包括氧化鋁。
  11. 如申請專利範圍第8項所述之半導體結構的形成方法，其中 該第一蝕刻停止層包括含鈦層；其中該或該些自由基包括含鈦自由基；以及其中該密封氧化物層包括氧化鈦。
  12. 如申請專利範圍第1項所述之半導體結構的形成方法，其中該濺鍍製程同時形成該密封氧化物層於該低介電常數介電層上。
  13. 一種半導體結構的形成方法，包括：提供一基板與形成於該基板上的一導電結構；形成一第一蝕刻停止層於該導電結構上；形成一第二蝕刻停止層於該第一蝕刻停止層上；形成一低介電常數介電層於該第二蝕刻停止層上；蝕刻該低介電常數介電層以形成一接點溝槽，且該接點溝槽對準該低介電常數介電層中的該導電結構；以該低介電常數介電層中的該接點溝槽作蝕刻遮罩，蝕刻該第二蝕刻停止層，使該接點溝槽延伸穿過該第二蝕刻停止層並露出該第一蝕刻停止層的上表面；以及對該接點溝槽中露出的該第一蝕刻停止層進行一濺鍍製程，以形成一密封氧化物層，其中該密封氧化物層之形成係以該低介電常數介電層之側壁表面上的含氧鍵，氧化來自該低介電常數介電層之金屬自由基，以及其中該密封氧化物層自我對準且順應性地形成於該接點溝槽中露出的該低介電常數介電層之側壁表面。
  14. 如申請專利範圍第13項所述之半導體結構的形成方法，其 中蝕刻該低介電常數介電層之步驟包括乾蝕刻製程；以及其中蝕刻該第二蝕刻停止層之步驟包括濕蝕刻製程，且該濕蝕刻製程停止於該第一蝕刻停止層的上表面。
  15. 如申請專利範圍第13項所述之半導體結構的形成方法，其中該濺鍍製程停止於該導電結構的上表面。
  16. 一種半導體結構，包括：一半導體基板，與一導電結構形成於該半導體基板上；一蝕刻停止層，形成於該導電結構上；一低介電常數介電層，形成於該蝕刻停止層上；一接點溝槽，形成於該低介電常數介電層中，且該接點溝槽底部位於該導電結構的上表面上；以及一自我對準密封氧化物層，形成於該低介電常數介電層上，其中該自我對準密封氧化物層順應性地形成於該接點溝槽中露出的該低介電常數介電層之側壁。
  17. 如申請專利範圍第16項所述之半導體結構，更包括：一阻障層，形成於該自我對準密封氧化物層上，其中該阻障層順應性地形成於該自我對準密封氧化物層與該接點溝槽的底部上。
  18. 如申請專利範圍第16項所述之半導體結構，其中該自我對準密封氧化物層直接接觸該低介電常數介電層。
  19. 如申請專利範圍第16項所述之半導體結構，其中該蝕刻停止層包括一含鋁層；以及其中該自我對準密封氧化物層包括氧化鋁。
  20. 如申請專利範圍第16項所述之半導體結構，其中該蝕刻停 止層包括一含鈦層；以及其中該自我對準密封氧化物層包括氧化鈦。
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